JPH03152939A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/1057—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components comprising charge coupled devices [CCD] or charge injection devices [CID]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体集積回路装置に関するもので、特にバ
イポーラトランジスタ、ＭＯ８型電界効果トランジスタ
（ＭＯＳ ＦＥＴ）及びＣＣＤを同一基板上に形成す
るいわゆるＢｉ −０ＭＯＳＣＣＤ技術に係るものであ
る。
イポーラトランジスタ、ＭＯ８型電界効果トランジスタ
（ＭＯＳ ＦＥＴ）及びＣＣＤを同一基板上に形成す
るいわゆるＢｉ −０ＭＯＳＣＣＤ技術に係るものであ
る。
（従来の技術）
ＣＣＤ型素子は、高集積化、低消費電力化が容易なため
、ラインセンサやエリアセンサ等の固体撮像素子、ある
いはＣＣＤ遅延線素子等に使用されている。 例えば、
従来のＣＣＤ遅延線素子を含むＩＣは、その構造」二、
ＭＯＳ ＦＥＴと共に同一基板に作り込まれている。
、ラインセンサやエリアセンサ等の固体撮像素子、ある
いはＣＣＤ遅延線素子等に使用されている。 例えば、
従来のＣＣＤ遅延線素子を含むＩＣは、その構造」二、
ＭＯＳ ＦＥＴと共に同一基板に作り込まれている。
第４図は従来のＣＣＤ遅延線ＩＣの構成素子を模式的
に示す断面図である。 Ｐ型シリコン基板４１に、ＣＣ
Ｄ４０３と、ＮチャネルＭＯＳＦＥＴ４０２及びＰチャ
ネルＭＯＳＦＥＴ４０１から成るＣＭＯＳＦＥＴが搭載
され、各素子はフィールド酸化膜４６により素子分離さ
れている。 各素子の金属電極５６及びゲート電極４８
．５２は、図示しないが、絶縁ＷＡ５５上に形成される
電極配線膜等によって互いに接続され、機能回路を形成
する。
に示す断面図である。 Ｐ型シリコン基板４１に、ＣＣ
Ｄ４０３と、ＮチャネルＭＯＳＦＥＴ４０２及びＰチャ
ネルＭＯＳＦＥＴ４０１から成るＣＭＯＳＦＥＴが搭載
され、各素子はフィールド酸化膜４６により素子分離さ
れている。 各素子の金属電極５６及びゲート電極４８
．５２は、図示しないが、絶縁ＷＡ５５上に形成される
電極配線膜等によって互いに接続され、機能回路を形成
する。
ＣＣＤは信号を遅らせる働きをし、これに関連するその
他の信号処理を、内蔵するＭＯＳ ＦＢＴ回路が行な
っている。 しかしＭＯＳＦＥＴの能力は限られており
、一般にはバイポーラトランジスタで構成された別チッ
プのＩＣによって信号・を処理している。
他の信号処理を、内蔵するＭＯＳ ＦＢＴ回路が行な
っている。 しかしＭＯＳＦＥＴの能力は限られており
、一般にはバイポーラトランジスタで構成された別チッ
プのＩＣによって信号・を処理している。
又、組み立て技術では、別々の機能を持つ複数のチップ
を、１つのパッケージに入れて、１つの機能装置とする
マルチデツプの技術の開発が進んでいる。
を、１つのパッケージに入れて、１つの機能装置とする
マルチデツプの技術の開発が進んでいる。
上述のように、信号遅延機能が必要な回路システムを構
成する場合、信号遅延を行なうＣＣＤと、殆どの信号処
理を受は持つバイポーラＩＣとは、１つのチップに搭載
することができず、別ＩＣとしなければならない６ 又
このために開発されたマルチチップ技術でも、個別ＩＣ
の組み合わせということでは同様で、次のような問題点
がある。
成する場合、信号遅延を行なうＣＣＤと、殆どの信号処
理を受は持つバイポーラＩＣとは、１つのチップに搭載
することができず、別ＩＣとしなければならない６ 又
このために開発されたマルチチップ技術でも、個別ＩＣ
の組み合わせということでは同様で、次のような問題点
がある。
即ち■チヅプ間の電極を、ボンディングワイヤ及びプリ
ント基板上の配線で電気接続するので、配線が長くなり
、個別ＩＣ本来の高速化性能を十分発揮させることがで
きない。 ■外囲器が大きくなり、例えはベレット数増
加によるクラック発生確率の増加、耐湿性劣化等、信頼
性レベルが低下するおそれがある。 ■個別ＩＣを組み
合わせるなめ、最適のシステム化が収り難い。 スピン
数を削減して、機器の小型化をはかることが難しい。
又低消費電力化にも限界がある。
ント基板上の配線で電気接続するので、配線が長くなり
、個別ＩＣ本来の高速化性能を十分発揮させることがで
きない。 ■外囲器が大きくなり、例えはベレット数増
加によるクラック発生確率の増加、耐湿性劣化等、信頼
性レベルが低下するおそれがある。 ■個別ＩＣを組み
合わせるなめ、最適のシステム化が収り難い。 スピン
数を削減して、機器の小型化をはかることが難しい。
又低消費電力化にも限界がある。
又ＣＣＤ型素子とＣＭＯＳ素子とを搭載したＩＣ自身に
ついて述べると、ＭＯＳ型トランジスタは一般に駆動能
力が低く、アナログ信号の処理は不得手であり、このＭ
Ｏ８型アナログ回路がＩＣの歩留りを落としている。
ついて述べると、ＭＯＳ型トランジスタは一般に駆動能
力が低く、アナログ信号の処理は不得手であり、このＭ
Ｏ８型アナログ回路がＩＣの歩留りを落としている。
（発明が解決しようとする課題）
ＣＣＤ型ｒｃ、バイポーラ型ｒｃ及びＭＯＳ型ＩＣから
構成される従来の半導体集積回路装置では、複数の個別
ＩＣ又はＬＳＩを組み合わせて、１つの機能システムと
している。 このため従来技術では、前述のように、ボ
ンディングワイヤ等による高速性能の低下、外囲器が大
きくなるため信頼性レベルの低下、システムＩＣ化し難
い、機器の小型化や低消費電力化に限界があり、ＭＯ８
型アナログ回路による歩留り低下等の問題がある。
構成される従来の半導体集積回路装置では、複数の個別
ＩＣ又はＬＳＩを組み合わせて、１つの機能システムと
している。 このため従来技術では、前述のように、ボ
ンディングワイヤ等による高速性能の低下、外囲器が大
きくなるため信頼性レベルの低下、システムＩＣ化し難
い、機器の小型化や低消費電力化に限界があり、ＭＯ８
型アナログ回路による歩留り低下等の問題がある。
又一般に半導体集積回路の機能の大規模化、高速度化に
対する市場のニーズは強く、例えば電極配線抵抗の低減
化、回路の高集積化は常に望まれている。
対する市場のニーズは強く、例えば電極配線抵抗の低減
化、回路の高集積化は常に望まれている。
本発明の目的は、バイポーラ型素子、ＭＯＳ型素子及び
ＣＣＤ型素子から構成される半導体集積回路において、
前述の従来技術の課題を解決し、高速化、システムＩＣ
化、低消費電力化等が得られると共に、信頼性、生産性
が向上できる構造の半導体集積回路装置を提供すること
である。
ＣＣＤ型素子から構成される半導体集積回路において、
前述の従来技術の課題を解決し、高速化、システムＩＣ
化、低消費電力化等が得られると共に、信頼性、生産性
が向上できる構造の半導体集積回路装置を提供すること
である。
［発明の構成］
（課題を解決するための手段とその作用）本発明の半導
体集積回路装置は、バイポーラトランジスタ、ＭＯＳ型
ＦＥＴ及びＣＣＤ素子を、同一半導体基板上に集積（オ
ンチップ化）すると共に、ＭＯＳ型ＦＥＴ及びＣＣＤの
各ゲート電極のうちの少なくとも１つのゲート電極と、
バイポーラトランジスタのエミッタ電極とが下記低抵抗
層から成ることを特徴とするものである。
体集積回路装置は、バイポーラトランジスタ、ＭＯＳ型
ＦＥＴ及びＣＣＤ素子を、同一半導体基板上に集積（オ
ンチップ化）すると共に、ＭＯＳ型ＦＥＴ及びＣＣＤの
各ゲート電極のうちの少なくとも１つのゲート電極と、
バイポーラトランジスタのエミッタ電極とが下記低抵抗
層から成ることを特徴とするものである。
この低抵抗層は、シリサイド層（Ｓｉと金属層素との金
属間化合物）及びポリサイド層（ポリシリコン層とシリ
サイド層との積層）のうちのいずれか１つの層、或いは
ポリシリコン層、シリサイド層及びポリサイド層のうち
のいずれか１つの層と高融点金属層（例えばｗ、ＭＯ、
ｒｒ 、ｒａ等の溶は難い金属層）との積層から成る。
属間化合物）及びポリサイド層（ポリシリコン層とシリ
サイド層との積層）のうちのいずれか１つの層、或いは
ポリシリコン層、シリサイド層及びポリサイド層のうち
のいずれか１つの層と高融点金属層（例えばｗ、ＭＯ、
ｒｒ 、ｒａ等の溶は難い金属層）との積層から成る。
本発明の半導体集積回路装置は、従来個別ＩＣとしてい
た周辺回路を取り込み、システム化を行なう。 その際
アナログ回路は主としてバイポーラトランジスタで構成
する。
た周辺回路を取り込み、システム化を行なう。 その際
アナログ回路は主としてバイポーラトランジスタで構成
する。
これにより従来のＭＯＳ型アナログ回路に起因する歩留
り低下は防止される。 又従来のバイポーラ型ＩＣの機
能の一部を、低消費電力化に有利なＭＯ８型ＩＣに負担
させる等で装置の低消費電力化をはかることがて′きる
。
り低下は防止される。 又従来のバイポーラ型ＩＣの機
能の一部を、低消費電力化に有利なＭＯ８型ＩＣに負担
させる等で装置の低消費電力化をはかることがて′きる
。
ＣＣＤ素子、ＭＯ８型ＰＥＴ及びバイポーラトランジス
タ等の基板上の配置パターンは、複雑な工程なしに随意
に変えられるので、システム機能に対応した最適の配置
パターンを選択できる。
タ等の基板上の配置パターンは、複雑な工程なしに随意
に変えられるので、システム機能に対応した最適の配置
パターンを選択できる。
オンチップ化により、各機能素子間の配線は、従来のプ
リン１〜基板上の配線及びボンディングワイヤ接続に代
えて、チップ上の電極配線膜を使用するので、配線長を
大幅に削減できると共に、電極配線としてポリサイド層
等の前記低抵抗層を使用するので、動作の高速性か著し
く改善される。
リン１〜基板上の配線及びボンディングワイヤ接続に代
えて、チップ上の電極配線膜を使用するので、配線長を
大幅に削減できると共に、電極配線としてポリサイド層
等の前記低抵抗層を使用するので、動作の高速性か著し
く改善される。
又オンチップ化により、ピン数の削減と装置の小型化か
可能となると共に、ペレットのクラック、耐湿性劣化等
の発生確率は減少し、信頼性保証レベルは向上する。
可能となると共に、ペレットのクラック、耐湿性劣化等
の発生確率は減少し、信頼性保証レベルは向上する。
又オンチップ化に際し、電極又は電極配線としてポリサ
イド等の前記低抵抗材料を使用するので、電流密度の異
なる例えばバイポーラトランジスタのエミッタ電極とＣ
ＣＤの第２ゲート電極とを同一材料で、同一工程で、パ
ターニングして形成できる。 又ポリサイド等の前記低
抵抗層に高濃度の不純物をドープしておき、バイポーラ
トランジスタのエミッタ拡散源とすることで、浅いエミ
ッタ領域を形成することもできる。 このように、プロ
セス増をできる限り抑え、高速化と回路の高集積化とを
計ることが可能である。
イド等の前記低抵抗材料を使用するので、電流密度の異
なる例えばバイポーラトランジスタのエミッタ電極とＣ
ＣＤの第２ゲート電極とを同一材料で、同一工程で、パ
ターニングして形成できる。 又ポリサイド等の前記低
抵抗層に高濃度の不純物をドープしておき、バイポーラ
トランジスタのエミッタ拡散源とすることで、浅いエミ
ッタ領域を形成することもできる。 このように、プロ
セス増をできる限り抑え、高速化と回路の高集積化とを
計ることが可能である。
（実１１ｆｉ例）
本発明の半導体集積回路装置（例えばＣＣＤ型遅延線装
置）の一実施例について、図面を参照して以下説明する
。 第１図は、該装置を構成する主な能動素子の代表例
を示す断面図である６ 同図において、ｐ−エピタキシ
ャル層３とＰ型シリコン基板１とから成る半導体基板上
上に、ＰチャネルＭＯＳＦＥＴｌ０Ｉ、ＮチャネルＭＯ
ＳＦＥＴ１０２．２層ゲート構造のＣＣＤ １０３及び
バイポーラ１〜ランジスタ１０４が形成される。
置）の一実施例について、図面を参照して以下説明する
。 第１図は、該装置を構成する主な能動素子の代表例
を示す断面図である６ 同図において、ｐ−エピタキシ
ャル層３とＰ型シリコン基板１とから成る半導体基板上
上に、ＰチャネルＭＯＳＦＥＴｌ０Ｉ、ＮチャネルＭＯ
ＳＦＥＴ１０２．２層ゲート構造のＣＣＤ １０３及び
バイポーラ１〜ランジスタ１０４が形成される。
各素子は、フィールド酸化膜６によって素子分離されて
いる。 バイポーラトランジスタ１０４のエミッタ電極
１２ｂ及びＣＣＤ １０３の第２ゲート電極１２ａは、
同一工程でパターニングされたポリシリコン層（Ａｓド
ープ）とシリサイド層（ＭＯｓｉ ２ ）とを積層した
ポリサイド層から成る。 又バイポーラトランジスタ１
０４のエミッタＮ＋拡散層１３ｂは、エミッタ電極１２
ｂを不純物拡散源として形成された浅い層である。
いる。 バイポーラトランジスタ１０４のエミッタ電極
１２ｂ及びＣＣＤ １０３の第２ゲート電極１２ａは、
同一工程でパターニングされたポリシリコン層（Ａｓド
ープ）とシリサイド層（ＭＯｓｉ ２ ）とを積層した
ポリサイド層から成る。 又バイポーラトランジスタ１
０４のエミッタＮ＋拡散層１３ｂは、エミッタ電極１２
ｂを不純物拡散源として形成された浅い層である。
次に第２図を参照して、第１図に示す装置の製造方法を
説明すると共に、併せて該装置の細部構造について述べ
る １８〜２５Ω・ｃｍ程度のＰ型シリコン基板１に、アン
チモン（Ｓｂ）の固相拡散によって、Ｎ４埋め込み層２
を形成し、次にボロンドープのＰ−エピタキシャル層３
を厚さ３μｍ程度成長させる。
説明すると共に、併せて該装置の細部構造について述べ
る １８〜２５Ω・ｃｍ程度のＰ型シリコン基板１に、アン
チモン（Ｓｂ）の固相拡散によって、Ｎ４埋め込み層２
を形成し、次にボロンドープのＰ−エピタキシャル層３
を厚さ３μｍ程度成長させる。
次に選択的イオン注入と熱拡散とによりＮウェル層４及
び深い高濃度のＮ＋層５を形成する。 そして選択酸化
（ＬＯＧＯ８）によってフィールド酸化膜６を形成し、
素子分離を行なう（第２図（ａ））。
び深い高濃度のＮ＋層５を形成する。 そして選択酸化
（ＬＯＧＯ８）によってフィールド酸化膜６を形成し、
素子分離を行なう（第２図（ａ））。
素子領域上の酸化膜を一旦除去し、９５０℃の熱酸化に
よって厚さ５００〜７００ ｇの第１ゲート酸化膜７を
形成する。 次にレジストをマスクにして、ＣＣＤ １
０３の埋め込みチャネルイオン注入及びＭＯＳＦＥ’ｌ
’のチャネルイオン注入を行なう。
よって厚さ５００〜７００ ｇの第１ゲート酸化膜７を
形成する。 次にレジストをマスクにして、ＣＣＤ １
０３の埋め込みチャネルイオン注入及びＭＯＳＦＥ’ｌ
’のチャネルイオン注入を行なう。
次にアンド−ブトポリシリコンを４０００Ｘ堆積し、９
５０℃でリンを拡散し、これをパターニングしてＭＯ８
ＦＥＴのゲート電ｔｉ［１８ａ及びＣＣＤの第１ゲート
電ｉ８ｂを形成する。 このゲート材としては、ドープ
トポリシリコンやシリサイド層、ポリサイド層、高融点
金属層、或いはこれらの積層を用いることができる。
次に第１ゲート電極８ｂとレジストをマスクにして、Ｃ
ＣＤのバリアイオン注入を行なう（同図（ｂ））。
５０℃でリンを拡散し、これをパターニングしてＭＯ８
ＦＥＴのゲート電ｔｉ［１８ａ及びＣＣＤの第１ゲート
電ｉ８ｂを形成する。 このゲート材としては、ドープ
トポリシリコンやシリサイド層、ポリサイド層、高融点
金属層、或いはこれらの積層を用いることができる。
次に第１ゲート電極８ｂとレジストをマスクにして、Ｃ
ＣＤのバリアイオン注入を行なう（同図（ｂ））。
ウェットエツチングにより、上記ゲート電極８ａ 、８
ｂ直下以外の露出している酸化膜を除去する。 次に再
度９５０℃の熱酸化によって第２ゲート酸化膜９を形成
する。 ここでレジストをマスクにバイポーラトランジ
スタ１０４のベース拡散領域１０にボロンをイオン注入
する。 次に、バイポーラトランジスタのエミッタ部１
１を開口し、１０００Ｘ程度のポリシリコン層を形成し
た後、全面にヒ素（ＡＳ ）を、例えばドーズ量４ｘ１
０１５ａｔ０１１ｓ ／Ｃ１’でイオン注入しＣＶＤｌ
１！ （８１０２）を被せて拡２散させる。 なお、こ
のポリシリコン層に不純物をドープする方法としては、
前記イオン注入法の他にも、Ｐ ＯＣ１３等の拡散源を
用いてもよいし、又不純物を含んだポリシリコンを堆積
させる方法も可能である。 次にＣＶＤ膜を除０ 去し、前記ポリシリコン層に高融点金属のシリサイド、
例えばＭｏ５ｉ２を２５００人スパッタにより積層する
。 このように形成した層をパターニングし、ＣＣＤの
第２ゲート電極１２ａと、バイポーラトランジスタのエ
ミッタ電極１２ｂとを残す（同図（Ｃ））。
ｂ直下以外の露出している酸化膜を除去する。 次に再
度９５０℃の熱酸化によって第２ゲート酸化膜９を形成
する。 ここでレジストをマスクにバイポーラトランジ
スタ１０４のベース拡散領域１０にボロンをイオン注入
する。 次に、バイポーラトランジスタのエミッタ部１
１を開口し、１０００Ｘ程度のポリシリコン層を形成し
た後、全面にヒ素（ＡＳ ）を、例えばドーズ量４ｘ１
０１５ａｔ０１１ｓ ／Ｃ１’でイオン注入しＣＶＤｌ
１！ （８１０２）を被せて拡２散させる。 なお、こ
のポリシリコン層に不純物をドープする方法としては、
前記イオン注入法の他にも、Ｐ ＯＣ１３等の拡散源を
用いてもよいし、又不純物を含んだポリシリコンを堆積
させる方法も可能である。 次にＣＶＤ膜を除０ 去し、前記ポリシリコン層に高融点金属のシリサイド、
例えばＭｏ５ｉ２を２５００人スパッタにより積層する
。 このように形成した層をパターニングし、ＣＣＤの
第２ゲート電極１２ａと、バイポーラトランジスタのエ
ミッタ電極１２ｂとを残す（同図（Ｃ））。
次にＣ０Ｄ１０３及びＮチャネルＭＯＳＦＥＴ１０２の
ソース、ドレイン等にヒ素（Ａｓ ）をイオン注入し、
熱酸化し、次にＰチャネルＭＯ８ＦＥＴＩＯＩのソース
、トレイン及びバイポーラトランジスタ１０４の外部ベ
ース領域等にボロンをイオン注入する。 これらのイオ
ン注入は、フィールド酸化Ｍ６と、ゲート電極８ａ 、
８ｂ及びエミッタ電＆１２ｂとをマスクとするセルフア
ライメント方式で行なうことにより、外部ベースとエミ
ッタ領域間等の寸法を狭くすることができ高集積化と、
高速動作に適したバイポーラトランジスタを得ることが
できる。
ソース、ドレイン等にヒ素（Ａｓ ）をイオン注入し、
熱酸化し、次にＰチャネルＭＯ８ＦＥＴＩＯＩのソース
、トレイン及びバイポーラトランジスタ１０４の外部ベ
ース領域等にボロンをイオン注入する。 これらのイオ
ン注入は、フィールド酸化Ｍ６と、ゲート電極８ａ 、
８ｂ及びエミッタ電＆１２ｂとをマスクとするセルフア
ライメント方式で行なうことにより、外部ベースとエミ
ッタ領域間等の寸法を狭くすることができ高集積化と、
高速動作に適したバイポーラトランジスタを得ることが
できる。
次にＣＶＤ膜（Ｓ ｉ Ｏ２） ３０００Ｘ、ＢＰＳＧ
膜９００（ＩＸ 、 Ｐ Ｓ ＧＪＩＩ２５００Ｘを連
続的ニ堆積し、９５０１ ℃にて溶融、リンゲッターとエミッタの不純物拡散等を
同時に行なって、ＮチャネルＭＯ８ＦＥＴ１０２及びＣ
ＣＤ Ｉ Ｏ３のＮ＋拡散層１３ａ、バイポーラトラン
ジスタ１０４のエミッタＮ＋拡散層１３ｂ、Ｐチャネル
ＭＯ８ＦＥＴ１ｏ１のＰ＋拡散層１４ａ、及びバイポー
ラトランジスタの外部ベース領域１４ｂを形成する。
なおエミッタＮ＋拡散層１３ｂを形成する際、コレクタ
Ｎ”拡散層５に同様の工程を施してもよい。 後は公知
のメタライゼーション工程を行ない、金属型ｆｉ１６を
形成し、半導体集積回路装置が完成する。 なお符号１
５は、前記ＣＶＤ膜、ＢＰＳＧ膜及びＰＳＧ膜の積層か
ら成る層間膜である（第２図（ｄ））。
膜９００（ＩＸ 、 Ｐ Ｓ ＧＪＩＩ２５００Ｘを連
続的ニ堆積し、９５０１ ℃にて溶融、リンゲッターとエミッタの不純物拡散等を
同時に行なって、ＮチャネルＭＯ８ＦＥＴ１０２及びＣ
ＣＤ Ｉ Ｏ３のＮ＋拡散層１３ａ、バイポーラトラン
ジスタ１０４のエミッタＮ＋拡散層１３ｂ、Ｐチャネル
ＭＯ８ＦＥＴ１ｏ１のＰ＋拡散層１４ａ、及びバイポー
ラトランジスタの外部ベース領域１４ｂを形成する。
なおエミッタＮ＋拡散層１３ｂを形成する際、コレクタ
Ｎ”拡散層５に同様の工程を施してもよい。 後は公知
のメタライゼーション工程を行ない、金属型ｆｉ１６を
形成し、半導体集積回路装置が完成する。 なお符号１
５は、前記ＣＶＤ膜、ＢＰＳＧ膜及びＰＳＧ膜の積層か
ら成る層間膜である（第２図（ｄ））。
上記実施例で、バイポーラトランジスタのエミッタ電極
１２ｂとＣＣＤの第２ゲート電極１２ａとは、同一工程
でパターニングされたポリサイド層であるが、これに限
定されない。 例えばｃｃＤの第１ゲート電極とバイポ
ーラトランジスタのエミッタ電極とが同一工程でパター
ニングされて ２ もよい。 即ちバイポーラトランジスタのエミッタ電極
と、ＭＯＳ ＦＥＴのゲート電極及びＣＣＤのグー１
〜＠極のうち少なくとも１つのゲート電極とが同一工程
でパターニングされたものならよい。
１２ｂとＣＣＤの第２ゲート電極１２ａとは、同一工程
でパターニングされたポリサイド層であるが、これに限
定されない。 例えばｃｃＤの第１ゲート電極とバイポ
ーラトランジスタのエミッタ電極とが同一工程でパター
ニングされて ２ もよい。 即ちバイポーラトランジスタのエミッタ電極
と、ＭＯＳ ＦＥＴのゲート電極及びＣＣＤのグー１
〜＠極のうち少なくとも１つのゲート電極とが同一工程
でパターニングされたものならよい。
従って１層ゲート構造のＣＣＤの場合には、ＭＯＳ
ＦＥＴを含めたすべてのゲート電極とバイポーラトラン
ジスタのエミッタ電極とが同一工程でパターニングされ
てもよい。 第３図は、この場合の集積回路装置の１例
を示す断面図である。
ＦＥＴを含めたすべてのゲート電極とバイポーラトラン
ジスタのエミッタ電極とが同一工程でパターニングされ
てもよい。 第３図は、この場合の集積回路装置の１例
を示す断面図である。
同図ノｃｃＤ ３０３ハ１ ｍゲート構造で、ＣＣＤの
ゲート電４１ｉ３２ａ、Ｐチャネル及びＮチャネルＭＯ
ＳＦＥＴ３０１．３０２のゲート電極３２ａ、及びバイ
ポーラトランジスタ３０４のエミッタ電極３２ａは、同
一工程でパターニングされたポリサイド層から成る電極
である。 この場合には、ＭＯＳ ＦＥＴ及びＣＣＤ
のゲート電極の形成が一度ですみ、工程の簡略化が可能
である。
ゲート電４１ｉ３２ａ、Ｐチャネル及びＮチャネルＭＯ
ＳＦＥＴ３０１．３０２のゲート電極３２ａ、及びバイ
ポーラトランジスタ３０４のエミッタ電極３２ａは、同
一工程でパターニングされたポリサイド層から成る電極
である。 この場合には、ＭＯＳ ＦＥＴ及びＣＣＤ
のゲート電極の形成が一度ですみ、工程の簡略化が可能
である。
上記実施例におけるバイポーラトランジスタのエミッタ
電極及び同時に形成されるゲート電極の３ 材料は、ポリサイド層を使用し、その層抵抗を約３Ω／
口と低くすることかできた。 この電極材料はポリサイ
ド層に限定されない。 シリサイド層、或いは不純物ド
ープトポリシリコン層、シリサイド層及びポリサイド層
のうちのいずれか１層と高融点金属層との積層を使用し
ても、同様に低抵抗電極層が得られる。
電極及び同時に形成されるゲート電極の３ 材料は、ポリサイド層を使用し、その層抵抗を約３Ω／
口と低くすることかできた。 この電極材料はポリサイ
ド層に限定されない。 シリサイド層、或いは不純物ド
ープトポリシリコン層、シリサイド層及びポリサイド層
のうちのいずれか１層と高融点金属層との積層を使用し
ても、同様に低抵抗電極層が得られる。
上記実施例の集積回路装置においては、ＣＣＤ型素子、
バイポーラ型素子及びＭＯＳ型素子をオンチップ化した
ことにより次の効果が得られる。
バイポーラ型素子及びＭＯＳ型素子をオンチップ化した
ことにより次の効果が得られる。
■多素子間の電気接続を、従来のプリント基板上の配線
及びボンディングワイヤに代えて電極配線層により行な
うので、高速化性能が改善できる。
及びボンディングワイヤに代えて電極配線層により行な
うので、高速化性能が改善できる。
■複数個のチップを１つのパッケージに入れる従来技術
に対し、１つのチップですむので、クラック、耐湿性劣
化等の故障発生確率は減少し、信頼性レベルが向上する
。 ■前記エピタキシャル層上の各機能素子の配置パタ
ーンは、複雑な工程なしに随意変えられるので、システ
ム機能に対応したｉｎの配置パターンを選択でき、シス
テムＩＣ４ 化しやすい。 又アナログ信号処理は、主としてバイポ
ーラ型ＩＣが行ない、−力紙消費電力化に有利なＭＯＳ
型ＩＣの活用をはかることかできる。
に対し、１つのチップですむので、クラック、耐湿性劣
化等の故障発生確率は減少し、信頼性レベルが向上する
。 ■前記エピタキシャル層上の各機能素子の配置パタ
ーンは、複雑な工程なしに随意変えられるので、システ
ム機能に対応したｉｎの配置パターンを選択でき、シス
テムＩＣ４ 化しやすい。 又アナログ信号処理は、主としてバイポ
ーラ型ＩＣが行ない、−力紙消費電力化に有利なＭＯＳ
型ＩＣの活用をはかることかできる。
これにより従来のＭＯＳ型アナログ回路に伴う歩留り低
下を改善できる。 スピン数を削減して、機器の小型化
をはかることも可能である。
下を改善できる。 スピン数を削減して、機器の小型化
をはかることも可能である。
又上記実施例の集積回路装置においては、バイポーラ１
〜ランジスタのエミッタ電極と、ＣＣＤやＭＯ８型ＩＣ
のゲート電極とは、ポリサイド層等の低抵抗層で形成さ
れている。 これにより装置の高速性が著しく改善され
る。 又バイポーラＩ・ランジスタにおいては、エミッ
タの浅い拡散と、外部ベースとエミッタ間の距離を縮め
ることによって、高速動作に適したトランジスタが得ら
れる。
〜ランジスタのエミッタ電極と、ＣＣＤやＭＯ８型ＩＣ
のゲート電極とは、ポリサイド層等の低抵抗層で形成さ
れている。 これにより装置の高速性が著しく改善され
る。 又バイポーラＩ・ランジスタにおいては、エミッ
タの浅い拡散と、外部ベースとエミッタ間の距離を縮め
ることによって、高速動作に適したトランジスタが得ら
れる。
さらにはこの電極材を配線として用いることにより、回
路の高集積化が可能となる。
路の高集積化が可能となる。
「発明の効果］
これまで詳述したように、本発明においては、バイポー
ラ型素子、ＭＯ８型素子及びＣＣＤ型素子をオンチップ
化し、且つ機能素子のエミッタ電５ 極やゲート電極にポリサイド等の低抵抗材料を使用した
ので、前述の従来技術の課題は解決され、高速化、シス
テムＩＣ化、低消費電力化等が得られると共に、信頼性
、生産性が向上できる構造の半導体集積回路装置を提供
することかできた。
ラ型素子、ＭＯ８型素子及びＣＣＤ型素子をオンチップ
化し、且つ機能素子のエミッタ電５ 極やゲート電極にポリサイド等の低抵抗材料を使用した
ので、前述の従来技術の課題は解決され、高速化、シス
テムＩＣ化、低消費電力化等が得られると共に、信頼性
、生産性が向上できる構造の半導体集積回路装置を提供
することかできた。
第１図は本発明の半導体集積回路装置の実施例を示す断
面図、第２図は第１図の半導体集積回路装置の製造工程
を示す断面図、第３図は本発明の半導体集積回路装置の
他の実施例を示す断面図、第４図は従来の半導体集積回
路装置の断面図である。 １・・・半導体基板、 １・・・Ｐ型シリコン基板、２
・・・Ｎ４埋め込み層、 ３・・・Ｐ−エピタキシャル
層、 ４・・・Ｎウェル層、 ５・・・深い高濃度のＮ
＋層、 ６・・・フィールド酸化膜、 ７・・・第１ゲ
ート酸化膜、 ８ａ・・・ＭＯＳ ＦＥＴのゲート電
極、８ｂ・・・ＣＣＤの第１ゲート電極、 ９・・・第
２ゲート酸化膜、 １０・・・ベース拡散領域、 １
１・・・エミッタ開口部、 １２ａ・・・ＣＣＤ第２
ゲート電極、６ １２ｂ・・・エミッタ電極、 １３ａ・・・Ｎ＋拡散
層、１３ｂ・・・エミッタＮ”拡散層、 １４ａ・・・
Ｐ１拡散層、 １４ｂ・・・Ｐ１外部ベース層、 １５
・・・層間膜、 １６・・・金属電極、 １０１ ３０
１・・・ＰチャネルＭＯＳＦＥＴ、 １０２，３０２
・・・ＮチャネルＭＯＳＦＥＴ、 １０３，３０３・
・・ＣＣＤ、 １０４，３０４・・・バイポーラトラン
ジスタ。 ７
面図、第２図は第１図の半導体集積回路装置の製造工程
を示す断面図、第３図は本発明の半導体集積回路装置の
他の実施例を示す断面図、第４図は従来の半導体集積回
路装置の断面図である。 １・・・半導体基板、 １・・・Ｐ型シリコン基板、２
・・・Ｎ４埋め込み層、 ３・・・Ｐ−エピタキシャル
層、 ４・・・Ｎウェル層、 ５・・・深い高濃度のＮ
＋層、 ６・・・フィールド酸化膜、 ７・・・第１ゲ
ート酸化膜、 ８ａ・・・ＭＯＳ ＦＥＴのゲート電
極、８ｂ・・・ＣＣＤの第１ゲート電極、 ９・・・第
２ゲート酸化膜、 １０・・・ベース拡散領域、 １
１・・・エミッタ開口部、 １２ａ・・・ＣＣＤ第２
ゲート電極、６ １２ｂ・・・エミッタ電極、 １３ａ・・・Ｎ＋拡散
層、１３ｂ・・・エミッタＮ”拡散層、 １４ａ・・・
Ｐ１拡散層、 １４ｂ・・・Ｐ１外部ベース層、 １５
・・・層間膜、 １６・・・金属電極、 １０１ ３０
１・・・ＰチャネルＭＯＳＦＥＴ、 １０２，３０２
・・・ＮチャネルＭＯＳＦＥＴ、 １０３，３０３・
・・ＣＣＤ、 １０４，３０４・・・バイポーラトラン
ジスタ。 ７
Claims (1)
- １ 同一半導体基板上に集積されたバイポーラトランジ
スタ、ＭＯＳ型電界効果トランジスタ及びＣＣＤ素子を
具備し、且つバイポーラトランジスタのエミッタ電極と
、ＭＯＳ型電界効果トランジスタのゲート電極及びＣＣ
Ｄのゲート電極のうちの少なくとも１つのゲート電極と
が、シリサイド層及びポリサイド層のうちのいずれかの
層、或いはポリシリコン層、シリサイド層及びポリサイ
ド層のうちのいずれかの層と高融点金属層との積層であ
ることを特徴とする半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1291714A JPH03152939A (ja) | 1989-11-09 | 1989-11-09 | 半導体集積回路装置 |
| EP19900121379 EP0427253A3 (en) | 1989-11-09 | 1990-11-08 | Semiconductor integrated circuit device including bipolar transistors, mos fets and ccd |
| KR1019900018102A KR940009356B1 (ko) | 1989-11-09 | 1990-11-09 | 반도체 집적회로장치 |
| US07/914,587 US5288651A (en) | 1989-11-09 | 1992-07-20 | Method of making semiconductor integrated circuit device including bipolar transistors, MOS FETs and CCD |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1291714A JPH03152939A (ja) | 1989-11-09 | 1989-11-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03152939A true JPH03152939A (ja) | 1991-06-28 |
Family
ID=17772448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1291714A Pending JPH03152939A (ja) | 1989-11-09 | 1989-11-09 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0427253A3 (ja) |
| JP (1) | JPH03152939A (ja) |
| KR (1) | KR940009356B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008177620A (ja) * | 2008-04-11 | 2008-07-31 | Fujifilm Corp | 固体撮像装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770703B2 (ja) * | 1989-05-22 | 1995-07-31 | 株式会社東芝 | 電荷転送デバイスを含む半導体装置およびその製造方法 |
| GB9207472D0 (en) * | 1992-04-06 | 1992-05-20 | Phoenix Vlsi Consultants Ltd | High performance process technology |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63161A (ja) * | 1986-06-19 | 1988-01-05 | Toshiba Corp | 電荷結合装置の出力回路 |
| JPH01130568A (ja) * | 1987-11-17 | 1989-05-23 | Texas Instr Japan Ltd | 電荷結合素子 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4253168A (en) * | 1978-10-23 | 1981-02-24 | Westinghouse Electric Corp. | CCD Signal processor |
| CA1151295A (en) * | 1979-07-31 | 1983-08-02 | Alan Aitken | Dual resistivity mos devices and method of fabrication |
| DE3688711T2 (de) * | 1985-03-07 | 1993-12-16 | Toshiba Kawasaki Kk | Integrierte Halbleiterschaltungsanordnung und Verfahren zu ihrer Herstellung. |
| ATE94688T1 (de) * | 1986-07-04 | 1993-10-15 | Siemens Ag | Integrierte bipolar- und komplementaere mostransistoren auf einem gemeinsamen substrat enthaltende schaltung und verfahren zu ihrer herstellung. |
-
1989
- 1989-11-09 JP JP1291714A patent/JPH03152939A/ja active Pending
-
1990
- 1990-11-08 EP EP19900121379 patent/EP0427253A3/en not_active Withdrawn
- 1990-11-09 KR KR1019900018102A patent/KR940009356B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63161A (ja) * | 1986-06-19 | 1988-01-05 | Toshiba Corp | 電荷結合装置の出力回路 |
| JPH01130568A (ja) * | 1987-11-17 | 1989-05-23 | Texas Instr Japan Ltd | 電荷結合素子 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008177620A (ja) * | 2008-04-11 | 2008-07-31 | Fujifilm Corp | 固体撮像装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0427253A3 (en) | 1991-09-11 |
| KR940009356B1 (ko) | 1994-10-07 |
| EP0427253A2 (en) | 1991-05-15 |
| KR910010742A (ko) | 1991-06-29 |
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