JP2732523B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に多結晶シリ
コン層に作られた半導体素子の引出金属電極部の構造に
関する。 〔従来の技術〕 近年、多結晶シリコン層を単結晶化してトランジスタ
素子を形成する技術が開発され抵抗素子と共に半導体集
積回路を構成することが行われるようになった。 第２図は多結晶シリコン層にＰチャネル型MOS電界効
果トランジスタを形成した従来半導体集積回路装置の一
例を示す断面構造図で、シリコン基板上のＮチャネル型
電界効果トランジスタと共にCMOSインバータを構成する
ことのできる集積回路装置である。すなわち、Ｎチャネ
ル型MOS電界効果トランジスタは従来と同じくＰ型シリ
コン基板１上のソース領域2,ドレイン領域3,ゲート酸化
膜４およびゲート電極５とから構成され、Ｐチャネル型
MOS電界効果トランジスタは基板上に堆積した多結晶シ
リコン層内に作られたソース領域6,ドレイン領域7,チャ
ネル領域8,ゲート酸化膜９および共用するゲート電極５
とから成る。第２図はこの種半導体集積回路装置の一つ
を示すに過ぎないが、多結晶シリコン層に作られる半導
体素子と金属配線とは例えばソースおよびドレインの各
領域６および７とアルミ配線10との間と接続部に見るよ
うに、コンタクト孔を介して直接接続する構造をとるの
が通常である。 〔発明が解決しようとする問題点〕 しかし、従来の半導体集積回路装置のように、半導体
素子を形成する多結晶シリコン層と金属電極とが直接接
続されると、多結晶シリコン層と金属電極とはその後の
熱処理工程で互に反応し合い多結晶シリコン中に金属原
子が拡散して行く現象をおこす。この金属原子の拡散現
象がおこると、例えば第２図に示すように折出シリコン
粒14が生じたり、或いはチャネル領域８にアルミの拡散
部分15が形成されるようになり、多結晶シリコン・トラ
ンジスタ素子のソース・ドレイン間または抵抗素子の短
絡或いは多結晶シリコン素子特性の不安定などの好まし
からざる状態をひき起すようになる。 本発明の目的は、上記の状況に鑑み、多結晶シリコン
層に形成される半導体素子と引出金属電極との接続部に
金属配線の拡散現象を生じることなき半導体集積回路装
置を提供することである。 〔問題点を解決するための手段〕 本発明の半導体集積回路装置は、半導体基板に第１チ
ャネル型の第1MOS電界効果トランジスタと、第２チャネ
ル型の第2MOS電界効果トランジスタとを備えてなる半導
体集積回路装置において、第1MOS電界効果トランジスタ
は、半導体基板に選択的に形成されたソース領域および
ドレイン領域と該半導体基板のチャネル部分上にゲート
絶縁膜を介して形成されたゲート電極とを有し、第2MOS
電界効果トランジスタは、第1MOS電界効果トランジスタ
のゲート電極をゲート電極として共用し、さらに、ソー
ス電極およびドレイン電極とこれら領域間のチャネル領
域とを具備した多結晶シリコン層とから構成され、多結
晶シリコン層は、ゲート電極を覆う第１の絶縁膜を介し
て該第1MOS電界効果トランジスタ上に形成され、多結晶
シリコン膜は、第2MOS電界効果トランジスタのソース領
域およびドレイン領域の各一部をそれぞれ露出する第１
および第２のコンタクト孔を有する第２の絶縁膜で覆わ
れており、第１および第２のコンタクト孔を介して第2M
OS電界効果トランジスタのソース領域およびドレイン領
域の一部とそれぞれ接触する第２の絶縁膜上に延在形成
された第１および第２の高融点金属シリサイド層が設け
られ、さらに、第１および第２の高融点金属シリサイド
層の第１および第２のコンタクト孔からそれぞれ離れた
部分に第１および第２のアルミ配線がそれぞれ接触して
設けられ、第2MOS電界効果トランジスタのドレイン領域
に達する第２のコンタクト孔は第1MOS電界効果トランジ
スタのドレイン領域の一部をさらに露出しており、第２
の高融点金属シリサイド層は該第1MOS電界効果トランジ
スタのドレイン領域の一部とも接触していることを特徴
とする。 〔実施例〕 以下図面を参照して本発明を詳細に説明する。 第１図は本発明の一実施例を示す半導体集積回路装置
の断面構造図である。本実施例によれば、本発明の半導
体集積回路装置は、Ｐ型シリコン基板１と、Ｐ型シリコ
ン基板１上に形成されたＮチャネル型MOS電界効果トラ
ンジスタのソース領域2,ドレイン領域3,ゲート酸化膜４
およびゲート電極５と、ゲート酸化膜４およびゲート電
極５上の堆積多結晶シリコン層に形成されたＰチャネル
型MOS電界効果トランジスタのソース領域6,ドレイン領
域7,チャネル領域８およびゲート酸化膜９と、層間絶縁
膜13に設けられた第１のコンタクト孔を介してソース領
域６にその一端が電気接続される高融点金属のシリサイ
ド層16および層間絶縁膜13に設けられた第２のコンタク
ト孔を介してドレイン領域７並びにドレイン領域３にそ
の一端が電気接続される高融点金属のシリサイド層16か
ら成る層間絶縁膜13上に設けられた複数の高融点金属の
シリサイド層16と、層間絶縁膜17に別に設けられたそれ
ぞれのコンタクト孔を介してそれぞれのシリサイド層16
の他端にそれぞれに電気接続されるアルミ配線10および
層間絶縁膜17並びに層間絶縁膜13を貫通して設けられた
他のコンタクト孔を介してソース領域２に電気接続され
るアルミ配線10から成る層間絶縁膜17上に設けられた複
数のアルミ配線10とを含む。ここで、その他の11および
12は、第２図と同じく、それぞれチャネル・ストッパー
およびフィールド酸化膜を示す。本実施例からも明らか
なように、本発明の半導体集積回路装置では、多結晶シ
リコン層に形成される半導体素子と金属配線との接続は
全てシリサイドの如き高融点バリヤ層を両者の間に介在
させて行われる。多結晶シリコン層とアルミ配線との接
続部がこのような構造であると、多結晶シリコン層内へ
のアルミ金属の熱拡散は防止される。従って、本実施例
の場合であれば、アルミ配線10へシリコンが過度に供給
されることもないので、従来の如きコンタクト孔内アル
ミ電極からのシリコン粒の折出、チャネル領域８に対す
るアルミ拡散などの好ましからざる諸問題は全て解決さ
れる。 なお、上記一実施例では多結晶シリコン層の半導体素
子（Ｐチャネル型MOS電界効果トランジスタ）とＰ型シ
リコン基板１に設けられたＮチャネル型MOS電界効果ト
ランジスタとはゲート電極５を共有していたが、これに
限定されることはない。また、シリサイド層16が層間絶
縁膜13を介して上記半導体素子より上の層に設けられて
いたが、シリサイド層が第１の層間絶縁膜上に設けら
れ、多結晶シリコン層の半導体素子が第２の層間絶縁膜
上に設けられ、アルミ配線が第３の層間絶縁膜上に設け
られていてもよい。このときには、この半導体素子と高
融点金属のシリサイド層の一端とを接続する第１のコン
タクト孔は第２の層間絶縁膜に設けられ、高融点金属の
シリサイド層の他端とアルミ配線とを接続する第２のコ
ンタクト孔は第３および第２の層間絶縁膜を貫通して設
けられている。この場合、シリコン基板に設けられた半
導体素子と高融点金属のシリサイド層とは、第１の層間
絶縁膜に設けられた別のコンタクト孔を介して接続され
る。 〔発明の効果〕 以上詳細に説明したように、本発明によれば多結晶シ
リコン層に作られたトランジスタまたは拡散抵抗などの
半導体素子と金属配線とは、従来の如く直線ではなく金
属配線材と熱的に反応しにくい高融点金属のシリサイド
層から成る導電層を介して間接接続され、半導体装置の
熱処理工程において従来生じていた半導体素子を形成す
る多結晶シリコン層と金属配線との拡散反応を確実に抑
制することができるので、多結晶シリコン層に半導体素
子を形成した半導体集積回路装置の信頼性を格段に向上
させることができる。
コン層に作られた半導体素子の引出金属電極部の構造に
関する。 〔従来の技術〕 近年、多結晶シリコン層を単結晶化してトランジスタ
素子を形成する技術が開発され抵抗素子と共に半導体集
積回路を構成することが行われるようになった。 第２図は多結晶シリコン層にＰチャネル型MOS電界効
果トランジスタを形成した従来半導体集積回路装置の一
例を示す断面構造図で、シリコン基板上のＮチャネル型
電界効果トランジスタと共にCMOSインバータを構成する
ことのできる集積回路装置である。すなわち、Ｎチャネ
ル型MOS電界効果トランジスタは従来と同じくＰ型シリ
コン基板１上のソース領域2,ドレイン領域3,ゲート酸化
膜４およびゲート電極５とから構成され、Ｐチャネル型
MOS電界効果トランジスタは基板上に堆積した多結晶シ
リコン層内に作られたソース領域6,ドレイン領域7,チャ
ネル領域8,ゲート酸化膜９および共用するゲート電極５
とから成る。第２図はこの種半導体集積回路装置の一つ
を示すに過ぎないが、多結晶シリコン層に作られる半導
体素子と金属配線とは例えばソースおよびドレインの各
領域６および７とアルミ配線10との間と接続部に見るよ
うに、コンタクト孔を介して直接接続する構造をとるの
が通常である。 〔発明が解決しようとする問題点〕 しかし、従来の半導体集積回路装置のように、半導体
素子を形成する多結晶シリコン層と金属電極とが直接接
続されると、多結晶シリコン層と金属電極とはその後の
熱処理工程で互に反応し合い多結晶シリコン中に金属原
子が拡散して行く現象をおこす。この金属原子の拡散現
象がおこると、例えば第２図に示すように折出シリコン
粒14が生じたり、或いはチャネル領域８にアルミの拡散
部分15が形成されるようになり、多結晶シリコン・トラ
ンジスタ素子のソース・ドレイン間または抵抗素子の短
絡或いは多結晶シリコン素子特性の不安定などの好まし
からざる状態をひき起すようになる。 本発明の目的は、上記の状況に鑑み、多結晶シリコン
層に形成される半導体素子と引出金属電極との接続部に
金属配線の拡散現象を生じることなき半導体集積回路装
置を提供することである。 〔問題点を解決するための手段〕 本発明の半導体集積回路装置は、半導体基板に第１チ
ャネル型の第1MOS電界効果トランジスタと、第２チャネ
ル型の第2MOS電界効果トランジスタとを備えてなる半導
体集積回路装置において、第1MOS電界効果トランジスタ
は、半導体基板に選択的に形成されたソース領域および
ドレイン領域と該半導体基板のチャネル部分上にゲート
絶縁膜を介して形成されたゲート電極とを有し、第2MOS
電界効果トランジスタは、第1MOS電界効果トランジスタ
のゲート電極をゲート電極として共用し、さらに、ソー
ス電極およびドレイン電極とこれら領域間のチャネル領
域とを具備した多結晶シリコン層とから構成され、多結
晶シリコン層は、ゲート電極を覆う第１の絶縁膜を介し
て該第1MOS電界効果トランジスタ上に形成され、多結晶
シリコン膜は、第2MOS電界効果トランジスタのソース領
域およびドレイン領域の各一部をそれぞれ露出する第１
および第２のコンタクト孔を有する第２の絶縁膜で覆わ
れており、第１および第２のコンタクト孔を介して第2M
OS電界効果トランジスタのソース領域およびドレイン領
域の一部とそれぞれ接触する第２の絶縁膜上に延在形成
された第１および第２の高融点金属シリサイド層が設け
られ、さらに、第１および第２の高融点金属シリサイド
層の第１および第２のコンタクト孔からそれぞれ離れた
部分に第１および第２のアルミ配線がそれぞれ接触して
設けられ、第2MOS電界効果トランジスタのドレイン領域
に達する第２のコンタクト孔は第1MOS電界効果トランジ
スタのドレイン領域の一部をさらに露出しており、第２
の高融点金属シリサイド層は該第1MOS電界効果トランジ
スタのドレイン領域の一部とも接触していることを特徴
とする。 〔実施例〕 以下図面を参照して本発明を詳細に説明する。 第１図は本発明の一実施例を示す半導体集積回路装置
の断面構造図である。本実施例によれば、本発明の半導
体集積回路装置は、Ｐ型シリコン基板１と、Ｐ型シリコ
ン基板１上に形成されたＮチャネル型MOS電界効果トラ
ンジスタのソース領域2,ドレイン領域3,ゲート酸化膜４
およびゲート電極５と、ゲート酸化膜４およびゲート電
極５上の堆積多結晶シリコン層に形成されたＰチャネル
型MOS電界効果トランジスタのソース領域6,ドレイン領
域7,チャネル領域８およびゲート酸化膜９と、層間絶縁
膜13に設けられた第１のコンタクト孔を介してソース領
域６にその一端が電気接続される高融点金属のシリサイ
ド層16および層間絶縁膜13に設けられた第２のコンタク
ト孔を介してドレイン領域７並びにドレイン領域３にそ
の一端が電気接続される高融点金属のシリサイド層16か
ら成る層間絶縁膜13上に設けられた複数の高融点金属の
シリサイド層16と、層間絶縁膜17に別に設けられたそれ
ぞれのコンタクト孔を介してそれぞれのシリサイド層16
の他端にそれぞれに電気接続されるアルミ配線10および
層間絶縁膜17並びに層間絶縁膜13を貫通して設けられた
他のコンタクト孔を介してソース領域２に電気接続され
るアルミ配線10から成る層間絶縁膜17上に設けられた複
数のアルミ配線10とを含む。ここで、その他の11および
12は、第２図と同じく、それぞれチャネル・ストッパー
およびフィールド酸化膜を示す。本実施例からも明らか
なように、本発明の半導体集積回路装置では、多結晶シ
リコン層に形成される半導体素子と金属配線との接続は
全てシリサイドの如き高融点バリヤ層を両者の間に介在
させて行われる。多結晶シリコン層とアルミ配線との接
続部がこのような構造であると、多結晶シリコン層内へ
のアルミ金属の熱拡散は防止される。従って、本実施例
の場合であれば、アルミ配線10へシリコンが過度に供給
されることもないので、従来の如きコンタクト孔内アル
ミ電極からのシリコン粒の折出、チャネル領域８に対す
るアルミ拡散などの好ましからざる諸問題は全て解決さ
れる。 なお、上記一実施例では多結晶シリコン層の半導体素
子（Ｐチャネル型MOS電界効果トランジスタ）とＰ型シ
リコン基板１に設けられたＮチャネル型MOS電界効果ト
ランジスタとはゲート電極５を共有していたが、これに
限定されることはない。また、シリサイド層16が層間絶
縁膜13を介して上記半導体素子より上の層に設けられて
いたが、シリサイド層が第１の層間絶縁膜上に設けら
れ、多結晶シリコン層の半導体素子が第２の層間絶縁膜
上に設けられ、アルミ配線が第３の層間絶縁膜上に設け
られていてもよい。このときには、この半導体素子と高
融点金属のシリサイド層の一端とを接続する第１のコン
タクト孔は第２の層間絶縁膜に設けられ、高融点金属の
シリサイド層の他端とアルミ配線とを接続する第２のコ
ンタクト孔は第３および第２の層間絶縁膜を貫通して設
けられている。この場合、シリコン基板に設けられた半
導体素子と高融点金属のシリサイド層とは、第１の層間
絶縁膜に設けられた別のコンタクト孔を介して接続され
る。 〔発明の効果〕 以上詳細に説明したように、本発明によれば多結晶シ
リコン層に作られたトランジスタまたは拡散抵抗などの
半導体素子と金属配線とは、従来の如く直線ではなく金
属配線材と熱的に反応しにくい高融点金属のシリサイド
層から成る導電層を介して間接接続され、半導体装置の
熱処理工程において従来生じていた半導体素子を形成す
る多結晶シリコン層と金属配線との拡散反応を確実に抑
制することができるので、多結晶シリコン層に半導体素
子を形成した半導体集積回路装置の信頼性を格段に向上
させることができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す半導体集積回路装置の
断面構造図、第２図は多結晶シリコン層にＰチャネル型
MOS電界効果トランジスタを形成した従来半導体集積回
路装置の一例を示す断面構造図である。 1:P型シリコン基板、2:…Ｎチャネル型MOS電界効果トラ
ンジスタのソース領域、3:Nチャネル型MOS電界効果トラ
ンジスタのドレイン領域、4:Nチャネル型MOS電界効果ト
ランジスタのゲート酸化膜、5:ゲート電極、6:多結晶層
内のＰ型チャネル型MOS電界効果トランジスタのソース
領域、7:多結晶層内のＰ型チャネル型MOS電界効果トラ
ンジスタのドレイン領域、8:多結晶層内のＰ型チャネル
型MOS電界効果トランジスタのチャネル領域、9:多結晶
層内のＰ型チャネル型MOS電界効果トランジスタのゲー
ト酸化膜、10:アルミ配線、11:チャネル・ストッパー、
12:フィールド酸化膜、13:層間絶縁膜、14:折出シリコ
ン粒、15:多結晶層内のアルミ拡散部分、16:シリサイド
層、17:層間絶縁膜。
断面構造図、第２図は多結晶シリコン層にＰチャネル型
MOS電界効果トランジスタを形成した従来半導体集積回
路装置の一例を示す断面構造図である。 1:P型シリコン基板、2:…Ｎチャネル型MOS電界効果トラ
ンジスタのソース領域、3:Nチャネル型MOS電界効果トラ
ンジスタのドレイン領域、4:Nチャネル型MOS電界効果ト
ランジスタのゲート酸化膜、5:ゲート電極、6:多結晶層
内のＰ型チャネル型MOS電界効果トランジスタのソース
領域、7:多結晶層内のＰ型チャネル型MOS電界効果トラ
ンジスタのドレイン領域、8:多結晶層内のＰ型チャネル
型MOS電界効果トランジスタのチャネル領域、9:多結晶
層内のＰ型チャネル型MOS電界効果トランジスタのゲー
ト酸化膜、10:アルミ配線、11:チャネル・ストッパー、
12:フィールド酸化膜、13:層間絶縁膜、14:折出シリコ
ン粒、15:多結晶層内のアルミ拡散部分、16:シリサイド
層、17:層間絶縁膜。
Claims (1)
- (57)【特許請求の範囲】 １．半導体基板に第１チャネル型の第1MOS電界効果トラ
ンジスタと、第２チャネル型の第2MOS電界効果トランジ
スタとを備えてなる半導体集積回路装置において、 前記第1MOS電界効果トランジスタは、前記半導体基板に
選択的に形成されたソース領域およびドレイン領域と該
半導体基板のチャネル部分上にゲート絶縁膜を介して形
成されたゲート電極とを有し、 前記第2MOS電界効果トランジスタは、前記第1MOS電界効
果トランジスタのゲート電極をゲート電極として共用
し、さらに、ソース電極およびドレイン電極とこれら領
域間のチャネル領域とを具備した多結晶シリコン層とか
ら構成され、 前記多結晶シリコン層は、前記ゲート電極を覆う第１の
絶縁膜を介して該第1MOS電界効果トランジスタ上に形成
され、 前記多結晶シリコン膜は、前記第2MOS電界効果トランジ
スタのソース領域およびドレイン領域の各一部をそれぞ
れ露出する第１および第２のコンタクト孔を有する第２
の絶縁膜で覆われており、 前記第１および第２のコンタクト孔を介して前記第2MOS
電界効果トランジスタのソース領域およびドレイン領域
の一部とそれぞれ接触する前記第２の絶縁膜上に延在形
成された第１および第２の高融点金属シリサイド層が設
けられ、 さらに、前記第１および第２の高融点金属シリサイド層
の前記第１および第２のコンタクト孔からそれぞれ離れ
た部分に第１および第２のアルミ配線がそれぞれ接触し
て設けられ、前記第2MOS電界効果トランジスタのドレイ
ン領域に達する前記第２のコンタクト孔は前記第1MOS電
界効果トランジスタのドレイン領域の一部をさらに露出
しており、前記第２の高融点金属シリサイド層は該第1M
OS電界効果トランジスタのドレイン領域の一部とも接触
していることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62123256A JP2732523B2 (ja) | 1987-05-19 | 1987-05-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62123256A JP2732523B2 (ja) | 1987-05-19 | 1987-05-19 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63287052A JPS63287052A (ja) | 1988-11-24 |
| JP2732523B2 true JP2732523B2 (ja) | 1998-03-30 |
Family
ID=14856068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62123256A Expired - Lifetime JP2732523B2 (ja) | 1987-05-19 | 1987-05-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2732523B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140519A (ja) * | 1992-10-22 | 1994-05-20 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58197882A (ja) * | 1982-05-14 | 1983-11-17 | Nec Corp | 半導体装置の製造方法 |
| JPS6012770A (ja) * | 1983-07-01 | 1985-01-23 | Matsushita Electric Ind Co Ltd | 薄膜電界効果トランジスタ |
| JPS60186052A (ja) * | 1984-03-05 | 1985-09-21 | Hitachi Ltd | Ｃｍｏｓ半導体装置およびその製造方法 |
-
1987
- 1987-05-19 JP JP62123256A patent/JP2732523B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63287052A (ja) | 1988-11-24 |
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