JPS6098666A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6098666A JPS6098666A JP58206959A JP20695983A JPS6098666A JP S6098666 A JPS6098666 A JP S6098666A JP 58206959 A JP58206959 A JP 58206959A JP 20695983 A JP20695983 A JP 20695983A JP S6098666 A JPS6098666 A JP S6098666A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- memory device
- gate electrode
- semiconductor memory
- polysilicon layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Element Separation (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体記憶装置に係り、特にその素子間分
離構造ＶＣ関するものである。
離構造ＶＣ関するものである。
従来の半導体記憶装置の素子間分離構造を第１図（ａ）
、 （ｂ ）の平面図および断ωｉ図に示す。こｒらの
図において、１は半導体基板、２は前記半導体基板ＩＶ
ｃ形成さｒｔた厚い酸化膜、３は前記半導体基板１の表
面上に形成さハた拡散領域、４はポリシリコン層、５は
ゲート酸化膜である。
、 （ｂ ）の平面図および断ωｉ図に示す。こｒらの
図において、１は半導体基板、２は前記半導体基板ＩＶ
ｃ形成さｒｔた厚い酸化膜、３は前記半導体基板１の表
面上に形成さハた拡散領域、４はポリシリコン層、５は
ゲート酸化膜である。
このような構造においては、ポリシリコン層４はＭＯＳ
）ランジスタのゲート電極の役割を果している。厚い酸
化膜２はトランジスタ間を互いに分離する役目をしてお
り、通常ＬＯＣＯ８法により形成さ九、いわゆるバーズ
ビークにより活性領域の面積が減少するのが一般的であ
る。
）ランジスタのゲート電極の役割を果している。厚い酸
化膜２はトランジスタ間を互いに分離する役目をしてお
り、通常ＬＯＣＯ８法により形成さ九、いわゆるバーズ
ビークにより活性領域の面積が減少するのが一般的であ
る。
従来の半導体記憶装置のトランジスタは以上のようＫｖ
４成さｒているので、集積度が向上し、素子の微細化が
進むに従い素子間の分離領域の面積を小さくしなげｔば
ならず、そのため、トランジスタ間を分離するための厚
い酸化膜２を形成する際のバーズビークによる活性領域
の面積減少の効果が無視できなくなってくるという欠点
があった。
４成さｒているので、集積度が向上し、素子の微細化が
進むに従い素子間の分離領域の面積を小さくしなげｔば
ならず、そのため、トランジスタ間を分離するための厚
い酸化膜２を形成する際のバーズビークによる活性領域
の面積減少の効果が無視できなくなってくるという欠点
があった。
この発明は、上記のような従来のものの欠点を除去する
ｋめになさｔ′Ｌｆ、−もので、厚い酸化膜でトランジ
スタ間を分離する代わりに、ポリシリコン層等をゲート
電極としｙ、＝ＭＯＳトランジスタによリトランジスタ
間を分離することにより、バーズビークの影響のない半
導体記憶装置を提供することを目的としている。
ｋめになさｔ′Ｌｆ、−もので、厚い酸化膜でトランジ
スタ間を分離する代わりに、ポリシリコン層等をゲート
電極としｙ、＝ＭＯＳトランジスタによリトランジスタ
間を分離することにより、バーズビークの影響のない半
導体記憶装置を提供することを目的としている。
第２図（ａ）、（ｂ）はこの発明の一実施例１示すもの
で、トランジスタ間の分離構造を示す平面図および断面
図である。こｊらの図で、１１はｐ型の半導体基板、１
２は第１ポリシリコン層、１３は前記半導体基板１１の
表面上に形成さｎたｎ十拡散領域、１４け第２ポリシリ
コン層、１５はゲート酸化膜、１６は層間絶縁膜である
。
で、トランジスタ間の分離構造を示す平面図および断面
図である。こｊらの図で、１１はｐ型の半導体基板、１
２は第１ポリシリコン層、１３は前記半導体基板１１の
表面上に形成さｎたｎ十拡散領域、１４け第２ポリシリ
コン層、１５はゲート酸化膜、１６は層間絶縁膜である
。
以下、第２図における各部の詳細について述べる。第１
ポリシリコンＷＪ１２は、従来の構造における厚い酸化
膜にとって代わるもので、いわゆるＭＯＳ）ランジスタ
のゲート電極になっており。
ポリシリコンＷＪ１２は、従来の構造における厚い酸化
膜にとって代わるもので、いわゆるＭＯＳ）ランジスタ
のゲート電極になっており。
各トランジスタを互いＶＣ電気的に分離する役目を持つ
、シタがって、半導体基板１１を用いた場合には、第１
ポリシリコン層１２を接地電位にバイアスすることによ
り、このトランジスタは常に非導通となり、第２ポリシ
リコン層１４ｙｌｌ−ゲートとするトランジスタは互い
に絶縁さｊる。丁なわち、従来構造の厚い酸化膜は丁べ
て第１ポリシリコン層１２に置き換え、従来トランジス
タを構成していたゲートは第２ポリシリコン層１４で構
成する。
、シタがって、半導体基板１１を用いた場合には、第１
ポリシリコン層１２を接地電位にバイアスすることによ
り、このトランジスタは常に非導通となり、第２ポリシ
リコン層１４ｙｌｌ−ゲートとするトランジスタは互い
に絶縁さｊる。丁なわち、従来構造の厚い酸化膜は丁べ
て第１ポリシリコン層１２に置き換え、従来トランジス
タを構成していたゲートは第２ポリシリコン層１４で構
成する。
このようＫａ成することによって、従来のように厚い酸
化膜領域なしにトランジスタ間を分離することができる
。
化膜領域なしにトランジスタ間を分離することができる
。
なお、上記実施例では、ｐ型の半導体基板１１はｎ十拡
散領域１３ｙｉ！−形成する場合について説明したが、
ｎ型の半導体基板ＫＴ）十拡散領域を形成する場合にも
、第１ポリシリコン層１２ＫｔＥ源電位を供給すること
により同様の効果が得られる。
散領域１３ｙｉ！−形成する場合について説明したが、
ｎ型の半導体基板ＫＴ）十拡散領域を形成する場合にも
、第１ポリシリコン層１２ＫｔＥ源電位を供給すること
により同様の効果が得られる。
また、相補型ＭＯ８回路でも、ｎ＋拡散領域１３では接
地電位ｔ、ｐ十拡散領域では電源電位を第１ポリシリコ
ン層１２に供給することにより同様の効果が得らｊる。
地電位ｔ、ｐ十拡散領域では電源電位を第１ポリシリコ
ン層１２に供給することにより同様の効果が得らｊる。
まＬ、上記実施例では、ゲート材料がポリシリコンであ
る場合について説明したが、ゲートの一部、あるいは丁
べて高融点金属またはそのシリサイドで形成しても同様
の効果か得らｎることはいうまでもない。
る場合について説明したが、ゲートの一部、あるいは丁
べて高融点金属またはそのシリサイドで形成しても同様
の効果か得らｎることはいうまでもない。
以上説明したように、この発明は、トランジスタ間をポ
リシリフン層、高融点金ＩＡ Ｗｌ、または高融点金属
のシリサイド屑からなる第１の領域でＭＯＳ）ランンス
タを分離するように構成したので、従来のようにバーズ
ビークの影９により活性領域の面積が減少することがな
く、高密度、高集積な半導体記憶装置が得らｊる効果が
ある。
リシリフン層、高融点金ＩＡ Ｗｌ、または高融点金属
のシリサイド屑からなる第１の領域でＭＯＳ）ランンス
タを分離するように構成したので、従来のようにバーズ
ビークの影９により活性領域の面積が減少することがな
く、高密度、高集積な半導体記憶装置が得らｊる効果が
ある。
第１図（ｎ）、（ｂ月ま従来の半導体記憶装置Ｎの素子
間分離の構造を示す平面図および断面図、第２図（ａＬ
（ｂ）はこの発明の一実施例による半導体記憶装置の素
子間分離の構造を示す平面図および断面図であイ）。 図中、１１はＰ型の半導体基板、１２は第１ポリシリコ
ンＪＲ１１３はｎ＋拡散領域、１４は第２ポリシリコン
層、１５はゲート酸化１漠、１６は層間絶縁膜であろう 代理人 大岩 増雄 （外２名） 第１図 第２図 １］
間分離の構造を示す平面図および断面図、第２図（ａＬ
（ｂ）はこの発明の一実施例による半導体記憶装置の素
子間分離の構造を示す平面図および断面図であイ）。 図中、１１はＰ型の半導体基板、１２は第１ポリシリコ
ンＪＲ１１３はｎ＋拡散領域、１４は第２ポリシリコン
層、１５はゲート酸化１漠、１６は層間絶縁膜であろう 代理人 大岩 増雄 （外２名） 第１図 第２図 １］
Claims (1)
- ポリシリコン層、高融点金属層、または高融点金属のシ
リサイド層からなる第１．第２の領域を備え、前記第１
の領域を複数個のＭＯＳ）ランジスク間を互いに電気的
に分離するＭＯＳトランジスタのゲート電極とし、前記
第２の領域を前記第１の領域によって分離さｊたトラン
ジスタのゲート電極としたことを特徴とする半導体記憶
装置っ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58206959A JPS6098666A (ja) | 1983-11-02 | 1983-11-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58206959A JPS6098666A (ja) | 1983-11-02 | 1983-11-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6098666A true JPS6098666A (ja) | 1985-06-01 |
Family
ID=16531841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58206959A Pending JPS6098666A (ja) | 1983-11-02 | 1983-11-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6098666A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146463A (ja) * | 1986-12-10 | 1988-06-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5164806A (en) * | 1990-05-23 | 1992-11-17 | Mitsubishi Denki Kabushiki Kaisha | Element isolating structure of semiconductor device suitable for high density integration |
| US5828120A (en) * | 1996-02-23 | 1998-10-27 | Nippon Steel Corporation | Semiconductor device and production method thereof |
-
1983
- 1983-11-02 JP JP58206959A patent/JPS6098666A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146463A (ja) * | 1986-12-10 | 1988-06-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5164806A (en) * | 1990-05-23 | 1992-11-17 | Mitsubishi Denki Kabushiki Kaisha | Element isolating structure of semiconductor device suitable for high density integration |
| US5828120A (en) * | 1996-02-23 | 1998-10-27 | Nippon Steel Corporation | Semiconductor device and production method thereof |
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