JP2598446B2 - Ｍｉｓ−ｆｅｔ - Google Patents
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- 239000000758 substrate Substances 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000005611 electricity Effects 0.000 description 5
- 230000003068 static effect Effects 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
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- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0626—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a localised breakdown region, e.g. built-in avalanching region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Description
【発明の詳細な説明】 技術分野 本発明は、電界効果トランジスタ（以下、FETと称
す）に関し、特にMIS（Metal Insulator Semiconducto
r）構造のFETに関する。
す）に関し、特にMIS（Metal Insulator Semiconducto
r）構造のFETに関する。
背景技術 従来のMIS−FETにより構成される集積回路の出力段
は、シリコンゲート相補型MOS（以下、シリコンゲート
Ｃ−MOSと称す）インバータによって形成する場合、第
４図及び第５図に示す如き構造となっていた。これら両
図において同等部分は同一符号によって示されており、
これら両図に示す構造は次のようにして得られる。すな
わち、Ｎ型の半導体基板１の一主面側においてＮチャン
ネルFETを形成する領域にホウ素イオン等を注入したの
ち熱処理を行なってＰ−ウェル領域３を形成する。しか
る後にＮチャンネル及びＰチャンネルFETを形成する領
域以外の領域に選択酸化によってLOCOS酸化膜２を形成
する。こののち、Ｎ型の半導体基板１の一主面側におい
てFETを形成する領域にゲート酸化膜４を形成し、ポリ
シリコンゲート電極５を形成する。このポリシリコンゲ
ート電極５及びLOCOS酸化膜２をマスクとして不純物の
導入を行なってＮチャンネルFETのドレイン領域6a及び
ソース領域7a並びにＰチャンネルFETのドレイン領域6b
及びソース領域7bを形成する。こののち、CVD酸化膜８
を堆積してコンタクトホール部となる部分の酸化膜をフ
ォトエッチングにより除去し、アルミニウム等の導電層
を全面に蒸着後、フォトエッチングにより配線パターン
を形成して、ソース電極9a、9b及びドレイン電極10を形
成する。そうすると、第４図及び第５図に示す如きシリ
コンゲートＣ−MOSインバータが完成する。
は、シリコンゲート相補型MOS（以下、シリコンゲート
Ｃ−MOSと称す）インバータによって形成する場合、第
４図及び第５図に示す如き構造となっていた。これら両
図において同等部分は同一符号によって示されており、
これら両図に示す構造は次のようにして得られる。すな
わち、Ｎ型の半導体基板１の一主面側においてＮチャン
ネルFETを形成する領域にホウ素イオン等を注入したの
ち熱処理を行なってＰ−ウェル領域３を形成する。しか
る後にＮチャンネル及びＰチャンネルFETを形成する領
域以外の領域に選択酸化によってLOCOS酸化膜２を形成
する。こののち、Ｎ型の半導体基板１の一主面側におい
てFETを形成する領域にゲート酸化膜４を形成し、ポリ
シリコンゲート電極５を形成する。このポリシリコンゲ
ート電極５及びLOCOS酸化膜２をマスクとして不純物の
導入を行なってＮチャンネルFETのドレイン領域6a及び
ソース領域7a並びにＰチャンネルFETのドレイン領域6b
及びソース領域7bを形成する。こののち、CVD酸化膜８
を堆積してコンタクトホール部となる部分の酸化膜をフ
ォトエッチングにより除去し、アルミニウム等の導電層
を全面に蒸着後、フォトエッチングにより配線パターン
を形成して、ソース電極9a、9b及びドレイン電極10を形
成する。そうすると、第４図及び第５図に示す如きシリ
コンゲートＣ−MOSインバータが完成する。
以上の構造において、スイッチング速度や電流特性の
点からドレイン電極10をパッド電極に直接接続すると、
パッド電極に外部から静電気による高電圧が印加された
とき、電界の状態を表わす電気力線が構造上最も集中す
るドレイン領域6a及び6bとゲート電極５との間で絶縁膜
破壊が生じ易く、また、ドレイン領域6aとＰ−ウェル領
域３との間及びドレイン領域6bと基板１との間で接合破
壊が生じ易いという問題が生じる。
点からドレイン電極10をパッド電極に直接接続すると、
パッド電極に外部から静電気による高電圧が印加された
とき、電界の状態を表わす電気力線が構造上最も集中す
るドレイン領域6a及び6bとゲート電極５との間で絶縁膜
破壊が生じ易く、また、ドレイン領域6aとＰ−ウェル領
域３との間及びドレイン領域6bと基板１との間で接合破
壊が生じ易いという問題が生じる。
そこで、第６図に示す如くシリコンゲートＣ−MOSイ
ンバータを形成するＰチャンネル及びＮチャンネルFET1
1、12のドレイン電極とパッド電極13との間に拡散また
はポリシリコン等で形成された抵抗体14が接続された装
置が考案された。また、第７図に示す如くシリコンゲー
トＣ−MOSインバータを形成するＰチャンネル及びＮチ
ャンネルFET11、12のドレイン電極に並列に接続されか
つFET15、16及び抵抗17、18からなるダミーFET回路19が
設けられた装置も考案された。
ンバータを形成するＰチャンネル及びＮチャンネルFET1
1、12のドレイン電極とパッド電極13との間に拡散また
はポリシリコン等で形成された抵抗体14が接続された装
置が考案された。また、第７図に示す如くシリコンゲー
トＣ−MOSインバータを形成するＰチャンネル及びＮチ
ャンネルFET11、12のドレイン電極に並列に接続されか
つFET15、16及び抵抗17、18からなるダミーFET回路19が
設けられた装置も考案された。
しかしながら、抵抗14が接続された第６図に示す如き
装置においては、この抵抗14と出力負荷容量との積分作
用による出力信号の立ち上り速度及び立ち下がり速度の
低下、発振等の問題があった。また、ダミーFET回路19
が設けられた第７図に示す如き装置においては、降伏が
生じるゲート側のドレイン領域と基板との間の接合表面
部分が延長されるので、この部分の降伏電流密度を下げ
ることができ、静電気に対する強度の向上を所定の駆動
能力を維持しつつ達成し得るが、出力段の面積は必然的
に大になるという欠点があった。
装置においては、この抵抗14と出力負荷容量との積分作
用による出力信号の立ち上り速度及び立ち下がり速度の
低下、発振等の問題があった。また、ダミーFET回路19
が設けられた第７図に示す如き装置においては、降伏が
生じるゲート側のドレイン領域と基板との間の接合表面
部分が延長されるので、この部分の降伏電流密度を下げ
ることができ、静電気に対する強度の向上を所定の駆動
能力を維持しつつ達成し得るが、出力段の面積は必然的
に大になるという欠点があった。
発明の概要 本発明は、上記の如き従来のMIS−FETの欠点に鑑みて
なされたものであって、出力の電気的特性を劣化させず
かつチップ上の占有面積を増大させることなく耐静電気
強度を向上させることができるMIS−FETを提供すること
を目的とする。
なされたものであって、出力の電気的特性を劣化させず
かつチップ上の占有面積を増大させることなく耐静電気
強度を向上させることができるMIS−FETを提供すること
を目的とする。
本発明によるFETは、少なくとも１つのFET形成領域が
画定される所定導電型の半導体基板と、前記半導体基板
の一主面側において前記FET形成領域以外の領域に形成
された選択酸化膜と、前記FET形成領域内において前記
半導体基板に互いに離間して形成されたソース領域及び
ドレイン領域と、前記FET形成領域の表面に形成されか
つ前記選択酸化膜よりも厚さの小なる絶縁膜と、前記ソ
ース領域とドレイン領域との間における前記絶縁膜上に
設けられたゲート電極とを有するMIS−FETであって、前
記ドレイン近傍の前記絶縁膜上にのみ前記ゲート電極に
接することなく分布しかつ前記ソース領域に接続された
電極を備えたことを特徴としている。
画定される所定導電型の半導体基板と、前記半導体基板
の一主面側において前記FET形成領域以外の領域に形成
された選択酸化膜と、前記FET形成領域内において前記
半導体基板に互いに離間して形成されたソース領域及び
ドレイン領域と、前記FET形成領域の表面に形成されか
つ前記選択酸化膜よりも厚さの小なる絶縁膜と、前記ソ
ース領域とドレイン領域との間における前記絶縁膜上に
設けられたゲート電極とを有するMIS−FETであって、前
記ドレイン近傍の前記絶縁膜上にのみ前記ゲート電極に
接することなく分布しかつ前記ソース領域に接続された
電極を備えたことを特徴としている。
実 施 例 以下、本発明の実施例につき第１図乃至第３図を参照
して詳細に説明する。
して詳細に説明する。
第１図及び第２図は、本発明によるMIS−FETによって
形成されたシリコンゲートＣ−MOSインバータの構成を
第４図及び第５図と同様に示した図である。第１図及び
第２図において同等部分は同一符号によって示されてい
る。これら両図において、Ｎ型の半導体基板１の一主面
における選択酸化によるLOCOS酸化膜２、Ｐ−ウェル領
域３及びゲート酸化膜４は第４図及び第５図の装置と同
様に形成される。しかしながら、本例においては、この
のちポリシリコンゲート電極５を形成すると同時にこの
ポリシリコンゲート電極５と共にドレイン領域となる部
分を囲むように電極20a、20bを形成する。このポリシリ
コンゲート電極５及び電極20a、20b並びにLOCOS酸化膜
２をマスクとして不純物の導入を行なってＮチャンネル
FETのドレイン領域6a及びソース領域7a並びにＰチャン
ネルFETのドレイン領域6b及びソース領域7bを形成す
る。こののち、CVD酸化膜８を堆積したのちコンタクト
ホール部となる部分の酸化膜をフォトエッチングにより
除去し、アルミニウム等の導電層を全面に蒸着後、フォ
トエッチングにより配線パターンを形成して、ソース電
極9a、9b及びドレイン電極10を形成する。尚、このとき
電極20a及び20bがそれぞれソース電極9a及び9bに接続さ
れるように配線パターンの形成のためのアルミニウムの
蒸着の直前に行なわれる酸化膜８の除去を行なう。そう
すると、第１図及び第２図に示す如きシリコンゲートＣ
−MOSが完成する。
形成されたシリコンゲートＣ−MOSインバータの構成を
第４図及び第５図と同様に示した図である。第１図及び
第２図において同等部分は同一符号によって示されてい
る。これら両図において、Ｎ型の半導体基板１の一主面
における選択酸化によるLOCOS酸化膜２、Ｐ−ウェル領
域３及びゲート酸化膜４は第４図及び第５図の装置と同
様に形成される。しかしながら、本例においては、この
のちポリシリコンゲート電極５を形成すると同時にこの
ポリシリコンゲート電極５と共にドレイン領域となる部
分を囲むように電極20a、20bを形成する。このポリシリ
コンゲート電極５及び電極20a、20b並びにLOCOS酸化膜
２をマスクとして不純物の導入を行なってＮチャンネル
FETのドレイン領域6a及びソース領域7a並びにＰチャン
ネルFETのドレイン領域6b及びソース領域7bを形成す
る。こののち、CVD酸化膜８を堆積したのちコンタクト
ホール部となる部分の酸化膜をフォトエッチングにより
除去し、アルミニウム等の導電層を全面に蒸着後、フォ
トエッチングにより配線パターンを形成して、ソース電
極9a、9b及びドレイン電極10を形成する。尚、このとき
電極20a及び20bがそれぞれソース電極9a及び9bに接続さ
れるように配線パターンの形成のためのアルミニウムの
蒸着の直前に行なわれる酸化膜８の除去を行なう。そう
すると、第１図及び第２図に示す如きシリコンゲートＣ
−MOSが完成する。
以上の構成において電極20a、20bは、その周縁がドレ
イン領域6a、6bとＰ−ウェル領域３或いは基板１との接
合面と、ゲート酸化膜４の表面との交線によって形成さ
れる長方形におけるゲート電極５に接する辺を除く他の
辺に接するように形成される。また、電極20a、20bは、
ソース電極9a、9bに接続されるので、空乏層の広がりは
第３図に示す如くなる。すなわち、接合表面近傍の空乏
層21はゲート電極５近傍において、ゲート電極５の影響
で幅が狭くなり、この部分で降伏が生じることとなる。
ところが、空乏層21は、電極20a、20bが存在するので、
電極20a、20b近傍においても一点鎖線で示す如く狭くな
り、この部分においても降伏が生じて降伏時の電流密度
が低下することなる。尚、破線は電極20a、20bが存在し
ない場合の状態を示している。
イン領域6a、6bとＰ−ウェル領域３或いは基板１との接
合面と、ゲート酸化膜４の表面との交線によって形成さ
れる長方形におけるゲート電極５に接する辺を除く他の
辺に接するように形成される。また、電極20a、20bは、
ソース電極9a、9bに接続されるので、空乏層の広がりは
第３図に示す如くなる。すなわち、接合表面近傍の空乏
層21はゲート電極５近傍において、ゲート電極５の影響
で幅が狭くなり、この部分で降伏が生じることとなる。
ところが、空乏層21は、電極20a、20bが存在するので、
電極20a、20b近傍においても一点鎖線で示す如く狭くな
り、この部分においても降伏が生じて降伏時の電流密度
が低下することなる。尚、破線は電極20a、20bが存在し
ない場合の状態を示している。
このように、電気力線が最も集中するドレイン−基板
接合のゲート領域側表面部分が実質的にドレイン周囲長
とほぼ同じ程度まで延長されて降伏時の電流密度が低下
するので、パッド電極からドレイン領域に加わる静電気
に対してゲート絶縁膜破壊やドレイン−基板間の接合破
壊を防止することができ、出力特性を劣化させる保護抵
抗や大面積を必要とするダミーFET回路を設けることな
く、静電気に対して高い強度を有する装置を形成するこ
とが可能となる。
接合のゲート領域側表面部分が実質的にドレイン周囲長
とほぼ同じ程度まで延長されて降伏時の電流密度が低下
するので、パッド電極からドレイン領域に加わる静電気
に対してゲート絶縁膜破壊やドレイン−基板間の接合破
壊を防止することができ、出力特性を劣化させる保護抵
抗や大面積を必要とするダミーFET回路を設けることな
く、静電気に対して高い強度を有する装置を形成するこ
とが可能となる。
尚、上記実施例においては、電極20a、20bは周縁がド
レイン領域6a、6bとＰ−ウェル領域３或いは基板１との
接合面と、ゲート酸化膜４の表面との交線によって形成
される長方形におけるゲート電極５に接する辺を除く他
の辺に接するように形成されるとしたが、電極20a、20b
はドレイン領域6a、6bとＰ−ウェル領域３或いは基板１
との接合面と、ゲート酸化膜４の表面との交線によって
形成される長方形におけるゲート電極５に接する辺を除
く他の辺を覆うように形成してもよく、更には当該辺か
ら若干離れた位置に形成してもよい。
レイン領域6a、6bとＰ−ウェル領域３或いは基板１との
接合面と、ゲート酸化膜４の表面との交線によって形成
される長方形におけるゲート電極５に接する辺を除く他
の辺に接するように形成されるとしたが、電極20a、20b
はドレイン領域6a、6bとＰ−ウェル領域３或いは基板１
との接合面と、ゲート酸化膜４の表面との交線によって
形成される長方形におけるゲート電極５に接する辺を除
く他の辺を覆うように形成してもよく、更には当該辺か
ら若干離れた位置に形成してもよい。
また、上記実施例においては電極20a,20bは、ソース
電極9a,9bに接続されているが、電極20a,20bをサブスト
レート領域に接続してもよい。
電極9a,9bに接続されているが、電極20a,20bをサブスト
レート領域に接続してもよい。
以上、シリコンゲートＣ−MOSの場合について説明し
たが、本発明はＰチャンネルFET及びＮチャンネルFETの
うちのいずれか一方のみからなる装置或いはゲート電極
がアルミニウムで形成された装置に適用することもでき
る。
たが、本発明はＰチャンネルFET及びＮチャンネルFETの
うちのいずれか一方のみからなる装置或いはゲート電極
がアルミニウムで形成された装置に適用することもでき
る。
発明の効果 以上詳述した如く本発明によるMIS−FETにおいては、
絶縁膜上におけるドレイン領域の近傍においてゲート電
極に接することなく分布しかつソース領域に接続された
電極が設けられているので、ドレイン降伏時の電流密度
が低下し、パッド電極からドレイン領域に加わる静電気
によるゲート絶縁膜破壊やドレイン−基板間の接合破壊
を防止することができる。このため、本発明によるMIS
−FETによれば、出力特性を劣化させる保護抵抗や大面
積を必要とするダミーFET回路等を設けることなく、静
電気に対して高い強度を有する装置を形成することが可
能となる。
絶縁膜上におけるドレイン領域の近傍においてゲート電
極に接することなく分布しかつソース領域に接続された
電極が設けられているので、ドレイン降伏時の電流密度
が低下し、パッド電極からドレイン領域に加わる静電気
によるゲート絶縁膜破壊やドレイン−基板間の接合破壊
を防止することができる。このため、本発明によるMIS
−FETによれば、出力特性を劣化させる保護抵抗や大面
積を必要とするダミーFET回路等を設けることなく、静
電気に対して高い強度を有する装置を形成することが可
能となる。
第１図は、本発明の一実施例を示す平面図、第２図は、
第１図のAA′線断面図、第３図は、空乏層を示す図、第
４図は、従来のMIS−FETを示す平面図、第５図は、第４
図のAA′線断面図、第６図及び第７図は、従来のMIS−F
ETによるＣ−MOSインバータによって構成された出力段
を示す回路図である。 主要部分の符号の説明 ５……ゲート電極 6a、6b……ドレイン領域 7a、7b……ソース領域 20a、20b……電極
第１図のAA′線断面図、第３図は、空乏層を示す図、第
４図は、従来のMIS−FETを示す平面図、第５図は、第４
図のAA′線断面図、第６図及び第７図は、従来のMIS−F
ETによるＣ−MOSインバータによって構成された出力段
を示す回路図である。 主要部分の符号の説明 ５……ゲート電極 6a、6b……ドレイン領域 7a、7b……ソース領域 20a、20b……電極
Claims (1)
- 【請求項１】少なくとも１つのFET形成領域が画定され
る所定導電型の半導体基板と、前記半導体基板の一主面
側において前記FET形成領域以外の領域に形成された選
択酸化膜と、前記FET形成領域内において前記半導体基
板に互いに離間して形成されたソース領域及びドレイン
領域と、前記FET形成領域の表面に形成されかつ前記選
択酸化膜よりも厚さの小なる絶縁膜と、前記ソース領域
とドレイン領域との間における前記絶縁膜上に設けられ
たゲート電極とを有するMIS−FETであって、 前記ドレイン近傍の前記絶縁膜上にのみ前記ゲート電極
に接することなく分布しかつ前記ソース領域に接続され
た電極を備えたことを特徴とするMIS−FET。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011512A JP2598446B2 (ja) | 1988-01-21 | 1988-01-21 | Ｍｉｓ−ｆｅｔ |
| US07/286,817 US5160990A (en) | 1988-01-21 | 1988-12-20 | MIS-FET with small chip area and high strength against static electricity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011512A JP2598446B2 (ja) | 1988-01-21 | 1988-01-21 | Ｍｉｓ−ｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01185974A JPH01185974A (ja) | 1989-07-25 |
| JP2598446B2 true JP2598446B2 (ja) | 1997-04-09 |
Family
ID=11780064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011512A Expired - Lifetime JP2598446B2 (ja) | 1988-01-21 | 1988-01-21 | Ｍｉｓ−ｆｅｔ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5160990A (ja) |
| JP (1) | JP2598446B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2914292B2 (ja) * | 1996-04-25 | 1999-06-28 | 日本電気株式会社 | 半導体装置 |
| JP3430080B2 (ja) * | 1999-10-08 | 2003-07-28 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP5586819B2 (ja) * | 2006-04-06 | 2014-09-10 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA941074A (en) * | 1964-04-16 | 1974-01-29 | Northern Electric Company Limited | Semiconductor devices with field electrodes |
| US3463977A (en) * | 1966-04-21 | 1969-08-26 | Fairchild Camera Instr Co | Optimized double-ring semiconductor device |
| IT1085486B (it) * | 1977-05-30 | 1985-05-28 | Ates Componenti Elettron | Struttura a semiconduttore integrata monolitica con giunzioni planari schermate da campi elettrostatici esterni |
| JPS57160159A (en) * | 1981-03-28 | 1982-10-02 | Toshiba Corp | High breakdown voltage planar type semiconductor device |
| JPS60103675A (ja) * | 1983-11-11 | 1985-06-07 | Nec Corp | Ｍｏｓ集積回路装置 |
| US4713681A (en) * | 1985-05-31 | 1987-12-15 | Harris Corporation | Structure for high breakdown PN diode with relatively high surface doping |
| JPS62229880A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1988
- 1988-01-21 JP JP63011512A patent/JP2598446B2/ja not_active Expired - Lifetime
- 1988-12-20 US US07/286,817 patent/US5160990A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01185974A (ja) | 1989-07-25 |
| US5160990A (en) | 1992-11-03 |
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