JPH07115126A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH07115126A JPH07115126A JP5281798A JP28179893A JPH07115126A JP H07115126 A JPH07115126 A JP H07115126A JP 5281798 A JP5281798 A JP 5281798A JP 28179893 A JP28179893 A JP 28179893A JP H07115126 A JPH07115126 A JP H07115126A
- Authority
- JP
- Japan
- Prior art keywords
- isolation region
- voltage
- conductive layer
- transistor
- surface inversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 分離領域の表面反転電圧よりも高い電圧の配
線層を、分離領域上に配置でき、かつ素子面積の増大が
少ない、半導体集積回路装置を提供すること。 【構成】 第１のトランジスタの低電圧電極（エミッ
タ）から、ポリシリコン層を分離領域上に延ばす。その
上に絶縁膜を介して第２のトランジスタの高電圧電極
（コレクタ）からの、高電圧の配線層を配置する。 【効果】 ポリシリコン層が分離領域とその上の高電圧
配線層との間を遮断し、シールドする。従って、分離領
域の表面反転電圧よりも高電圧の配線層を、自由に配置
できる。その場合に面積の増大が少ない。
線層を、分離領域上に配置でき、かつ素子面積の増大が
少ない、半導体集積回路装置を提供すること。 【構成】 第１のトランジスタの低電圧電極（エミッ
タ）から、ポリシリコン層を分離領域上に延ばす。その
上に絶縁膜を介して第２のトランジスタの高電圧電極
（コレクタ）からの、高電圧の配線層を配置する。 【効果】 ポリシリコン層が分離領域とその上の高電圧
配線層との間を遮断し、シールドする。従って、分離領
域の表面反転電圧よりも高電圧の配線層を、自由に配置
できる。その場合に面積の増大が少ない。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、詳しくは分離領域の表面反転を防止する、トランジ
スタの構造に関するものである。
し、詳しくは分離領域の表面反転を防止する、トランジ
スタの構造に関するものである。
【０００２】
【従来の技術】半導体基板表面上に形成される種々の素
子については、例えば、山内外著「ＢｉＣＭＯＳデバイ
ス／プロセス技術の現状と展望」、電子情報通信学会技
術研究報告、シリコン材料・デバイス、ＳＤＭ９０ー４
９ （１９９０）等に紹介されている。なお、本発明は
特にＢｉＣＭＯＳ回路に限るものではないが、バイポー
ラ・トランジスタにもＭＯＳトランジスタにも同様に適
用できるため、両者の構造が共に紹介されている文献と
して、引用した。図３は、上記の引用例等によって良く
知られた、第１の公知例を示す図である。半導体基板上
に２つのバイポーラ・トランジスタが配置され、両者の
間が分離領域で分離されている。このとき第２のトラン
ジスタのコレクタに接続された高電圧の配線１１が、上
記の２つのトランジスタの間の分離領域上に延在してい
る例である。図４は第２の公知例である。分離領域のｐ
形半導体層の１部分を、接地配線に接続するものであ
る。この接地された部分で、素子を分離する。
子については、例えば、山内外著「ＢｉＣＭＯＳデバイ
ス／プロセス技術の現状と展望」、電子情報通信学会技
術研究報告、シリコン材料・デバイス、ＳＤＭ９０ー４
９ （１９９０）等に紹介されている。なお、本発明は
特にＢｉＣＭＯＳ回路に限るものではないが、バイポー
ラ・トランジスタにもＭＯＳトランジスタにも同様に適
用できるため、両者の構造が共に紹介されている文献と
して、引用した。図３は、上記の引用例等によって良く
知られた、第１の公知例を示す図である。半導体基板上
に２つのバイポーラ・トランジスタが配置され、両者の
間が分離領域で分離されている。このとき第２のトラン
ジスタのコレクタに接続された高電圧の配線１１が、上
記の２つのトランジスタの間の分離領域上に延在してい
る例である。図４は第２の公知例である。分離領域のｐ
形半導体層の１部分を、接地配線に接続するものであ
る。この接地された部分で、素子を分離する。
【０００３】分離領域の表面反転を防止する構造につい
ては、特開昭６１ー５１９６０、特開昭６１ー５６４３
１、特開平１ー１０３８５２、特開平２ー２６０４５２
号公報等に記載されている。例えば、特開昭６１ー５１
９６０号公報、第２図の構造では、分離領域のフィール
ド酸化膜５１の上を、ポリシリコンの導電層５２がおお
っている。配線はさらにその上に、絶縁膜を介して配置
する。導電層５２がシールド層として働き分離領域の表
面反転を防止する。
ては、特開昭６１ー５１９６０、特開昭６１ー５６４３
１、特開平１ー１０３８５２、特開平２ー２６０４５２
号公報等に記載されている。例えば、特開昭６１ー５１
９６０号公報、第２図の構造では、分離領域のフィール
ド酸化膜５１の上を、ポリシリコンの導電層５２がおお
っている。配線はさらにその上に、絶縁膜を介して配置
する。導電層５２がシールド層として働き分離領域の表
面反転を防止する。
【０００４】
【発明が解決しようとする課題】図３の第１の公知例で
は、分離領域上の配線層１１に加わる電圧が、上記分離
領域のｐ形半導体層の表面反転電圧よりも大きいとき、
半導体層が表面反転し、第１と第２のトランジスタの間
が導通してしまう問題がある。従って分離領域上の配線
の電圧が、分離領域の表面反転電圧より大きく出来ない
という欠点があった。図４の第２の公知例では、接地電
極に接続された分離領域を設ける必要があるため、レイ
アウト面積が増大するという欠点があった。また、分離
領域の表面反転を防止する公知例においては、例えば特
開昭６１ー５１９６０号公報の第２図において、導電層
５２を、近傍の接地電極５４、５６等に接続するレイア
ウトが必要になる。このためレイアウト面積が増大する
という欠点があった。以上によりこの発明の課題は、分
離領域の表面反転を防止し、かつ素子面積の増大を防止
できる、半導体集積回路装置を提供することである。
は、分離領域上の配線層１１に加わる電圧が、上記分離
領域のｐ形半導体層の表面反転電圧よりも大きいとき、
半導体層が表面反転し、第１と第２のトランジスタの間
が導通してしまう問題がある。従って分離領域上の配線
の電圧が、分離領域の表面反転電圧より大きく出来ない
という欠点があった。図４の第２の公知例では、接地電
極に接続された分離領域を設ける必要があるため、レイ
アウト面積が増大するという欠点があった。また、分離
領域の表面反転を防止する公知例においては、例えば特
開昭６１ー５１９６０号公報の第２図において、導電層
５２を、近傍の接地電極５４、５６等に接続するレイア
ウトが必要になる。このためレイアウト面積が増大する
という欠点があった。以上によりこの発明の課題は、分
離領域の表面反転を防止し、かつ素子面積の増大を防止
できる、半導体集積回路装置を提供することである。
【０００５】
【課題を解決するための手段】上記の課題を解決するた
めの本発明では、半導体基板表面上に、第１と第２の素
子が互いに隣接して形成され、該第１と第２の素子の間
は、分離領域によって互いに分離されてなり、上記第１
の素子には少なくとも１つの低電圧電極が設けられ、該
低電圧電極には上記分離領域の表面反転電圧よりも低い
電圧が供給されるように構成され、上記第２の素子には
少なくとも１つの高電圧電極が設けられ、該高電圧電極
には、上記表面反転電圧よりも高い電圧が供給されるよ
うに構成され、上記分離領域上に、第１の絶縁膜を介し
て、上記第１の素子の上記低電圧電極に接続された第１
の導電層が設けられ、上記分離領域上の上記第１の導電
層の上に、第２の絶縁膜を介して、上記第２の素子の上
記高電圧電極に接続された第２の導電層が設けられてな
ることを特徴とする半導体集積回路装置とする。
めの本発明では、半導体基板表面上に、第１と第２の素
子が互いに隣接して形成され、該第１と第２の素子の間
は、分離領域によって互いに分離されてなり、上記第１
の素子には少なくとも１つの低電圧電極が設けられ、該
低電圧電極には上記分離領域の表面反転電圧よりも低い
電圧が供給されるように構成され、上記第２の素子には
少なくとも１つの高電圧電極が設けられ、該高電圧電極
には、上記表面反転電圧よりも高い電圧が供給されるよ
うに構成され、上記分離領域上に、第１の絶縁膜を介し
て、上記第１の素子の上記低電圧電極に接続された第１
の導電層が設けられ、上記分離領域上の上記第１の導電
層の上に、第２の絶縁膜を介して、上記第２の素子の上
記高電圧電極に接続された第２の導電層が設けられてな
ることを特徴とする半導体集積回路装置とする。
【０００６】
【作用】分離領域の表面反転電圧よりも低い電圧に接続
された第１の導電層が、該分離領域上をおおっている。
さらにその上に高電圧の第２の導電層が配置されてい
る。このため分離領域が第１の導電層によってシールド
され、表面反転することがない。ここにおいて、上記第
１の導電層は上記第１の素子の中の低電圧電極に接続さ
れている。一方、上記第２の導電層は、隣接した第２の
素子の中の高電圧電極に接続されている。このため第１
の導電層と第２の導電層が互いに反対側から伸びて重な
り合う形になる。従ってレイアウト上の制約が無く、素
子面積の増大が無い。
された第１の導電層が、該分離領域上をおおっている。
さらにその上に高電圧の第２の導電層が配置されてい
る。このため分離領域が第１の導電層によってシールド
され、表面反転することがない。ここにおいて、上記第
１の導電層は上記第１の素子の中の低電圧電極に接続さ
れている。一方、上記第２の導電層は、隣接した第２の
素子の中の高電圧電極に接続されている。このため第１
の導電層と第２の導電層が互いに反対側から伸びて重な
り合う形になる。従ってレイアウト上の制約が無く、素
子面積の増大が無い。
【０００７】
【実施例】図１は、本発明の実施例を示す図である。図
２は本発明の実施例における、分離領域を拡大した図で
ある。図１において、左側に第１の素子（バイポーラト
ランジスタ）、右側に第２の素子（バイポーラトランジ
スタ）が構成されている。これらのトランジスタのエミ
ッタＥは、ポリシリコン層９を用いて形成され、いわゆ
るポリシリ・エミッタを構成している。一般にｎｐｎト
ランジスタのエミッタは、比較的低い電圧に接続される
ことが多い。本実施例では、分離領域の表面反転電圧よ
り低い電圧（低電圧）が与えられている。この低電圧の
ポリシリコン層９を延在させ、分離領域上をおおうこと
により、分離領域の表面反転を防止するシールド層を形
成することができる。
２は本発明の実施例における、分離領域を拡大した図で
ある。図１において、左側に第１の素子（バイポーラト
ランジスタ）、右側に第２の素子（バイポーラトランジ
スタ）が構成されている。これらのトランジスタのエミ
ッタＥは、ポリシリコン層９を用いて形成され、いわゆ
るポリシリ・エミッタを構成している。一般にｎｐｎト
ランジスタのエミッタは、比較的低い電圧に接続される
ことが多い。本実施例では、分離領域の表面反転電圧よ
り低い電圧（低電圧）が与えられている。この低電圧の
ポリシリコン層９を延在させ、分離領域上をおおうこと
により、分離領域の表面反転を防止するシールド層を形
成することができる。
【０００８】一方右側の第２のトランジスタは、コレク
タに、分離領域の表面反転電圧より高い電圧が与えられ
ている。このコレクタ配線が、分離領域上の、上記のポ
リシリコン層９の上に伸びている。しかしポリシリコン
層９のシールド効果により、表面反転は生じない。本実
施例では、エミッタ用のポリシリコン９を、シールド層
にそのまま利用している。従って、シールド層形成のた
めの工程追加が不要である。さらに本実施例では、上記
シールド用のポリシリコン層９には電流を流す必要がな
い。従って、大面積のシールド層を容易に形成できる。
タに、分離領域の表面反転電圧より高い電圧が与えられ
ている。このコレクタ配線が、分離領域上の、上記のポ
リシリコン層９の上に伸びている。しかしポリシリコン
層９のシールド効果により、表面反転は生じない。本実
施例では、エミッタ用のポリシリコン９を、シールド層
にそのまま利用している。従って、シールド層形成のた
めの工程追加が不要である。さらに本実施例では、上記
シールド用のポリシリコン層９には電流を流す必要がな
い。従って、大面積のシールド層を容易に形成できる。
【０００９】なお、本実施例はバイポーラトランジスタ
の例を示したが、ＭＯＳトランジスタを２個以上並べて
配置する場合も、同様の効果が得られる。すなわち、第
１のＭＯＳトランジスタのソースに、接地電位等の低い
電圧が印加されているものとする。一方、隣接する第２
のトランジスタのドレインに、高い電圧が印加されてい
るものとする。さらに第２のトランジスタのドレイン電
極パターンを、分離領域上に形成する必要があるものと
する。このとき分離領域上に、まずポリシリコンによる
シールド層を設け、これを第１のトランジスタのソース
に接続する。該シールド層の上に、絶縁膜を介して、第
２のトランジスタのドレイン配線を配置する。この構造
によれば、シールド層を別途、接地電圧に接続する必要
がなく、レイアウト面積が増大しない。
の例を示したが、ＭＯＳトランジスタを２個以上並べて
配置する場合も、同様の効果が得られる。すなわち、第
１のＭＯＳトランジスタのソースに、接地電位等の低い
電圧が印加されているものとする。一方、隣接する第２
のトランジスタのドレインに、高い電圧が印加されてい
るものとする。さらに第２のトランジスタのドレイン電
極パターンを、分離領域上に形成する必要があるものと
する。このとき分離領域上に、まずポリシリコンによる
シールド層を設け、これを第１のトランジスタのソース
に接続する。該シールド層の上に、絶縁膜を介して、第
２のトランジスタのドレイン配線を配置する。この構造
によれば、シールド層を別途、接地電圧に接続する必要
がなく、レイアウト面積が増大しない。
【００１０】
【発明の効果】本発明によれば、第１の素子中の低電圧
電極の電圧を、シールド用電圧としてそのまま利用して
いる。このためシールド層を、別の低電圧に接続する必
要がない。従ってレイアウト面積が小さくなる効果があ
る。また本発明によれば、低電圧電極に接続された第１
の導電層と、高電圧電極に接続された第２の導電層が、
互いに分離領域の反対側から伸びて重なる構造になって
いる。このためレイアウトが容易である。従って、面積
が小さくなる効果がある。
電極の電圧を、シールド用電圧としてそのまま利用して
いる。このためシールド層を、別の低電圧に接続する必
要がない。従ってレイアウト面積が小さくなる効果があ
る。また本発明によれば、低電圧電極に接続された第１
の導電層と、高電圧電極に接続された第２の導電層が、
互いに分離領域の反対側から伸びて重なる構造になって
いる。このためレイアウトが容易である。従って、面積
が小さくなる効果がある。
【００１１】また本発明によれば、高電圧の配線を、分
離領域上に自由に配置できるので、レイアウト上の自由
度が大きくなる効果がある。さらに第２のトランジスタ
が大電流を駆動するドライバ・トランジスタである場
合、コレクタ電極配線は、電流容量を大きくとるため
に、できるだけ幅広く構成する必要が有る。本発明によ
れば、レイアウト面積の増大を最小限に抑えて、電極の
幅を十分に大きくできる効果がある。
離領域上に自由に配置できるので、レイアウト上の自由
度が大きくなる効果がある。さらに第２のトランジスタ
が大電流を駆動するドライバ・トランジスタである場
合、コレクタ電極配線は、電流容量を大きくとるため
に、できるだけ幅広く構成する必要が有る。本発明によ
れば、レイアウト面積の増大を最小限に抑えて、電極の
幅を十分に大きくできる効果がある。
【図１】本発明の実施例のトランジスタ構造を示す断面
図。
図。
【図２】本発明の実施例における分離領域の拡大図であ
る。
る。
【図３】従来のトランジスタ構造を示す断面図。
【図４】従来の分離領域の表面反転を防止した構造を示
す断面図
す断面図
１・・・ｐ形半導体基板、 ２・・・ｎ＋埋込層、 ３
・・・ｐ形エピタキシャル層、 ４・・・ｐ形チャネル
ストッパ、 ５・・・ｎウエル、 ６・・・ｐ形層、
７・・・ｎ＋層、 ８・・・第１の絶縁膜、 ９・・・
ポリシリコン層、 １０・・・第２の絶縁膜、 １１・
・・金属層。
・・・ｐ形エピタキシャル層、 ４・・・ｐ形チャネル
ストッパ、 ５・・・ｎウエル、 ６・・・ｐ形層、
７・・・ｎ＋層、 ８・・・第１の絶縁膜、 ９・・・
ポリシリコン層、 １０・・・第２の絶縁膜、 １１・
・・金属層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 21/8249 21/331 29/73 7210−4Ｍ Ｈ０１Ｌ 27/06 １０１ Ｂ 9170−4Ｍ ３２１ Ｂ 29/72
Claims (1)
- 【請求項１】半導体基板表面上に、第１と第２の素子が
互いに隣接して形成され、 該第１と第２の素子の間は、分離領域によって互いに分
離されてなり、 上記第１の素子には少なくとも１つの低電圧電極が設け
られ、該低電圧電極には上記分離領域の表面反転電圧よ
りも低い電圧が供給されるように構成され、 上記第２の素子には少なくとも１つの高電圧電極が設け
られ、該高電圧電極には、上記表面反転電圧よりも高い
電圧が供給されるように構成され、 上記分離領域上に、第１の絶縁膜を介して、上記第１の
素子の上記低電圧電極に接続された第１の導電層が設け
られ、 上記分離領域上の上記第１の導電層の上に、第２の絶縁
膜を介して、上記第２の素子の上記高電圧電極に接続さ
れた第２の導電層が設けられてなることを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5281798A JPH07115126A (ja) | 1993-10-15 | 1993-10-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5281798A JPH07115126A (ja) | 1993-10-15 | 1993-10-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07115126A true JPH07115126A (ja) | 1995-05-02 |
Family
ID=17644134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5281798A Pending JPH07115126A (ja) | 1993-10-15 | 1993-10-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07115126A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100674980B1 (ko) * | 2005-06-30 | 2007-01-29 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| JP2010258396A (ja) * | 2008-06-16 | 2010-11-11 | Fuji Electric Systems Co Ltd | Ｍｏｓ型半導体装置 |
| JP2018011089A (ja) * | 2017-10-23 | 2018-01-18 | ローム株式会社 | 半導体装置 |
-
1993
- 1993-10-15 JP JP5281798A patent/JPH07115126A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100674980B1 (ko) * | 2005-06-30 | 2007-01-29 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| JP2010258396A (ja) * | 2008-06-16 | 2010-11-11 | Fuji Electric Systems Co Ltd | Ｍｏｓ型半導体装置 |
| JP2018011089A (ja) * | 2017-10-23 | 2018-01-18 | ローム株式会社 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2638462B2 (ja) | 半導体装置 | |
| JP2689703B2 (ja) | Ｍｏｓ型半導体装置 | |
| JP4471480B2 (ja) | 半導体装置 | |
| JP4764975B2 (ja) | 半導体装置 | |
| US5889310A (en) | Semiconductor device with high breakdown voltage island region | |
| US4541002A (en) | Protective device for a semiconductor integrated circuit including double polysilicon resistor | |
| US5874767A (en) | Semiconductor device including a lateral power device | |
| JPH0936357A (ja) | 半導体装置 | |
| JP3275850B2 (ja) | 高耐圧ダイオードとその製造方法 | |
| JPH07115126A (ja) | 半導体集積回路装置 | |
| JP2825038B2 (ja) | 半導体装置 | |
| US5729044A (en) | Protection diode for a vertical semiconductor component | |
| JPH07142731A (ja) | パワーデバイスおよびそれを形成するための方法 | |
| JP3217552B2 (ja) | 横型高耐圧半導体素子 | |
| JP2555890B2 (ja) | 半導体集積回路の入力保護装置 | |
| JP3211871B2 (ja) | 入出力保護回路 | |
| JP3130645B2 (ja) | 高耐圧ｍｏｓトランジスタ | |
| JP3185723B2 (ja) | 半導体装置 | |
| JPH08316426A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JPH08172190A (ja) | 半導体装置 | |
| EP0809297B1 (en) | High-voltage semiconductor device with control element | |
| US7242061B2 (en) | Semiconductor device | |
| JPH0697439A (ja) | 高耐圧半導体素子 | |
| US5432369A (en) | Input/output protection circuit | |
| JP3409718B2 (ja) | 回路内蔵ｉｇｂｔ及びそれを用いた電力変換装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20040611 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20040706 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040825 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041102 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050322 |