JP4471480B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 57
- 238000002955 isolation Methods 0.000 claims description 137
- 238000000926 separation method Methods 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 28
- 239000004020 conductor Substances 0.000 claims description 23
- 239000012535 impurity Substances 0.000 claims description 23
- 230000015572 biosynthetic process Effects 0.000 claims description 19
- 239000010410 layer Substances 0.000 description 101
- 238000009792 diffusion process Methods 0.000 description 63
- 108091006146 Channels Proteins 0.000 description 47
- 238000010586 diagram Methods 0.000 description 34
- 230000005684 electric field Effects 0.000 description 34
- 101100345318 Arabidopsis thaliana MFP2 gene Proteins 0.000 description 17
- 229910052782 aluminium Inorganic materials 0.000 description 17
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 17
- 229920005591 polysilicon Polymers 0.000 description 17
- 101000896027 Rattus norvegicus 3-hydroxyacyl-CoA dehydrogenase Proteins 0.000 description 14
- 230000015556 catabolic process Effects 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 239000000969 carrier Substances 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000000903 blocking effect Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 239000013078 crystal Substances 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000012925 reference material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、電力用集積回路装置に内蔵される電力用半導体装置に関する。
【０００２】
【従来の技術】
電力用半導体装置（パワーデバイス）と論理回路をワンチップ上に集積した電力用集積回路装置（パワーＩＣあるいはＨＶＩＣ：High Voltage IC）は、モーター制御をはじめとするメカトロニクス分野で高機能化と低コスト化を図るために欠かせない装置である。
【０００３】
特に電力ラインのブリッジ整流を行う上で、ハイサイド（高電位）回路から発信される信号（ハイサイド信号）をローサイド（低電位）回路に伝えるハイサイドレベルシフトデバイスには、通常はＰチャネルＬＨＶＭＯＳ（Lateral High Voltage MOS)トランジスタや、ＰチャネルＤＡＤ（Dual Action Device）が使われている。
【０００４】
ＰチャネルＤＡＤは、ＰチャネルＬＨＶＭＯＳトランジスタとＮチャネルＬＨＶＭＯＳトランジスタを一体的に形成した構造を有し、ＰチャネルＬＨＶＭＯＳトランジスタと比較してオン電流密度を５倍以上に向上させることができる特徴がある（参考資料：K.Watabe et al.,IEEE Journal of Solid-state circuits,vol.33,No.9,September 1998 "An 0.8μm High-Voltage IC Using a Newly Designed 600-V Lateral P-Channel Dual-Action Device on SOI）。
【０００５】
図３０に従来のＰチャネルＤＡＤ９００の平面構成を示し、図３１に、図３０におけるＡ−Ａ線での断面構成を示す。
【０００６】
図３０に示すように、ＰチャネルＤＡＤ９００は直線状のソース電極１０９を中央部に有し、その外周を第１ゲート電極１１０が取り囲み、さらに外周を、第２ドレイン電極１１３、第２ゲート電極１１１、第１ドレイン電極１１２が順に取り囲む構造となっている。なお、何れの電極も長円環状をなしている。
【０００７】
なお、ソース電極１０９、第１ゲート電極１１０、第２ドレイン電極１１２、第２ゲート電極１１１および第１ドレイン電極１１２にはそれぞれ、ソース配線ＳＬ、第１ゲート配線Ｇ１、第２ドレイン配線Ｄ２、第２ゲート配線Ｇ２および第１ドレイン配線Ｄ１が接続されている。
【０００８】
そして、第２ドレイン配線Ｄ２と第２ゲート配線Ｇ２とは抵抗Ｒ１を介して電気的に接続され、第２ゲート配線Ｇ２と第１ドレイン配線Ｄ１とは抵抗Ｒ２を介して電気的に接続されている。
【０００９】
次に、図３１を用いて断面構成について説明する。図３１に示すようにＰチャネルＤＡＤ９００は、シリコン基板等の支持基板１００上に、埋め込み酸化膜１０１およびＳＯＩ層１０２（Ｎ型不純を比較的低濃度に含む：Ｎ-）が配設されたＳＯＩ基板上に形成される。
【００１０】
図３１において、ＳＯＩ層１０２の表面内に、図に向かって左側からＰ型ウエル領域１０３１、Ｐ型ウエル領域１０３２およびＮ型ウエル領域１０４がそれぞれ独立して配設されている。また、Ｐ型ウエル領域１０３２とＮ型ウエル領域１０４との間には、Ｐ型ウエル領域１０３２に連続するようにＰ型ドレイン領域１０７（Ｐ型不純を比較的低濃度に含む：Ｐ-）が形成されている。なお、Ｐ型ドレイン領域１０７の形成深さは、Ｐ型ウエル領域１０３２よりも浅い。
【００１１】
そして、Ｐ型ウエル領域１０３１の表面内には、図に向かって左側からＰ型拡散領域１０５１（Ｐ型不純を比較的高濃度に含む：Ｐ+）およびＮ型拡散領域１０６１（Ｎ型不純を比較的高濃度に含む：Ｎ+）が隣接して形成され、Ｎ型ウエル領域１０４の表面内には、図に向かって右側からＮ型拡散領域１０６２（Ｎ+）およびＰ型拡散領域１０５２（Ｐ+）が隣接して形成されている。
【００１２】
また、ＳＯＩ層１０２の第１の主面上には、Ｐ型拡散領域１０５１およびＮ型拡散領域１０６１を短絡するように接触して形成された第１ドレイン電極１１２、Ｐ型ウエル領域１０３２上に接触して形成された第２ドレイン電極１１３、Ｐ型拡散領域１０５２およびＮ型拡散領域１０６２を短絡するように接触して形成されたソース電極１０９が配設されている。
【００１３】
さらに、絶縁ゲート電極として、Ｐ型ドレイン領域１０７の端縁部上から、（Ｐ型ドレイン領域１０７とＮ型ウエル領域１０４との間の）ＳＯＩ層１０２上、Ｎ型ウエル領域１０４上およびＰ型拡散領域１０５２の端縁部上をカバーするように第１ゲート電極１１０が配設され、また、Ｎ型拡散領域１０６１の端縁部上から、Ｐ型ウエル領域１０３１上、（Ｐ型ウエル領域１０３１とＰ型ウエル領域１０３２との間の）ＳＯＩ層１０２上、Ｐ型ウエル領域１０３２の端縁部上をカバーするように第２ゲート電極１１１が配設されている。なお、第１ゲート電極１１０および第２ゲート電極１１１はＳＯＩ層１０２との間にゲート絶縁膜ＧＸを有している。
【００１４】
また、支持基板１００の第２の主面上には、全面に渡って裏面電極１１４が配設され、通常は接地電位に接続されている。
【００１５】
次に動作について説明する。
まず、オフ状態（順方向阻止状態）は、第１ドレイン電極１１２と裏面電極１１４とを接地電位に接続して相互に短絡し、ソース電極１０９に電源電圧を与えて正電位とし、第１ゲート電極１１０をソース電極１０９に接続して短絡させることにより実現できる。なお、オフ状態下および以後説明するオン動作においても第２ゲート電極Ｇ２はフリー（外部から制御信号が与えられることはない）である。
【００１６】
オン状態は、第１ゲート電極１１０の電位をソース電極１０９に対してマイナス側に制御することによって実現できる。すなわち、第１ゲート電極１１０の電位をソース電極１０９に対して低くすることで、第１ゲート電極１１０直下のＮ型ウエル領域１０４およびＳＯＩ層１０２の表面内でＰ型チャネルが形成され、Ｐ型拡散領域１０５２からＰ型ドレイン領域１０７に向かってホールが注入される。これは通常の横型ＰチャネルＭＯＳトランジスタと同じ動作である。
【００１７】
Ｐ型ドレイン領域１０７に注入されたホールは、第２ドレイン電極１１３を通り抵抗Ｒ１およびＲ２を経由して第１ドレイン電極１１２に到達するが、この際に、抵抗Ｒ１およびＲ２中にて発生した電位差が所定の値になった時点で第２ゲート電極１１１がゲートとして機能し、その直下のＰ型ウエル領域１０３１の表面内にＮ型チャネルが形成される。
【００１８】
その結果、Ｎ型拡散領域１０６１からＳＯＩ層１０２に向かって電子が注入され、注入された電子はＮ型ウエル領域１０４、Ｎ型拡散領域１０６２を経由してソース電極１０９に到達する。これは横型ＮチャネルＭＯＳトランジスタと同じ動作である。
【００１９】
このように、ＰチャネルＤＡＤとは横型ＰチャネルＭＯＳトランジスタと横型ＮチャネルＭＯＳトランジスタとが一体的に複合したデバイスであり、電源側信号（ハイサイド信号）で第１ゲート電極１１０が制御され、オン状態ではＮチャネルＭＯＳＦＥＴが動作するので、オン抵抗を低減できるという利点があった。
【００２０】
【発明が解決しようとする課題】
しかし、従来のＰチャネルＤＡＤ９００は以上のように構成されているため、Ｐ型拡散領域１０５２、Ｎ型ウエル領域１０４、ＳＯＩ層１０２、Ｐ型ウエル領域１０３１、Ｎ型拡散領域１０６１で構成される、Ｐ／Ｎ／Ｐ／Ｎ構造を必然的に内蔵してしまい、この構造によって形成される寄生サイリスタがオンしてしまうと、デバイスはラッチアップ状態となり制御不能に陥るという問題があった。
【００２１】
図３２にＰチャネルＤＡＤ９００の等価回路図を示す。図３２において、ＰチャネルＭＯＳトランジスタＱ１のソースにＮＰＮ型トランジスタＱ３のエミッタが接続され、ＮＰＮ型トランジスタＱ３のコレクタがＰＮＰ型トランジスタＱ４のベースに接続され、ＰＮＰ型トランジスタＱ４のコレクタがＮＰＮ型トランジスタＱ３のベースに接続され、ＰＮＰ型トランジスタＱ４のエミッタが、ＮチャネルＭＯＳトランジスタＱ２のドレインに接続され、ＰチャネルＤＡＤ９００のソース（Ｓ）−ドレイン（Ｄ）間にサイリスタが寄生した構成となっている。
【００２２】
このような構成において、電子およびホールが高密度に注入されると、モジュレーションを引き起こし、ラッチアップ状態になる可能性がある。
【００２３】
本発明は上記のような問題点を解消するためになされたもので、ラッチアップ耐性を向上し、耐電圧特性を安定させたＤＡＤを提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置は、支持基板上に、埋め込み酸化膜およびＳＯＩ層を有して構成されるＳＯＩ基板上に配設され、主電流が横方向に流れる導電型の異なる第１および第２のＭＯＳトランジスタを備え、前記第１のＭＯＳトランジスタの主電流に基づく電位により前記第２のＭＯＳトランジスタの制御電極の電位を制御して前記第２のＭＯＳトランジスタのオン・オフ動作を制御する半導体装置であって、前記第１のＭＯＳトランジスタの主電流が、前記第２のＭＯＳトランジスタの形成領域を通って前記第２のＭＯＳトランジスタの第１の主電極に流入する経路を遮断するように、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとを電気的に分離する分離構造を前記ＳＯＩ層内に備え、前記第１のＭＯＳトランジスタが、平面視形状が直線状の第１の主電極と、前記第１の主電極に平行するように配設され、前記第１の主電極を超えない長さの直線状の制御電極と、前記制御電極に平行するように配設された、前記制御電極と同等の長さの直線状の第２の主電極とを備え、前記第２のＭＯＳトランジスタは、前記第２のＭＯＳトランジスタの前記第１の主電極の平面視形状が、前記第１のＭＯＳトランジスタの前記第１の主電極を中心部として囲み、前記第１のＭＯＳトランジスタを内包する長円環状であって、その内側に沿って配設され、その開口部に前記第１のＭＯＳトランジスタを配置した平面視形状がＣ字形状の制御電極と、第２の主電極とを備え、前記第２の主電極は、前記第１のＭＯＳトランジスタの前記第１の主電極と共通の電極であり、前記分離構造は、前記第１のＭＯＳトランジスタの前記制御電極および前記第２の主電極の両端部にそれぞれ配設され、前記第１のＭＯＳトランジスタの前記制御電極および前記第２の主電極の一方および他方の端部間にそれぞれ渡る分離領域を備え、前記分離領域は、ＰＮ接合分離のための不純物領域によってその外形が規定され、前記不純物領域内に配設され、前記ＳＯＩ基板を構成する埋め込み酸化膜に達する複数のトレンチを備え、前記複数のトレンチは、前記第１のＭＯＳトランジスタの前記第１の主電極側から前記第２の主電極側に向けて少なくとも一列に配列され、それぞれは、内壁を覆う内壁酸化膜と、前記内壁酸化膜で囲まれた領域に埋め込まれた導電体とを有し、前記第１のＭＯＳトランジスタの前記第２の主電極は、前記第２のＭＯＳトランジスタの前記制御電極に第１の抵抗成分を介して接続され、前記第２のＭＯＳトランジスタの前記制御電極は、前記第２のＭＯＳトランジスタの前記第１の主電極に第２の抵抗成分を介して接続される。
【００２６】
本発明に係る請求項２記載の半導体装置は、前記第２のＭＯＳトランジスタの前記第１の主電極よりも内側の前記ＳＯＩ層の上部に、前記第１のＭＯＳトランジスタの前記第１の主電極を中心として同心状に複数配設されたマルチフィールドプレートをさらに備え、前記複数のトレンチの前記配列方向に沿ったトレンチ幅およびトレンチ間隔は、前記マルチフィールドプレートの配列方向に沿ったプレート幅およびプレート間隔にほぼ一致するように設定される。
【００２７】
本発明に係る請求項３記載の半導体装置は、支持基板上に、埋め込み酸化膜およびＳＯＩ層を有して構成されるＳＯＩ基板上に配設され、主電流が横方向に流れる導電型の異なる第１および第２のＭＯＳトランジスタを備え、前記第１のＭＯＳトランジスタの主電流に基づく電位により前記第２のＭＯＳトランジスタの制御電極の電位を制御して前記第２のＭＯＳトランジスタのオン・オフ動作を制御する半導体装置であって、前記第１のＭＯＳトランジスタの主電流が、前記第２のＭＯＳトランジスタの形成領域を通って前記第２のＭＯＳトランジスタの第１の主電極に流入する経路を遮断するように、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとを電気的に分離する分離構造を前記ＳＯＩ層内に備え、前記第１のＭＯＳトランジスタが、同心構造の中心をなす第１の主電極と、前記第１の主電極を囲む制御電極と、前記制御電極を囲む第２の主電極とを備え、前記第２のＭＯＳトランジスタは、同心構造の最外周をなす前記第１の主電極と、同心構造の中心をなす第２の主電極と、前記第１の主電極の内側に沿って配設された制御電極とを備え、前記分離構造は、前記第１のＭＯＳトランジスタを囲むように前記ＳＯＩ層中に配設され、前記埋め込み酸化膜に達する第１のトレンチ分離壁と、前記第２のＭＯＳトランジスタを囲むように前記ＳＯＩ層中に配設され、前記埋め込み酸化膜に達する第２のトレンチ分離壁とを備え、前記第１および第２のトレンチ分離壁のそれぞれは、内壁を覆う内壁酸化膜と、前記内壁酸化膜で囲まれた領域に埋め込まれた導電体とを有し、前記第１のＭＯＳトランジスタの前記第２の主電極は、前記第２のＭＯＳトランジスタの前記制御電極に第１の抵抗成分を介して接続され、前記第２のＭＯＳトランジスタの前記制御電極は、前記第２のＭＯＳトランジスタの前記第１の主電極に第２の抵抗成分を介して接続される。
【００２８】
本発明に係る請求項４記載の半導体装置は、支持基板上に、埋め込み酸化膜およびＳＯＩ層を有して構成されるＳＯＩ基板上に配設され、主電流が横方向に流れる導電型の異なる第１および第２のＭＯＳトランジスタを備え、前記第１のＭＯＳトランジスタの主電流に基づく電位により前記第２のＭＯＳトランジスタの制御電極の電位を制御して前記第２のＭＯＳトランジスタのオン・オフ動作を制御する半導体装置であって、前記第１のＭＯＳトランジスタの主電流が、前記第２のＭＯＳトランジスタの形成領域を通って前記第２のＭＯＳトランジスタの第１の主電極に流入する経路を遮断するように、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとを電気的に分離する分離構造を前記ＳＯＩ層内に備え、前記第１のＭＯＳトランジスタが、同心構造の最外周をなす第１の主電極と、前記第１の主電極の内側に沿って配設された制御電極と、同心構造の中心をなす第２の主電極とを備え、前記第２のＭＯＳトランジスタは、同心構造の最外周をなす前記第１の主電極と、同心構造の中心をなす第２の主電極と、前記第１の主電極の内側に沿って配設された制御電極とを備え、前記分離構造は、比較的高電位のハイサイド領域および前記第２のＭＯＳトランジスタを囲むように前記ＳＯＩ層中に配設され、前記埋め込み酸化膜に達する第１および第２のトレンチ分離壁を備え、前記第１および第２のトレンチ分離壁のそれぞれは、内壁を覆う内壁酸化膜と、前記内壁酸化膜で囲まれた領域に埋め込まれた導電体とを有し、前記第１のＭＯＳトランジスタは前記ハイサイド領域内に配設され、前記第１のＭＯＳトランジスタの前記第２の主電極は、前記第２のＭＯＳトランジスタの前記制御電極に第１の抵抗成分を介して接続され、前記第２のＭＯＳトランジスタの前記制御電極は、前記第２のＭＯＳトランジスタの前記第１の主電極に第２の抵抗成分を介して接続されている。
【００２９】
本発明に係る請求項５記載の半導体装置は、支持基板上に、埋め込み酸化膜およびＳＯＩ層を有して構成されるＳＯＩ基板上に配設され、主電流が横方向に流れる導電型の異なる第１および第２のＭＯＳトランジスタを備え、前記第１のＭＯＳトランジスタの主電流に基づく電位により前記第２のＭＯＳトランジスタの制御電極の電位を制御して前記第２のＭＯＳトランジスタのオン・オフ動作を制御する半導体装置であって、前記第１のＭＯＳトランジスタの主電流が、前記第２のＭＯＳトランジスタの形成領域を通って前記第２のＭＯＳトランジスタの第１の主電極に流入する経路を遮断するように、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとを電気的に分離する分離構造を前記ＳＯＩ層内に備え、前記第１のＭＯＳトランジスタが、平面視形状が直線状の第１の主電極と、前記第１の主電極に平行するように配設され、前記第１の主電極を超えない長さの直線状の制御電極と、前記制御電極に平行するように配設された、前記制御電極と同等の長さの直線状の第２の主電極とを備え、前記第２のＭＯＳトランジスタは、同心構造の最外周をなす前記第１の主電極と、同心構造の中心をなす第２の主電極と、前記第１の主電極の内側に沿って配設された制御電極とを備え、前記分離構造は、比較的高電位のハイサイド領域および前記第２のＭＯＳトランジスタを囲むように前記ＳＯＩ層中に配設され、前記埋め込み酸化膜に達する第１および第２のトレンチ分離壁を備え、前記第１のＭＯＳトランジスタは前記ハイサイド領域内に配設され、前記第１および第２のトレンチ分離壁のそれぞれは、内壁を覆う内壁酸化膜と、前記内壁酸化膜で囲まれた領域に埋め込まれた導電体とを有し、第１のトレンチ分離壁は、前記第１のＭＯＳトランジスタの前記第１の主電極、前記制御電極および前記第２の主電極の両端部にそれぞれ配設され、前記第１の主電極、前記制御電極および前記第２の主電極の一方および他方の端部間にそれぞれ渡る側面分離壁と、前記第１のＭＯＳトランジスタの前記第１の主電極および前記第２の主電極の外側に配設された第１および第２の分離壁とを有し、前記側面分離壁と前記第１および第２の分離壁とで前記第１のＭＯＳトランジスタを囲み、前記第１のＭＯＳトランジスタの前記第２の主電極は、前記第２のＭＯＳトランジスタの前記制御電極に第１の抵抗成分を介して接続され、前記第２のＭＯＳトランジスタの前記制御電極は、前記第２のＭＯＳトランジスタの前記第１の主電極に第２の抵抗成分を介して接続される。
【００３０】
本発明に係る請求項６記載の半導体装置は、前記側面分離壁は、前記第１のＭＯＳトランジスタの各電極に平行に所定間隔で配設された複数のトレンチを有し、前記複数のトレンチのそれぞれは、前記内壁酸化膜と、前記内壁酸化膜で囲まれた領域に埋め込まれた前記導電体とを有し、前記複数のトレンチは、それぞれの一端が、前記第１のＭＯＳトランジスタの形成領域の端縁部に沿って並ぶように配列される。
【００３１】
本発明に係る請求項７記載の半導体装置は、前記側面分離壁が、前記第１のＭＯＳトランジスタの各電極に平行に所定間隔で配設された複数の第１のトレンチと、前記複数の第１のトレンチの配列の端縁部に配設された平面視形状が矩形の複数の第２のトレンチとを有し、前記複数の第１および第２のトレンチのそれぞれは、前記内壁酸化膜と、前記内壁酸化膜で囲まれた領域に埋め込まれた前記導電体とを有し、前記複数の第１のトレンチは、それぞれの一端が、前記第１のＭＯＳトランジスタの形成領域の端縁部に沿って並ぶように配列され、前記複数の第２のトレンチは、前記複数の第１のトレンチ間の前記ＳＯＩ層の端部を塞ぐように配列され、前記複数の第１のトレンチの前記内壁酸化膜と前記複数の第２のトレンチの前記内壁酸化膜とが互いに接合して一体化している。
【００３３】
【発明の実施の形態】
＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
本発明に係る実施の形態１として、図１〜図４を用いてＰチャネルＤＡＤ（Dual Action Device）１０００の構成について説明する。
【００３４】
＜Ａ−１−１．平面構成＞
図１はＰチャネルＤＡＤ１０００の平面構成を示す図である。図１に示すように、ＰチャネルＤＡＤ１０００は直線状のソース電極９を中央部に有し、ソース電極９を取り囲むように、長円環状の第１ドレイン電極１２が配設されている。また、第１ドレイン電極１２の内周に沿ってＣ字形状の第２ゲート電極１１が配設されている。
【００３５】
また、ソース電極９に平行するように第１ゲート電極１０が配設され、第１ゲート電極１０に平行するように第２ドレイン電極１３が配設されている。第１ゲート電極１０および第２ドレイン電極１３はソース電極９の長さを超えない長さの直線状の電極であり、各々の両端部には分離領域２０（分離構造）が配設され、２つの分離領域２０とソース電極９とで囲まれる領域が、ＰチャネルＭＯＳトランジスタが形成されるＰチャネルＭＯＳ領域ＰＲとなる。
【００３６】
そして、第２ゲート電極１１は２つの分離領域２０の手前に端部を有し、ＰチャネルＭＯＳ領域はＣ字形状の開口部から内側にかけて配設されたレイアウトとなっている。
【００３７】
また、ソース電極９と、それを囲む第２ゲート電極１１および第１ドレイン電極１２によってＮチャネルＭＯＳトランジスタが形成され、ＰチャネルＭＯＳ領域ＰＲの３方を囲むようにＮチャネルＭＯＳ領域ＮＲが配設されたレイアウトとなっている。
【００３８】
ソース電極９、第１ゲート電極１０および第２ドレイン電極１３にはそれぞれソース配線ＳＬ、第１ゲート配線Ｇ１、第２ドレイン配線Ｄ２が接続されている。
【００３９】
ソース配線ＳＬおよび第１ゲート配線Ｇ１は、例えば第２層アルミ配線で構成され、ソース配線ＳＬは第１ゲート電極１０および第２ドレイン電極１３上をオーバーラップするように配設され、第１ゲート配線Ｇ１は第２ドレイン電極１３上をオーバーラップするように配設されている。
【００４０】
また、第２ゲート電極１１および第１ドレイン電極１２には、それぞれ第２ゲート配線Ｇ２および第１ドレイン配線Ｄ１が接続されている。なお第２ゲート配線Ｇ１は、例えば第２層アルミ配線で構成され、第２ドレイン配線Ｄ２は、例えば第１層アルミ配線で構成されている。
【００４１】
そして、第２ドレイン配線Ｄ２と第２ゲート配線Ｇ２とは抵抗Ｒ１を介して電気的に接続され、第２ゲート配線Ｇ２と第１ドレイン配線Ｄ１とは抵抗Ｒ２を介して電気的に接続されている。
【００４２】
なお、第１ゲート電極１０および第２ゲート電極１１は不純物を含んだドープトポリシリコンで構成され、第１ゲート配線Ｇ１および第２ゲート配線Ｇ２とはコンタクトホールにより接続される構成となっている。
【００４３】
分離領域２０は、平面視形状がほぼ矩形になるように配設されたＰ型不純物領域内に、トレンチ２１が複数配設されたマルチトレンチ構造となっている。各トレンチ２１にはポリシリコン等の導電体が充填されており、充填された各導電体は他の特定の部位と電気的に接続されることなく形成されている。なお、分離領域２０の構成については後にさらに説明する。
【００４４】
＜Ａ−１−２．主要部断面構成＞
図１におけるＢ−Ｂ線での断面構成を図２に示す。図２に示すようにＰチャネルＤＡＤ１０００は、シリコン基板等の支持基板１００上に、埋め込み酸化膜１０１およびＳＯＩ層１０２（Ｎ型不純を比較的低濃度に含む：Ｎ-）が配設されたＳＯＩ基板上に形成される。
【００４５】
図２において、ＳＯＩ層１０２の表面内に、図に向かって左側からＰ型ウエル領域３１、Ｎ型ウエル領域４、Ｐ型ウエル領域３２（Ｐ型不純を比較的高濃度に含む：Ｐ+）およびＰ型ウエル領域３１が、それぞれ独立して配設されている。なお、左右端にあるＰ型ウエル領域３１は平面視形状が長円環状の連続した不純物領域の断面である。
【００４６】
また、Ｐ型ウエル領域３２とＮ型ウエル領域４との間には、Ｐ型ウエル領域３２に連続するようにＰ型ドレイン領域７（Ｐ型不純を比較的低濃度に含む：Ｐ-）が形成されている。なお、Ｐ型ドレイン領域７の形成深さは、Ｐ型ウエル領域３２よりも浅い。
【００４７】
そして、図に向かって左側のＰ型ウエル領域３１の表面内には、図に向かって左側からＰ型拡散領域５１（Ｐ型不純を比較的高濃度に含む：Ｐ+）およびＮ型拡散領域６１（Ｎ型不純を比較的高濃度に含む：Ｎ+）が隣接して配設され、Ｎ型ウエル領域４の表面内には、図に向かって左側からＮ型拡散領域６２（Ｎ+）およびＰ型拡散領域５２（Ｐ+）が隣接して配設され、図に向かって右側のＰ型ウエル領域３１の表面内にはＰ型拡散領域５１が配設されている。
【００４８】
また、Ｐ型ウエル領域３１とＮ型ウエル領域４との間のＳＯＩ層１０２の表面上にはフィールド酸化膜ＦＬＸが配設されている。なお、当該フィールド酸化膜ＦＬＸは、Ｐ型ドレイン領域７およびＰ型ウエル領域３２の表面上にも配設されている。
【００４９】
さらに、フィールド酸化膜ＦＬＸの上部には、マルチフィールドプレートＭＦＰ２が配設されている。なお、マルチフィールドプレートＭＦＰ２の構成については後にさらに説明する。
【００５０】
そして、ＳＯＩ層１０２の第１の主面上には、Ｐ型拡散領域５１およびＮ型拡散領域６１を短絡するように接触して形成された第１ドレイン電極１２、Ｐ型ウエル領域３２上に接触して形成された第２ドレイン電極１３、Ｐ型拡散領域５２およびＮ型拡散領域６２を短絡するように接触して形成されたソース電極９が配設されている。
【００５１】
さらに、絶縁ゲート電極として、Ｐ型ドレイン領域７の端縁部上から、（Ｐ型ドレイン領域７とＮ型ウエル領域４との間の）ＳＯＩ層１０２上、Ｎ型ウエル領域４上およびＰ型拡散領域５２の端縁部上をカバーするように第１ゲート電極１０が配設され、また、Ｎ型拡散領域６１の端縁部上から、Ｐ型ウエル領域３１上およびＳＯＩ層１０２上をカバーするように第２ゲート電極１１が配設されている。なお、第１ゲート電極１０および第２ゲート電極１１はポリシリコンで構成され、ゲート絶縁膜ＧＸによって絶縁されている。そして、どちらもフィールド酸化膜ＦＬＸの端部に一部が係合している。
【００５２】
また、第２ドレイン電極１３とフィールド酸化膜ＦＬＸとの間のＰ型ウエル領域３２上には、第２ゲート電極１１と同じ工程で形成されたゲート電極１１ａが配設され、Ｎ型ウエル領域４の端縁部上部からＳＯＩ層１０２上をカバーするように第１ゲート電極１０と同じ工程で形成されたゲート電極１０ａが配設されている。なお、ゲート電極１０ａおよび１１ａはゲート絶縁膜ＧＸによって絶縁され、どちらもフィールド酸化膜ＦＬＸの端部に一部が係合している。
【００５３】
そして、ＳＯＩ層１０２の第１の主面上を覆うように、層間絶縁膜ＩＺが配設されている。なお、層間絶縁膜ＩＺはソース電極９の上部が開口部となっており、ソース配線ＳＬは当該開口部においてソース電極９と接続し、さらに層間絶縁膜ＩＺの上部に配設されている。
【００５４】
また、層間絶縁膜ＩＺおよびソース配線ＳＬを覆うようにガラス等の保護膜ＧＺが配設されている。
【００５５】
また、支持基板１００の第２の主面上には、全面に渡って裏面電極１４が配設されている。
【００５６】
＜Ａ−１−３．分離領域の断面構成＞
次に、図１におけるＣ−Ｃ線での断面構成、すなわち分離領域２０の断面構成を図３に示す。図３に示すように分離領域２０は、Ｎ型ウエル領域４とＰ型ウエル領域３１とで挟まれるＳＯＩ層１０２の表面内に、埋め込み酸化膜１０１に達するように配設されたＰ型不純物領域３３（Ｐ型不純を比較的高濃度に含む：Ｐ+）と、Ｐ型不純物領域３３を貫通するように配設された複数のトレンチ２１で構成されるマルチトレンチ構造とを有している。
【００５７】
このＰ型不純物領域３３は、ＰＮ接合分離のための不純物領域であり、ＰチャネルＭＯＳ領域ＰＲとＮチャネルＭＯＳ領域ＮＲとの電気的な分離は、ＰＮ接合分離により達成される。この配設領域が分離領域２０の外形を規定している。
【００５８】
トレンチ２１のそれぞれは、内壁酸化膜２１１によって壁面が覆われ、内壁酸化膜２１１で囲まれた領域にドープトポリシリコン等の導電体２１２が埋め込まれた構成となっている。
【００５９】
そして、マルチトレンチ構造部分を覆うようにＰ型不純物領域３３の表面にフィールド酸化膜ＦＬＸが配設され、フィールド酸化膜ＦＬＸの上部には、ポリシリコンで構成されるマルチフィールドプレートＭＦＰ２が配設されている。
【００６０】
また、フィールド酸化膜ＦＬＸの端部に係合するようにゲート電極１０ａおよび１１ａが配設されているが、ゲート電極１０ａは第１ゲート電極１０とは電気的には接続されず、ソース電極９に接続されるか、フローティング状態となり、ゲート電極１１ａは第２ゲート電極１１とは電気的には接続されず、第１ドレイン電極１２に接続されるか、フローティング状態となっている。
【００６１】
これは、ゲート電極１０ａおよび１１ａを電界緩和のためのフィールドプレートとして使用するための構成である。また、分離領域２０を挟むＮ型ウエル領域４およびＰ型ウエル領域３１においては、ＭＯＳデバイスとしての機能は不要であるので、Ｐ型拡散領域５２およびＮ型拡散領域６１も不要となるが、図３中においては位置関係を明白にするため破線で示している。
【００６２】
また、分離領域２０の上部を覆うように層間絶縁膜ＩＺが配設され、層間絶縁膜ＩＺ上にはマルチフィールドプレートＭＦＰ１が配設されている。マルチフィールドプレートＭＦＰ１は、ソース電極９および第１ドレイン電極１２と同様にアルミニウム等の金属によって構成され、マルチフィールドプレートＭＦＰ２の間隙の上部を覆うように配設されている。
【００６３】
なお、その他、図２に示す断面構成と同一の構成については同一の符号を付し、重複する説明は省略する。
【００６４】
＜Ａ−２．動作＞
次に図１〜図３を用いてＰチャネルＤＡＤ１０００の動作について説明する。
【００６５】
ＰチャネルＤＡＤ１０００のオン、オフ動作は、従来のＰチャネルＤＡＤ９００と基本的には同様であるが、オン動作時には、まずＰチャネルＭＯＳ領域ＰＲにおいて、第１ゲート電極１０直下のＮ型ウエル領域４およびＳＯＩ層１０２の表面内で形成されるＰ型チャネルを通って、Ｐ型拡散領域５２からＰ型ドレイン領域７に向かって注入されるホールは、第２ドレイン電極１３に流れ込み、第２ドレイン電極１３から第２ドレイン配線Ｄ２を通って第１ドレイン電極１２に流れる。
【００６６】
一方、ホール電流によって抵抗Ｒ１およびＲ２中にて発生した電位差が所定の値になると、第２ゲート電極１１がゲートとして機能し、その直下のＰ型ウエル領域３１の表面内に形成されたＮ型チャネルを通ってＮ型拡散領域６１からＳＯＩ層１０２に向かって電子が注入され、注入された電子はＮ型ウエル領域４、Ｎ型拡散領域６２を経由してソース電極１０９に到達するが、ＰチャネルＭＯＳ領域ＰＲは分離領域２０によってＮチャネルＭＯＳ領域ＮＲと電気的に分離され、ホールは直接にＮチャネルＭＯＳ領域ＮＲを流れることがなく、また電子もＰチャネルＭＯＳ領域ＰＲを直接に流れることがない。すなわちホールおよび電子は分離領域２０によって互いに隔離されることになり、ホールおよび電子が高密度に得られても、モジュレーションの発生を抑制できる。
【００６７】
また、分離領域２０においてはマルチトレンチ構造により、順方向阻止電圧印加時にソース・ドレイン間で発生する電界を各トレンチ２１ごとに分担することができ、分離領域２０における電界集中を緩和することができる。
【００６８】
さらに、マルチフィールドプレートと組み合わせて用いることで、分離領域２０における電界集中をさらに緩和することができる。
【００６９】
＜Ａ−３．マルチトレンチ構造およびマルチフィールドプレート＞
以下、図４〜図１５を用いて、マルチトレンチ構造およびマルチフィールドプレートについて説明する。
【００７０】
図４に、マルチトレンチ構造およびマルチフィールドプレートの構成を斜視図で示す。
【００７１】
図４に示すように、マルチトレンチ構造はトレンチ２１の配列を複数有し、隣り合う配列ではトレンチが互い違いになるように配設されている。
【００７２】
また、マルチトレンチ構造の上部を覆うフィールド酸化膜ＦＬＸ上には、ドープトポリシリコンで構成されるマルチフィールドプレートＭＦＰ２が配設され、さらに上部には、マルチフィールドプレートＭＦＰ２とは互い違いになるように配列されたアルミニウム等の金属で構成されるマルチフィールドプレートＭＦＰ１が配設されている。
【００７３】
ここで、トレンチ配列のある一列をＭＴ１とし、その配列方向に沿ったトレンチ幅（ライン）およびトレンチ間隔（スペース）を、各々Ｌ１およびＳ１とする。
【００７４】
同様に別の一列をＭＴ２とし、そのラインおよびスペースをＬ２およびＳ２とする。
【００７５】
さらに、マルチフィールドプレートＭＦＰ１およびＭＦＰ２の、その配列方向に沿ったプレート幅（ライン）およびプレート間隔（スペース）を、それぞれＬ１およびＳ１、Ｌ２およびＳ２とすると、トレンチ配列ＭＴ２とマルチフィールドプレートＭＦＰ２とはラインおよびスペースが一致するので、マルチフィールドプレートＭＦＰ２の個々のフィールドプレートが、トレンチ配列ＭＴ２の個々のトレンチ２１の上部に重なることになり、またトレンチ配列ＭＴ１とマルチフィールドプレートＭＦＰ１とはラインおよびスペースが一致するので、マルチフィールドプレートＭＦＰ１の個々のフィールドプレートが、トレンチ配列ＭＴ１の個々のトレンチ２１の上部に重なることになる。
【００７６】
なお、ラインＬ１およびＬ２とスペースＳ１およびＳ２は数値的には同じでも良く、例えばラインＬ１およびＬ２は何れも１０〜２０μｍ、スペースＳ１およびＳ２も１０〜２０μｍとすれば良い。その場合、トレンチ配列ＭＴ１とＭＴ２との間隔はトレンチ２１の間隔で定義すれば２〜３μｍ、トレンチ２１のラインと直交する方向の長さは２〜３μｍ程度とすれば良い。
【００７７】
以上のように配設されたマルチトレンチ構造およびマルチフィールドプレートによる作用効果について図５を用いて説明する。
【００７８】
図５は、トレンチ配列ＭＴ１とマルチフィールドプレートＭＦＰ１との組み合わせによる作用効果を説明する断面図である。なお、図５は図３に示す構成を拡大して示した図であるので、図３と同一の構成については同一の符号を付し、重複する説明は省略する。
【００７９】
図５において、順方向阻止電圧印加時にソース・ドレイン間で発生する電界は、その大部分が埋め込み酸化膜１０１中を通り、さらにトレンチ２１の内壁酸化膜２１１を通ってフィールド酸化膜ＦＬＸの上部に達する。このとき、トレンチ配列ＭＴ１の上部にはマルチフィールドプレートＭＦＰ１が位置するので、電界はマルチフィールドプレートＭＦＰ１の各プレートの端縁部に沿って延在し、局所的な電界集中が発生することが防止される。
【００８０】
なお、埋め込み酸化膜１０１中では電界密度が高くなっているが、シリコン酸化膜の絶縁破壊強度は、シリコンの１０倍以上あるので、電界集中による耐圧特性の低下を防止できる。
【００８１】
このように、トレンチ２１の内壁酸化膜２１１を電界の通過経路とすることで、シリコン層中での局所的な電界の集中を効果的に防止して、耐圧特性の保持と安定化を図ることができる。従って、分離領域２０を配設することで耐圧の低下を招く心配がなく、確実にラッチアップ特性の改善を図ることができる。
【００８２】
また、マルチトレンチ構造によって分配された電界分布は、マルチフィールドプレートによっても維持され、マルチトレンチ構造との組み合わせにより、シリコン層中での局所的な電界の集中をより効果的に防止することができる。
【００８３】
＜Ａ−４．マルチトレンチ構造の製造方法＞
次に、図６〜図９を用いてマルチトレンチ構造の製造方法について説明する。
【００８４】
まず、図６に示す工程においてＳＯＩ層１０２を貫通する開口部ＨＬを複数形成する。この複数の開口部ＨＬはトレンチ２１の外形形状と配列に合わせて形成すれば良い。
【００８５】
次に、図７に示す工程において、開口部ＨＬの壁面に内壁酸化膜２１１を形成するために、ＳＯＩ層１０２の全面に厚さ１００ｎｍ（１０００オングストローム）程度のシリコン酸化膜ＯＸ１を形成する。
【００８６】
次に、図８に示す工程において、ドープトポリシリコン２１２を全面に形成した後、エッチバックにより除去して、開口部ＨＬ内にのみドープトポリシリコン２１２を残すようにする。
【００８７】
その後、ＳＯＩ層１０２上のシリコン酸化膜ＯＸ１を除去し、フィールド酸化を行って、フィールド酸化膜ＦＬＸを形成することで、フィールド酸化膜ＦＬＸの下部にマルチトレンチ構造を有した構成を得る。
【００８８】
＜Ａ−５．マルチフィールドプレートの変形例１＞
以上の説明においては、マルチフィールドプレートＭＦＰ１およびＭＦＰ２の２層を有する構成について説明したが、マルチフィールドプレートは必ずしも２層である必要はなく、１層または３層以上であっても良い。
【００８９】
図１０には、フィールド酸化膜ＦＬＸ上にマルチフィールドプレートＭＦＰ２だけを有する構成を示す。
【００９０】
このような構成を採ることで、マルチフィールドプレートの形成工程を簡略化できるが、容量性結合力は低下する。
【００９１】
図１１は、図１０の構成における容量成分ＰＣを等価回路として示した図である。
【００９２】
また、図１２は、フィールド酸化膜ＦＬＸ上にマルチフィールドプレートＭＦＰ２を有し、さらに上層にマルチフィールドプレートＭＦＰ１を有する構成を示し、図１３には、図１２の構成における容量成分ＰＣを等価回路として示す。
【００９３】
図１１と図１３とを比較することで、マルチフィールドプレートを複数層有することで、容量性結合を飛躍的に強化できることが判る。
【００９４】
従って、マルチフィールドプレートを３層以上とすれば、さらに容量性結合を強化でき、耐圧特性を安定化できるという効果が得られる。
【００９５】
＜Ａ−６．マルチフィールドプレートの変形例２＞
また、図３〜図５においては、マルチフィールドプレートＭＦＰ１およびＭＦＰ２が、分離領域２０の上部にオーバーラップする構成を示したが、マルチフィールドプレートＭＦＰ１およびＭＦＰ２が、分離領域２０の上部においてオーバーラップしない構成であっても良い。
【００９６】
すなわち、マルチフィールドプレートは横型高耐圧デバイスにおいて、ソース・ドレイン間の電界緩和のために、ソース・ドレイン間のフィールド酸化膜の上部に配設されるものであり、分離領域２０の上部だけに配設されるものではない。
【００９７】
図１４はマルチフィールドプレートの配設状態を示すためのＰチャネルＤＡＤ１０００の部分平面図である。図１４においては、マルチフィールドプレートＭＦＰ２だけを示しており、マルチフィールドプレートＭＦＰ２がソース電極９と第１ドレイン電極１２との間に配設されていることが判る。
【００９８】
分離領域２０においては、図５を用いて説明したように、マルチトレンチ構造によりソース・ドレイン間の電界を緩和できるので、マルチフィールドプレートを設けずとも、電界緩和が達成できる。
【００９９】
逆に、分離領域２０においてマルチフィールドプレートを省略することで、図１５に示すような構成を採ることも可能となる。
【０１００】
図１５は、分離領域２０上においてはマルチフィールドプレートを形成せず、ＮチャネルＭＯＳ領域ＮＲにおいてはマルチフィールドプレートＭＦＰＸを形成し、ＰチャネルＭＯＳ領域ＰＲにおいてはマルチフィールドプレートＭＦＰＹを形成する構成となっている。
【０１０１】
そして、分離領域２０においては、外形寸法が異なるトレンチの配列を複数設け、各トレンチ配列ごとにラインおよびスペースを変えた構成としても良い。
【０１０２】
図１５においては、トレンチ２１ａの配列、トレンチ２１ｂの配列、トレンチ２１ｃの配列の３種類の配列が示されている。なお、ＮチャネルＭＯＳ領域ＮＲに最も近いトレンチ２１ａのライン（配列方向に沿ったトレンチ幅）が最も長く、ＰチャネルＭＯＳ領域ＰＲに最も近いトレンチ２１ｃのラインが最もラインが短くなるように配設されている。
【０１０３】
また、マルチフィールドプレートＭＦＰＸのプレート幅は、トレンチ２１ａのラインと同等に設定され、マルチフィールドプレートＭＦＰＹのプレート幅は、トレンチ２１ｃのラインと同等に設定されている。
【０１０４】
このように構成することで、マルチフィールドプレートＭＦＰＸとトレンチ２１ａとの境界部における電界集中を緩和し、耐圧特性を安定化できるという効果が得られる。
【０１０５】
＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
本発明に係る実施の形態２として、図１６および図１７を用いてＰチャネルＤＡＤ２０００の構成について説明する。
【０１０６】
＜Ｂ−１−１．平面構成＞
図１６はＰチャネルＤＡＤ２０００の平面構成を示す図である。図１６に示すように、ＰチャネルＤＡＤ２０００は、ＰチャネルＭＯＳ領域ＰＲとＮチャネルＭＯＳ領域ＮＲとがトレンチ分離壁６１０によって電気的に分離され、さらにＰチャネルＭＯＳ領域ＰＲがトレンチ分離壁６１０および６２０（第１のトレンチ分離壁）によって囲まれて独立し、ＮチャネルＭＯＳ領域ＮＲがトレンチ分離壁６１０および６３０（第２のトレンチ分離壁）によって囲まれて独立している。
【０１０７】
また、ハイサイド（高電位）領域ＨＲもトレンチ分離壁６４０によって囲まれて独立している。なお、トレンチ分離壁６１０〜６４０は、ＰチャネルＭＯＳ領域ＰＲとＮチャネルＭＯＳ領域ＮＲとを電気的に分離するので、分離構造と呼称することができる。
【０１０８】
ＰチャネルＭＯＳ領域ＰＲにおいては、直線状のソース電極９１Ａを中央部に有し、ソース電極９１Ａを取り囲むように、長円環状の第１ゲート電極１０Ａが配設され、第１ゲート電極１０Ａを取り囲むように、長円環状の第２ドレイン電極１３Ａが配設されてＰチャネルＭＯＳトランジスタを構成している。
【０１０９】
そして、ソース電極９１Ａ、第１ゲート電極１０Ａおよび第２ドレイン電極１３Ａにはそれぞれソース配線ＳＬ１、第１ゲート配線Ｇ１、第２ドレイン配線Ｄ２が接続されている。
【０１１０】
ソース配線ＳＬ１および第１ゲート配線Ｇ１は、例えば第２層アルミ配線で構成され、ソース配線ＳＬ１は第１ゲート電極１０Ａおよび第２ドレイン電極１３Ａ上をオーバーラップし、第１ゲート配線Ｇ１は第２ドレイン電極１３Ａ上をオーバーラップし、さらにトレンチ分離壁６２０および６４０上をオーバーラップしてハイサイド領域ＨＲにまで延在している。
【０１１１】
また、第２ドレイン配線Ｄ２は、例えば第１層アルミ配線で構成され、トレンチ分離壁６２０上をオーバーラップし、ハイサイド領域ＨＲ側のＰチャネルＭＯＳ領域ＰＲ外部に延在している。
【０１１２】
ＮチャネルＭＯＳ領域ＮＲにおいては、直線状の第１ドレイン電極１２Ａを中央部に有し、第１ドレイン電極１２Ａを取り囲むように、長円環状の第２ゲート電極１１Ａが配設され、第２ゲート電極１１Ａを取り囲むように、長円環状のソース電極９２Ａが配設されてＮチャネルＭＯＳトランジスタを構成している。
【０１１３】
そして、第１ドレイン電極１２Ａ、第２ゲート電極１１Ａおよびソース電極９２Ａには、それぞれ第１ドレイン配線Ｄ１、第２ゲート配線Ｇ２およびソース配線ＳＬ２が接続されている。
【０１１４】
ソース配線ＳＬ２および第２ゲート配線Ｇ２は、例えば第２層アルミ配線で構成され、ソース配線ＳＬ２はトレンチ分離壁６２０上をオーバーラップし、第２ゲート配線Ｇ２はソース電極９２Ａ上およびトレンチ分離壁６２０上をオーバーラップして、ハイサイド領域ＨＲ側のＮチャネルＭＯＳ領域ＮＲ外部に延在している。
【０１１５】
また、第１ドレイン配線Ｄ１は、例えば第１層アルミ配線で構成され、第２ゲート電極１１Ａおよびソース電極９２Ａ上をオーバーラップし、さらにトレンチ分離壁６２０上をオーバーラップして、ハイサイド領域ＨＲとは反対側のＮチャネルＭＯＳ領域ＮＲ外部に延在している。
【０１１６】
なお、第１ゲート電極１０Ａおよび第２ゲート電極１１Ａはドープトポリシリコンで構成され、第１ゲート配線Ｇ１および第２ゲート配線Ｇ２とはコンタクトホールにより接続される構成となっている。
【０１１７】
そして、第２ドレイン配線Ｄ２と第２ゲート配線Ｇ２とは抵抗Ｒ１を介して電気的に接続され、第２ゲート配線Ｇ２とソース配線ＳＬ２とは抵抗Ｒ２を介して電気的に接続されている。
【０１１８】
なお、以上の説明においては、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタは、長円環状の同心形状を有するものとして説明したが、この形状に限定されるものではなく、円環状の同心形状、あるいは矩形環状の同心形状であっても良い。
【０１１９】
＜Ｂ−１−２．主要部断面構成＞
図１６におけるＸ−Ｘ線での断面構成を図１７に示す。図１７に示すようにＰチャネルＤＡＤ２０００は、シリコン基板等の支持基板１００上に、埋め込み酸化膜１０１およびＳＯＩ層１０２（Ｎ-）が配設されたＳＯＩ基板上に形成される。
【０１２０】
図１７に示すように、ＰチャネルＭＯＳ領域ＰＲにおいては、ＳＯＩ層１０２の表面内に、図に向かって左側からＮ型ウエル領域４、Ｐ型ウエル領域３２１（Ｐ+）がそれぞれ独立して配設されている。
【０１２１】
また、Ｐ型ウエル領域３２１とＮ型ウエル領域４との間には、Ｐ型ウエル領域３２１に連続するようにＰ型ドレイン領域７（Ｐ-）が形成されている。なお、Ｐ型ドレイン領域７の形成深さは、Ｐ型ウエル領域３２１よりも浅い。
【０１２２】
そして、Ｎ型ウエル領域４の表面内には、図に向かって左側からＮ型拡散領域６２（Ｎ+）およびＰ型拡散領域５２（Ｐ+）が隣接して配設されている。なお、Ｎ型ウエル領域４およびＮ型拡散領域６２（Ｎ+）は必ずしも配設する必要はないので破線で示している。
【０１２３】
また、ＳＯＩ層１０２の第１の主面上には、Ｐ型拡散領域５２およびＮ型拡散領域６２を短絡するように接触して形成されたソース電極９１Ａ、Ｐ型ウエル領域３２１上に接触して形成された第２ドレイン電極１３Ａ、さらに、絶縁ゲート電極として、Ｐ型ドレイン領域７の端縁部上から、（Ｐ型ドレイン領域７とＮ型ウエル領域４との間の）ＳＯＩ層１０２上、Ｎ型ウエル領域４上およびＰ型拡散領域５２の端縁部上をカバーするように第１ゲート電極１０Ａが配設されている。
【０１２４】
ＮチャネルＭＯＳ領域ＮＲにおいては、ＳＯＩ層１０２の表面内に、図に向かって右側からＮ型ウエル領域６１１（Ｎ+）、Ｐ型ウエル領域３２２（Ｐ+）がそれぞれ独立して配設されている。
【０１２５】
また、Ｐ型ウエル領域３２２の表面内には、Ｎ型拡散領域６２（Ｎ+）が配設されている。
【０１２６】
また、ＳＯＩ層１０２の第１の主面上には、Ｎ型拡散領域６２およびＰ型ウエル領域３２２を短絡するように接触して形成されたソース電極９２Ａ、Ｎ型ウエル領域６１１上に接触して形成された第１ドレイン電極１２Ａ、さらに、絶縁ゲート電極として、Ｎ型拡散領域６２の端縁部上から、Ｐ型ウエル領域３２２上およびＳＯＩ層１０２上をカバーするように第２ゲート電極１１Ａが配設されている。
【０１２７】
なお、Ｐ型ウエル領域３２２とＮ型ウエル領域６１１との間のＳＯＩ層１０２の表面上にはフィールド酸化膜が配設され、当該フィールド酸化膜は、Ｐ型ドレイン領域７およびＰ型ウエル領域３２の表面上にも配設され、それらの上部にはマルチフィールドプレートが配設されているが、図示は省略する。
【０１２８】
また、ＮチャネルＭＯＳ領域ＮＲとＰチャネルＭＯＳ領域ＰＲとの間のトレンチ分離壁６１０は、ＳＯＩ層１０２を貫通して埋め込み酸化膜１０１に達するトレンチの内壁を内壁酸化膜６０１で覆い、内壁酸化膜６０１で囲まれる領域にドープトポリシリコン等の導電体６０２が埋め込まれた構成となっている。そして、トレンチ分離壁６１０の上部にはフィールド酸化膜ＦＬＸが配設されている。この構造は、トレンチ分離壁６２０および６３０においても同様である。
【０１２９】
なお、トレンチ分離壁６１０の両側面は、埋め込み酸化膜１０１に達するＰ型ウエル領域３２１および３２２で覆われているが、これは、トレンチ近傍で発生する結晶欠陥を覆い、デバイス内に結晶欠陥に起因するリーク電流が流れないようにするための構成である。
【０１３０】
＜Ｂ−２．動作＞
次に図１６および図１７を用いてＰチャネルＤＡＤ２０００の動作について説明する。
【０１３１】
ＰチャネルＤＡＤ２０００のオン動作は、ハイサイド領域ＨＲからのゲート信号が第１ゲート電極１０Ａに与えられると、まずＰチャネルＭＯＳ領域ＰＲにおいて、第１ゲート電極１０Ａ直下のＮ型ウエル領域４およびＳＯＩ層１０２の表面内で形成されるＰ型チャネルを通って、Ｐ型拡散領域５２からＰ型ドレイン領域７に向かってホールが注入される。ホールは、第２ドレイン電極１３Ａに流れ込み、第２ドレイン電極１３Ａから第２ドレイン配線Ｄ２を通ってソース電極９２Ａに流れる。
【０１３２】
一方、ホール電流によって抵抗Ｒ１およびＲ２中にて発生した電位差が所定の値になると、第２ゲート電極１１Ａがゲートとして機能し、その直下のＰ型ウエル領域３２２の表面内に形成されたＮ型チャネルを通ってＮ型拡散領域６２からＳＯＩ層１０２に向かって電子が注入され、注入された電子はＮ型ウエル領域６１１を経由して第１ドレイン電極１２Ａに到達し、図示しないローサイド（低電位）領域に電気的に接続された第１ドレイン電極１２Ａの電位が制御されることになる。
【０１３３】
このように、ＰチャネルＭＯＳ領域ＰＲとＮチャネルＭＯＳ領域ＮＲとは電気的に分離されホールは直接にＮチャネルＭＯＳ領域ＮＲを流れることがなく、また電子もＰチャネルＭＯＳ領域ＰＲを直接に流れることがないので、ホールおよび電子が高密度に得られても、モジュレーションの発生を抑制できる。
【０１３４】
なお、図１７に示すように、ＰチャネルＭＯＳ領域ＰＲにもＮチャネルＭＯＳ領域ＮＲにも寄生サイリスタ構造が存在しないので、ラッチアップが発生することが原理的に防止され、ラッチアップ耐性の向上を図ることができる。
【０１３５】
＜Ｃ．実施の形態３＞
＜Ｃ−１．装置構成＞
本発明に係る実施の形態３として、図１８および図１９を用いてＰチャネルＤＡＤ３０００の構成について説明する。
【０１３６】
＜Ｃ−１−１．平面構成＞
図１８はＰチャネルＤＡＤ３０００の平面構成を示す図である。図１８に示すように、ＰチャネルＤＡＤ３０００は、ＮチャネルＭＯＳ領域ＮＲがトレンチ分離壁６５０（第２のトレンチ分離壁）によって囲まれて独立し、また、ＰチャネルＭＯＳトランジスタＰＴがハイサイド領域ＨＲに形成され、ハイサイド領域ＨＲもトレンチ分離壁６４０（第１のトレンチ分離壁）によって囲まれて独立している。なお、トレンチ分離壁６４０および６５０は、ＰチャネルＭＯＳトランジスタＰＴとＮチャネルＭＯＳ領域ＮＲとを電気的に分離するので、分離構造と呼称することができる。
【０１３７】
ＰチャネルＭＯＳトランジスタＰＴは、円形のドレイン電極１３Ｂを中央部に有し、ドレイン電極１３Ｂを取り囲むように、円環状の第１ゲート電極１０Ｂが配設され、第１ゲート電極１０Ｂを取り囲むように、円環状のソース電極９１Ｂが配設されて構成されている。
【０１３８】
そして、ソース電極９１Ｂ、第１ゲート電極１０Ｂおよび第２ドレイン電極１３Ｂにはそれぞれソース配線ＳＬ１、第１ゲート配線Ｇ１、第２ドレイン配線Ｄ２が接続されている。
【０１３９】
ソース配線ＳＬ１および第１ゲート配線Ｇ１は、例えば第２層アルミ配線で構成され、第１ゲート配線Ｇ１はソース電極９１Ｂ上をオーバーラップして、ハイサイド領域ＨＲ内に延在している。
【０１４０】
また、第２ドレイン配線Ｄ２は、例えば第１層アルミ配線で構成され、第１ゲート電極１０Ｂ、ソース電極９１Ｂおよびトレンチ分離壁６２０上をオーバーラップして、ＮチャネルＭＯＳ領域ＮＲ側のハイサイド領域ＨＲ外部に延在している。
【０１４１】
ＮチャネルＭＯＳ領域ＮＲにおいては、直線状の第１ドレイン電極１２Ｂを中央部に有し、第１ドレイン電極１２Ｂを取り囲むように、長円環状の第２ゲート電極１１Ｂが配設され、第２ゲート電極１１Ｂを取り囲むように、長円環状のソース電極９２Ｂが配設されてＮチャネルＭＯＳトランジスタを構成している。
【０１４２】
そして、第１ドレイン電極１２Ｂ、第２ゲート電極１１Ｂおよびソース電極９２Ｂには、それぞれ第１ドレイン配線Ｄ１、第２ゲート配線Ｇ２およびソース配線ＳＬ２が接続されている。
【０１４３】
ソース配線ＳＬ２および第２ゲート配線Ｇ２は、例えば第２層アルミ配線で構成され、ソース配線ＳＬ２はトレンチ分離壁６５０上をオーバーラップし、第２ゲート配線Ｇ２はソース電極９２Ｂ上およびトレンチ分離壁６５０上をオーバーラップして、ハイサイド領域ＨＲ側のＮチャネルＭＯＳ領域ＮＲ外部に延在している。
【０１４４】
また、第１ドレイン配線Ｄ１は、例えば第１層アルミ配線で構成され、第２ゲート電極１１Ｂおよびソース電極９２Ｂ上をオーバーラップし、さらにトレンチ分離壁６５０上をオーバーラップして、ハイサイド領域ＨＲとは反対側のＮチャネルＭＯＳ領域ＮＲ外部に延在している。
【０１４５】
なお、第１ゲート電極１０Ｂおよび第２ゲート電極１１Ｂはドープトポリシリコンで構成され、第１ゲート配線Ｇ１および第２ゲート配線Ｇ２とはコンタクトホールにより接続される構成となっている。
【０１４６】
そして、第２ドレイン配線Ｄ２と第２ゲート配線Ｇ２とは抵抗Ｒ１を介して電気的に接続され、第２ゲート配線Ｇ２とソース配線ＳＬ２とは抵抗Ｒ２を介して電気的に接続されている。
【０１４７】
なお、以上の説明においては、ＮチャネルＭＯＳトランジスタは、長円環状の同心形状を有するものとして説明したが、この形状に限定されるものではなく、円環状の同心形状、あるいは矩形環状の同心形状であっても良い。
【０１４８】
また、ＰチャネルＭＯＳトランジスタは、円環の同心形状を有するものとして説明したが、この形状に限定されるものではなく、長円環状の同心形状、あるいは矩形環状の同心形状であっても良い。
【０１４９】
＜Ｃ−１−２．主要部断面構成＞
図１８におけるＹ−Ｙ線での断面構成を図１９に示す。図１９に示すようにＰチャネルＤＡＤ３０００は、シリコン基板等の支持基板１００上に、埋め込み酸化膜１０１およびＳＯＩ層１０２（Ｎ-）が配設されたＳＯＩ基板上に形成される。
【０１５０】
図１９に示すように、ＰチャネルＭＯＳトランジスタＰＴにおいては、ＳＯＩ層１０２の表面内に、図に向かって左側からＰ型ウエル領域３２１（Ｐ+）、Ｎ型ウエル領域４がそれぞれ独立して配設されている。
【０１５１】
また、Ｐ型ウエル領域３２１とＮ型ウエル領域４との間には、Ｐ型ウエル領域３２１に連続するようにＰ型ドレイン領域７（Ｐ-）が形成されている。なお、Ｐ型ドレイン領域７の形成深さは、Ｐ型ウエル領域３２１よりも浅い。
【０１５２】
そして、Ｎ型ウエル領域４の表面内には、図に向かって左側からＰ型拡散領域５２（Ｐ+）およびＮ型拡散領域６２（Ｎ+）が隣接して配設されている。なお、Ｎ型ウエル領域４およびＮ型拡散領域６２（Ｎ+）は必ずしも配設する必要はないので破線で示している。
【０１５３】
また、ＳＯＩ層１０２の第１の主面上には、Ｐ型拡散領域５２およびＮ型拡散領域６２を短絡するように接触して形成されたソース電極９１Ｂ、Ｐ型ウエル領域３２１上に接触して形成された第２ドレイン電極１３Ｂ、さらに、絶縁ゲート電極として、Ｐ型ドレイン領域７の端縁部上から、（Ｐ型ドレイン領域７とＮ型ウエル領域４との間の）ＳＯＩ層１０２上、Ｎ型ウエル領域４上およびＰ型拡散領域５２の端縁部上をカバーするように第１ゲート電極１０Ｂが配設されている。
【０１５４】
ＮチャネルＭＯＳ領域ＮＲにおいては、ＳＯＩ層１０２の表面内に、図に向かって右側からＮ型ウエル領域６１１（Ｎ+）、Ｐ型ウエル領域３２２（Ｐ+）がそれぞれ独立して配設されている。
【０１５５】
また、Ｐ型ウエル領域３２２の表面内には、Ｎ型拡散領域６２（Ｎ+）が配設されている。
【０１５６】
また、ＳＯＩ層１０２の第１の主面上には、Ｎ型拡散領域６２およびＰ型ウエル領域３２２を短絡するように接触して形成されたソース電極９２Ｂ、Ｎ型ウエル領域６１１上に接触して形成された第１ドレイン電極１２Ｂ、さらに、絶縁ゲート電極として、Ｎ型拡散領域６２の端縁部上から、Ｐ型ウエル領域３２２上およびＳＯＩ層１０２上をカバーするように第２ゲート電極１１Ｂが配設されている。
【０１５７】
なお、Ｐ型ウエル領域３２２とＮ型ウエル領域６１１との間のＳＯＩ層１０２の表面上にはフィールド酸化膜が配設され、当該フィールド酸化膜は、Ｐ型ドレイン領域７およびＰ型ウエル領域３２の表面上にも配設され、それらの上部にはマルチフィールドプレートが配設されているが、図示は省略する。
【０１５８】
また、トレンチ分離壁６５０および６６０は、ＳＯＩ層１０２を貫通して埋め込み酸化膜１０１に達するトレンチの内壁を内壁酸化膜６０１で覆い、内壁酸化膜６０１で囲まれる領域にドープトポリシリコン等の導電体６０２が埋め込まれた構成となっている。そして、トレンチ分離壁６５０および６６０の上部にはフィールド酸化膜ＦＬＸが配設されている。
【０１５９】
なお、トレンチ分離壁６６０の両側面は、埋め込み酸化膜１０１に達するＰ型ウエル領域３２３で覆われ、トレンチ分離壁６５０の両側面は、埋め込み酸化膜１０１に達するＰ型ウエル領域３２２および３２３で覆われているが、これは、トレンチ近傍で発生する結晶欠陥を覆い、デバイス内に結晶欠陥に起因するリーク電流が流れないようにするための構成である。
【０１６０】
＜Ｃ−２．動作＞
次に図１８および図１９を用いてＰチャネルＤＡＤ３０００の動作について説明する。
【０１６１】
ＰチャネルＤＡＤ３０００のオン動作は、ゲート信号が第１ゲート電極１０Ｂに与えられると、まずＰチャネルＭＯＳトランジスタＰＴにおいて、第１ゲート電極１０Ｂ直下のＮ型ウエル領域４およびＳＯＩ層１０２の表面内で形成されるＰ型チャネルを通って、Ｐ型拡散領域５２からＰ型ドレイン領域７に向かってホールが注入される。ホールは、第２ドレイン電極１３Ｂに流れ込み、第２ドレイン電極１３Ｂから第２ドレイン配線Ｄ２を通ってソース電極９２Ｂに流れる。
【０１６２】
一方、ホール電流によって抵抗Ｒ１およびＲ２中にて発生した電位差が所定の値になると、第２ゲート電極１１Ｂがゲートとして機能し、その直下のＰ型ウエル領域３２２の表面内に形成されたＮ型チャネルを通ってＮ型拡散領域６２からＳＯＩ層１０２に向かって電子が注入され、注入された電子はＮ型ウエル領域６１１を経由して第１ドレイン電極１２Ｂに到達し、図示しないローサイド（低電位）領域に電気的に接続された第１ドレイン電極１２Ｂの電位が制御されることになる。
【０１６３】
このように、ＰチャネルＭＯＳトランジスタＰＴとＮチャネルＭＯＳ領域ＮＲとは電気的に分離されホールは直接にＮチャネルＭＯＳ領域ＮＲを流れることがなく、また電子もＰチャネルＭＯＳ領域ＰＲを直接に流れることがないので、ホールおよび電子が高密度に得られても、モジュレーションの発生を抑制できる。
【０１６４】
なお、図１９に示すように、ＰチャネルＭＯＳトランジスタＰＴにもＮチャネルＭＯＳ領域ＮＲにも寄生サイリスタ構造が存在しないので、ラッチアップが発生することが原理的に防止され、ラッチアップ耐性の向上を図ることができる。
【０１６５】
また、ＰチャネルＭＯＳトランジスタＰＴがハイサイド領域ＨＲ内に形成されているので、ＰチャネルＭＯＳトランジスタＰＴをＮチャネルＭＯＳ領域ＮＲから電気的に分離する専用のトレンチ分離壁が不要となり、半導体装置の集積度を上げることができる。
【０１６６】
＜Ｄ．実施の形態４＞
＜Ｄ−１．装置構成＞
本発明に係る実施の形態４として、図２０および図２１を用いてＰチャネルＤＡＤ４０００の構成について説明する。
【０１６７】
＜Ｄ−１−１．平面構成＞
図２０はＰチャネルＤＡＤ４０００の平面構成を示す図である。図２０に示すように、ＰチャネルＤＡＤ４０００は、ＮチャネルＭＯＳ領域ＮＲがトレンチ分離壁６７０（第２のトレンチ分離壁）によって囲まれて独立し、また、ＰチャネルＭＯＳトランジスタＰＴがハイサイド領域ＨＲ内に形成され、ハイサイド領域ＨＲを囲むトレンチ分離壁６８０（第１のトレンチ分離壁）と一体になったトレンチ分離壁６９０（側面分離壁）、６９１（第１の分離壁）および６８１（第２の分離壁）によって囲まれて独立している。なお、トレンチ分離壁６７０〜６９０、６９１および６８１は、ＰチャネルＭＯＳトランジスタＰＴとＮチャネルＭＯＳ領域ＮＲとを電気的に分離するので、分離構造と呼称することができる。
【０１６８】
ＰチャネルＭＯＳトランジスタＰＴは、ハイサイド領域ＨＲの内部側から順に平行に配設された、直線状のソース電極９１Ｃ、第１ゲート電極１０Ｃおよび第２ドレイン電極１３Ｃで構成されている。
【０１６９】
そして、ソース電極９１Ｃ、第１ゲート電極１０Ｃおよび第２ドレイン電極１３Ｃの各々の両端部にはトレンチ分離壁６９０が配設され、ソース電極９１Ｃよりもハイサイド領域ＨＲの内部側にはトレンチ分離壁６９１が配設され、第２ドレイン電極１３Ｃよりも外部側にはトレンチ分離壁６８１が配設されている。
【０１７０】
そして、ソース電極９１Ｃ、第１ゲート電極１０Ｃおよび第２ドレイン電極１３Ｃにはそれぞれソース配線ＳＬ１、第１ゲート配線Ｇ１、第２ドレイン配線Ｄ２が接続されている。
【０１７１】
ソース配線ＳＬ１および第１ゲート配線Ｇ１は、例えば第２層アルミ配線で構成され、第１ゲート配線Ｇ１はソース電極９１Ｃ上をオーバーラップして、ハイサイド領域ＨＲ内に延在し、ソース配線ＳＬ１は、トレンチ分離壁６９１上をオーバーラップして、ハイサイド領域ＨＲ内に延在している。
【０１７２】
また、第２ドレイン配線Ｄ２は、例えば第１層アルミ配線で構成され、トレンチ分離壁６８０上をオーバーラップして、ＮチャネルＭＯＳ領域ＮＲ側のハイサイド領域ＨＲ外部に延在している。
【０１７３】
ＮチャネルＭＯＳ領域ＮＲにおいては、直線状の第１ドレイン電極１２Ｃを中央部に有し、第１ドレイン電極１２Ｃを取り囲むように、長円環状の第２ゲート電極１１Ｃが配設され、第２ゲート電極１１Ｃを取り囲むように、長円環状のソース電極９２Ｃが配設されてＮチャネルＭＯＳトランジスタを構成している。
【０１７４】
そして、第１ドレイン電極１２Ｃ、第２ゲート電極１１Ｃおよびソース電極９２Ｃには、それぞれ第１ドレイン配線Ｄ１、第２ゲート配線Ｇ２およびソース配線ＳＬ２が接続されている。
【０１７５】
ソース配線ＳＬ２および第２ゲート配線Ｇ２は、例えば第２層アルミ配線で構成され、ソース配線ＳＬ２はトレンチ分離壁６７０上をオーバーラップし、第２ゲート配線Ｇ２はソース電極９２Ｃ上およびトレンチ分離壁６７０上をオーバーラップして、ハイサイド領域ＨＲ側のＮチャネルＭＯＳ領域ＮＲ外部に延在している。
【０１７６】
また、第１ドレイン配線Ｄ１は、例えば第１層アルミ配線で構成され、第２ゲート電極１１Ｃおよびソース電極９２Ｃ上をオーバーラップし、さらにトレンチ分離壁６７０上をオーバーラップして、ハイサイド領域ＨＲとは反対側のＮチャネルＭＯＳ領域ＮＲ外部に延在している。
【０１７７】
なお、第１ゲート電極１０Ｃおよび第２ゲート電極１１Ｃはドープトポリシリコンで構成され、第１ゲート配線Ｇ１および第２ゲート配線Ｇ２とはコンタクトホールにより接続される構成となっている。
【０１７８】
そして、第２ドレイン配線Ｄ２と第２ゲート配線Ｇ２とは抵抗Ｒ１を介して電気的に接続され、第２ゲート配線Ｇ２とソース配線ＳＬ２とは抵抗Ｒ２を介して電気的に接続されている。
【０１７９】
なお、以上の説明においては、ＮチャネルＭＯＳトランジスタは、長円環状の同心形状を有するものとして説明したが、この形状に限定されるものではなく、円環状の同心形状、あるいは矩形環状の同心形状であっても良い。
【０１８０】
＜Ｄ−１−２．主要部断面構成＞
図２０におけるＺ−Ｚ線での断面構成を図２１に示す。図２１に示すようにＰチャネルＤＡＤ４０００は、シリコン基板等の支持基板１００上に、埋め込み酸化膜１０１およびＳＯＩ層１０２（Ｎ-）が配設されたＳＯＩ基板上に形成される。
【０１８１】
図２１に示すように、ＰチャネルＭＯＳトランジスタＰＴにおいては、ＳＯＩ層１０２の表面内に、図に向かって左側からＮ型ウエル領域４、Ｐ型ウエル領域３２１（Ｐ+）がそれぞれ独立して配設されている。
【０１８２】
また、Ｐ型ウエル領域３２１とＮ型ウエル領域４との間には、Ｐ型ウエル領域３２１に連続するようにＰ型ドレイン領域７（Ｐ-）が形成されている。なお、Ｐ型ドレイン領域７の形成深さは、Ｐ型ウエル領域３２１よりも浅い。
【０１８３】
そして、Ｎ型ウエル領域４の表面内には、図に向かって左側からＮ型拡散領域６２（Ｎ+）およびＰ型拡散領域５２（Ｐ+）が隣接して配設されている。なお、Ｎ型ウエル領域４およびＮ型拡散領域６２（Ｎ+）は必ずしも配設する必要はないので破線で示している。
【０１８４】
また、ＳＯＩ層１０２の第１の主面上には、Ｐ型拡散領域５２およびＮ型拡散領域６２を短絡するように接触して形成されたソース電極９１Ｃ、Ｐ型ウエル領域３２１上に接触して形成された第２ドレイン電極１３Ｃ、さらに、絶縁ゲート電極として、Ｐ型ドレイン領域７の端縁部上から、（Ｐ型ドレイン領域７とＮ型ウエル領域４との間の）ＳＯＩ層１０２上、Ｎ型ウエル領域４上およびＰ型拡散領域５２の端縁部上をカバーするように第１ゲート電極１０Ｃが配設されている。
【０１８５】
ＮチャネルＭＯＳ領域ＮＲにおいては、ＳＯＩ層１０２の表面内に、図に向かって右側からＮ型ウエル領域６１１（Ｎ+）、Ｐ型ウエル領域３２２（Ｐ+）がそれぞれ独立して配設されている。
【０１８６】
また、Ｐ型ウエル領域３２２の表面内には、Ｎ型拡散領域６２（Ｎ+）が配設されている。
【０１８７】
また、ＳＯＩ層１０２の第１の主面上には、Ｎ型拡散領域６２およびＰ型ウエル領域３２２を短絡するように接触して形成されたソース電極９２Ｃ、Ｎ型ウエル領域６１１上に接触して形成された第１ドレイン電極１２Ｃ、さらに、絶縁ゲート電極として、Ｎ型拡散領域６２の端縁部上から、Ｐ型ウエル領域３２２上およびＳＯＩ層１０２上をカバーするように第２ゲート電極１１Ｃが配設されている。
【０１８８】
なお、Ｐ型ウエル領域３２２とＮ型ウエル領域６１１との間のＳＯＩ層１０２の表面上にはフィールド酸化膜が配設され、当該フィールド酸化膜は、Ｐ型ドレイン領域７およびＰ型ウエル領域３２２の表面上にも配設され、それらの上部にはマルチフィールドプレートが配設されているが、図示は省略する。
【０１８９】
また、トレンチ分離壁６９１、６８１および６７０は、ＳＯＩ層１０２を貫通して埋め込み酸化膜１０１に達するトレンチの内壁を内壁酸化膜６０１で覆い、内壁酸化膜６０１で囲まれる領域にドープトポリシリコン等の導電体６０２が埋め込まれた構成となっている。そして、トレンチ分離壁６９１、６８１および６７０の上部にはフィールド酸化膜ＦＬＸが配設されている。
【０１９０】
なお、トレンチ分離壁６９１の両側面は、埋め込み酸化膜１０１に達するＰ型ウエル領域３２４で覆われ、トレンチ分離壁６８１の両側面は、埋め込み酸化膜１０１に達するＰ型ウエル領域３２１および３２３で覆われ、トレンチ分離壁６７０の両側面は、埋め込み酸化膜１０１に達するＰ型ウエル領域３２２および３２３で覆われているが、これは、トレンチ近傍で発生する結晶欠陥を覆い、デバイス内に結晶欠陥に起因するリーク電流が流れないようにするための構成である。
【０１９１】
＜Ｄ−１−３．トレンチ分離壁の構成および機能＞
ここで、トレンチ分離壁６９０の構成および機能について図２２〜図２６を用いて説明する。
【０１９２】
図２２はトレンチ分離壁６９０と、その近傍のＰチャネルＭＯＳトランジスタＰＴの詳細構成を示す平面図である。
【０１９３】
図２２に示すように、トレンチ分離壁６９０はＰチャネルＭＯＳトランジスタＰＴの各電極に平行に配設された複数のトレンチ２２で構成されるマルチトレンチ構造を有している。なお、トレンチ２２間はＳＯＩ層１０２であることは言うまでもない。
【０１９４】
また、ＰチャネルＭＯＳトランジスタＰＴにおける第１ゲート電極１０Ｃと、第２ドレイン電極１３Ｃとの間のＳＯＩ層１０２の上部には、マルチフィールドプレートＭＦＰＺが配設されている。
【０１９５】
そして、マルチフィールドプレートＭＦＰＺの配列方向に沿ったプレート幅（ライン）およびプレート間隔（スペース）は、マルチトレンチ構造のトレンチ幅（ライン）およびトレンチ間隔（スペース）と一致するように構成されている。
【０１９６】
このように構成することで、ソース・ドレイン間の電位分布を均一化して、トレンチ分離壁６９０とＰチャネルＭＯＳトランジスタＰＴとの境界部での電界集中を抑制することができる。
【０１９７】
その仕組みについて図２３〜図２５を用いて説明する。
図２３はトレンチ２２の構成を詳細に示す図であり、図２２に示す構成において、トレンチ２２を拡大して示し、マルチフィールドプレートＭＦＰＺ等は省略している。
【０１９８】
図２３に示すように、各トレンチ２２のそれぞれは、内壁酸化膜２２１によって壁面が覆われ、内壁酸化膜２２１で囲まれた領域にドープトポリシリコン等の導電体２２２が埋め込まれた構成となっている。なお、充填された各導電体は他の特定の部位と電気的に接続されることなく形成されている。
【０１９９】
図２４は順方向阻止電圧印加時にソース・ドレイン間で発生する電界分布を示す図であり、ソース・ドレイン間で発生する電界は、トレンチ２２の内壁酸化膜２２１を通ってＰチャネルＭＯＳトランジスタＰＴのソース電極９１Ｃと第２ドレイン電極１３Ｃとの間の領域に分布しており、電界の集中部が存在せず、ほぼ均一な分布となっている。
【０２００】
一方、電界が集中する構成の一例を図２５に示す。図２５は複数のトレンチ２２で構成されるトレンチ分離壁６９０の代わりに、ＭＯＳトランジスタＰＴのソース・ドレイン間の距離にほぼ一致するトレンチ幅を有する単一のトレンチ２３を配設した構成を示している。
【０２０１】
図２５においてはトレンチ２３の内壁酸化膜２３１だけを示しており、内壁酸化膜２３１のソース電極９１Ｃ側の一辺にはソース電圧（正電位）が与えられ、第２ドレイン電極１３Ｃ側の一辺は接地電位となっている。
【０２０２】
このような構成において、内壁酸化膜２３１で囲まれた領域の導電体内では同電位となるので、ソース・ドレイン間で発生する電界は、内壁酸化膜２３１の第２ドレイン電極１３Ｃ側の一辺において集中し、酸化膜の絶縁破壊電圧の超過による絶縁破壊や、シリコンの物性値である臨界電界強度（Ｖ／ｃｍ）を超えた電界がシリコン中で発生すると、アバランシェ電流が誘起され、空乏層中の空間電荷を補償して、阻止特性（電圧を印加しても電流を流さない特性）を消失させる現象が発生し、所定の耐圧特性が得られなくなる。
【０２０３】
しかし、マルチトレンチ構造を有するトレンチ分離壁６９０においては、上述したように電界集中を防止できるので、耐圧特性が低下することはない。
【０２０４】
また、マルチフィールドプレートＭＦＰＺのラインおよびスペースは、マルチトレンチ構造のラインおよびスペースと一致しているので、ＰチャネルＭＯＳトランジスタＰＴのソース電極９１Ｃと第２ドレイン電極１３Ｃとの間の領域の電界分布を整えることができる。
【０２０５】
＜Ｄ−２．動作＞
ＰチャネルＤＡＤ４０００の動作は、図１８および図１９を用いて説明したＰチャネルＤＡＤ３０００と同様であり、ＰチャネルＭＯＳトランジスタＰＴとＮチャネルＭＯＳ領域ＮＲとは電気的に分離されホールは直接にＮチャネルＭＯＳ領域ＮＲを流れることがなく、また電子もＰチャネルＭＯＳ領域ＰＲを直接に流れることがないので、ホールおよび電子が高密度に得られても、モジュレーションの発生を抑制できる。
【０２０６】
なお、図２１に示すように、ＰチャネルＭＯＳトランジスタＰＴにもＮチャネルＭＯＳ領域ＮＲにも寄生サイリスタ構造が存在しないので、ラッチアップが発生することが原理的に防止され、ラッチアップ耐性の向上を図ることができる。
【０２０７】
また、ＰチャネルＭＯＳトランジスタＰＴがハイサイド領域ＨＲ内に形成されているので、ＰチャネルＭＯＳトランジスタＰＴをＮチャネルＭＯＳ領域ＮＲから電気的に分離する専用のトレンチ分離壁が不要となり、半導体装置の集積度を上げることができる。
【０２０８】
なお、ＰチャネルＤＡＤ４０００においては、ＰチャネルＭＯＳトランジスタＰＴをトレンチ分離壁６９０、６９１および６８１が近接して取り囲み、トレンチ分離壁内に埋め込まれるように構成されるので、ＰチャネルＭＯＳトランジスタＰＴが占有する面積が縮小され、半導体装置の集積度を上げることができる。
【０２０９】
＜Ｄ−３．変形例＞
図２２を用いて説明したトレンチ分離壁６９０においては、ＰチャネルＭＯＳトランジスタＰＴの各電極に平行に複数のトレンチ２２が配設されている構成を示した。そして、トレンチ間にはＳＯＩ層１０２が存在し、当該トレンチ間のＳＯＩ層１０２は、ＰチャネルＭＯＳトランジスタＰＴのソース・ドレイン間のＳＯＩ層１０２に連続する構成を示した。
【０２１０】
しかし、この構成ではＰチャネルＤＡＤ４０００のオン動作において、ＰチャネルＭＯＳトランジスタＰＴのソース・ドレイン間を流れるホールキャリアが、トレンチ２２間のＳＯＩ層１０２に拡散して蓄積し、スイッチング損失の増大を招く可能性がある。
【０２１１】
これを防止するための構成が、図２６に示すトレンチ分離壁６９０Ａである。図２６は図２２に対応する図であり、同一の構成については同一の符号を付し、重複する説明は省略する。また、便宜的にマルチフィールドプレートＭＦＰＺも省略している。
【０２１２】
図２６において、各トレンチ２２の間のＳＯＩ層１０２のＰチャネルＭＯＳトランジスタＰＴ側の端部には、トレンチ２４が配設され、両サイドのトレンチ２２と接触するように配設されている。
【０２１３】
図２７にトレンチ分離壁６９０Ａの詳細部分構成を示す。図２７に示すように、トレンチ２４の第１の辺はトレンチ２２間の長さにほぼ等しく、それに直交する第２の辺は、上記第１の辺とほぼ同じ長さであり、平面視形状は矩形となっている。
【０２１４】
構造的にはトレンチ２２と同様であり、内壁酸化膜２４１によって壁面が覆われ、内壁酸化膜２４１で囲まれた領域にドープトポリシリコン等の導電体２４２が埋め込まれた構成となっている。
【０２１５】
そして、トレンチ２４は、その内壁酸化膜２４１が両サイドのトレンチ２２の内壁酸化膜２２１と接触して一体となるように配設され、トレンチ２２の間のＳＯＩ層１０２にＰチャネルＭＯＳトランジスタＰＴからホールキャリアが流入することを防止する構成となっている。
【０２１６】
なお、トレンチ分離壁６９０Ａに対向するＰチャネルＭＯＳトランジスタＰＴのＳＯＩ層１０２は、正確には図２１に示すＰ型ドレイン領域７（ドリフト領域）であり、ホールキャリアが移動する領域である。
【０２１７】
トレンチ２４の存在により、トレンチ２２間のＳＯＩ層１０２にホールキャリアが蓄積することがなく、スイッチング損失の増大を招くことが防止できる。
【０２１８】
なお、トレンチ分離壁６９０と同様に、トレンチ分離壁６９０Ａによっても電界集中を防止して、安定した耐圧特性を得ることができることは言うまでもない。
【０２１９】
次に、図２８および図２９を用いてトレンチ分離壁６９０Ａの製造方法について説明する。
【０２２０】
まず、図２８に示すように、ＳＯＩ層１０２の第１の主面に、トレンチ２２および２４に対応する開口部ＯＰ１およびＯＰ２を形成する。なお、開口部ＯＰ１間の間隔は２〜３μｍ程度である。
【０２２１】
次に、開口部ＯＰ１およびＯＰ２の内面を酸化して、厚さ０．１〜０．２μｍ（１０００〜２０００オングストローム）程度の内壁酸化膜２２１および２４１を形成する。このとき、内壁酸化膜２２１および２４１が一体化することになる。
【０２２２】
その後、内壁酸化膜２２１および２４１で囲まれる領域に、ドープトポリシリコン等の導電体２２２および２４２を埋め込むことで、トレンチ分離壁６９０Ａを得ることができる。
【０２２３】
【発明の効果】
本発明に係る請求項１記載の半導体装置によれば、第１のＭＯＳトランジスタの主電流が、第２のＭＯＳトランジスタの形成領域を通って第１の主電極に流入することを防止するように分離構造が設けられているので、それぞれの主電流を構成するキャリアであるホールや電子は、分離構造によって互いに隔離されることになり、ホールおよび電子が高密度に得られても、モジュレーションの発生を抑制でき、寄生サイリスタのラッチアップを防止できる。また、第１のＭＯＳトランジスタが第２のＭＯＳトランジスタの形成領域に内包されるような形状において、分離領域のＰＮ接合分離のための不純物領域内に、第１のＭＯＳトランジスタの第１の主電極側から第２の主電極側に向けて少なくとも一列に配列された複数のトレンチを備えているので、順方向阻止電圧印加時に第１および第２の主電極間で発生する電界は、各トレンチの内壁酸化膜を通って分布することになり、電界を各トレンチごとに分担することができ、分離領域における電界集中を緩和して、耐圧特性を安定化できる。また、第１のＭＯＳトランジスタの主電流は、第２の主電極から第１および第２の抵抗成分を経由して第２のＭＯＳトランジスタの第１の主電極に到達するが、この際に、第１および第２の抵抗成分中にて発生した電位差が所定の値になった時点で第２のＭＯＳトランジスタの制御電極が制御され、第２のＭＯＳトランジスタのオン・オフ動作を制御することができる。
【０２２５】
本発明に係る請求項２記載の半導体装置によれば、複数のトレンチの配列方向に沿ったトレンチ幅およびトレンチ間隔は、マルチフィールドプレートの配列方向に沿ったプレート幅およびプレート間隔にほぼ一致するように設定されるので、複数のトレンチで分配された電界分布はマルチフィールドプレートによっても維持され、マルチフィールドプレートと組み合わせて用いることで、分離領域における電界集中をさらに緩和することができる。
【０２２６】
本発明に係る請求項３記載の半導体装置によれば、第１および第２のＭＯＳトランジスタを独立して配設し、第１および第２のトレンチ分離壁によって第１および第２のＭＯＳトランジスタを電気的に分離するので、それぞれの主電流を構成するキャリアであるホールや電子は、分離構造によって互いに隔離されることになり、ホールおよび電子が高密度に得られても、モジュレーションの発生を抑制できる。また、第１および第２のＭＯＳトランジスタを独立して配設し、電気的に分離することで、寄生サイリスタ構造が存在せず、ラッチアップが発生することが原理的に防止され、ラッチアップ耐性の向上を図ることができる。また、第１のＭＯＳトランジスタの主電流は、第２の主電極から第１および第２の抵抗成分を経由して第２のＭＯＳトランジスタの第１の主電極に到達するが、この際に、第１および第２の抵抗成分中にて発生した電位差が所定の値になった時点で第２のＭＯＳトランジスタの制御電極が制御され、第２のＭＯＳトランジスタのオン・オフ動作を制御することができる。
【０２２７】
本発明に係る請求項４記載の半導体装置によれば、第１および第２のＭＯＳトランジスタを独立して配設し、第１のＭＯＳトランジスタは第１のトレンチ分離壁で囲まれるハイサイド領域内に配設され、第２のＭＯＳトランジスタは第２のトレンチ分離壁で囲まれて電気的に分離されるので、それぞれの主電流を構成するキャリアであるホールや電子は、分離構造によって互いに隔離されることになり、ホールおよび電子が高密度に得られても、モジュレーションの発生を抑制できる。また、第１および第２のＭＯＳトランジスタを独立して配設し、電気的に分離することで、寄生サイリスタ構造が存在せず、ラッチアップが発生することが原理的に防止され、ラッチアップ耐性の向上を図ることができる。また、第１のＭＯＳトランジスタがハイサイド領域に形成されるので、第１のＭＯＳトランジスタを電気的に分離する専用のトレンチ分離壁が不要となり、半導体装置の集積度を上げることができる。また、第１のＭＯＳトランジスタの主電流は、第２の主電極から第１および第２の抵抗成分を経由して第２のＭＯＳトランジスタの第１の主電極に到達するが、この際に、第１および第２の抵抗成分中にて発生した電位差が所定の値になった時点で第２のＭＯＳトランジスタの制御電極が制御され、第２のＭＯＳトランジスタのオン・オフ動作を制御することができる。
【０２２８】
本発明に係る請求項５記載の半導体装置によれば、第１および第２のＭＯＳトランジスタを独立して配設し、第１のＭＯＳトランジスタは第１のトレンチ分離壁で囲まれるハイサイド領域内において、第１のトレンチ分離壁内に埋め込まれるように配設されて電気的に分離されるので、それぞれの主電流を構成するキャリアであるホールや電子は、分離構造によって互いに隔離されることになり、ホールおよび電子が高密度に得られても、モジュレーションの発生を抑制できる。また、第１および第２のＭＯＳトランジスタを独立して配設し、電気的に分離することで、寄生サイリスタ構造が存在せず、ラッチアップが発生することが原理的に防止され、ラッチアップ耐性の向上を図ることができる。また、第１のＭＯＳトランジスタは第１のトレンチ分離壁内に埋め込まれるように配設されるので、第１のＭＯＳトランジスタが占有する面積が縮小され、半導体装置の集積度を上げることができる。また、第１のＭＯＳトランジスタの主電流は、第２の主電極から第１および第２の抵抗成分を経由して第２のＭＯＳトランジスタの第１の主電極に到達するが、この際に、第１および第２の抵抗成分中にて発生した電位差が所定の値になった時点で第２のＭＯＳトランジスタの制御電極が制御され、第２のＭＯＳトランジスタのオン・オフ動作を制御することができる。
【０２２９】
本発明に係る請求項６記載の半導体装置によれば、順方向阻止電圧印加時に第１および第２の主電極間で発生する電界は、側面分離壁を構成する各トレンチの内壁酸化膜を通って分布することになり、第１のＭＯＳトランジスタの第１および第２の主電極間において、ほぼ均一に分布し、側面分離壁において電界の集中部が存在せず、電界集中を緩和して、耐圧特性を安定化できる。
【０２３０】
本発明に係る請求項７記載の半導体装置によれば、複数の第２のトレンチが複数の第１のトレンチ間のＳＯＩ層の端部を塞ぐように配列され、複数の第１のトレンチの内壁酸化膜と複数の第２のトレンチの内壁酸化膜とが互いに接合して一体化しているので、オン動作において、第１のＭＯＳトランジスタの第１および第２の主電極間を流れるキャリアが、複数の第１のトレンチ間のＳＯＩ層に拡散することが防止され、スイッチング損失の増大を招くことを防止できる。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態１の半導体装置の平面構成を示す図である。
【図２】 本発明に係る実施の形態１の半導体装置の断面構成を示す図である。
【図３】 本発明に係る実施の形態１の半導体装置の部分断面構成を示す図である。
【図４】 本発明に係る実施の形態１の半導体装置の部分構成を示す斜視図である。
【図５】 本発明に係る実施の形態１の半導体装置の効果を説明する図である。
【図６】 マルチトレンチの製造工程を示す断面図である。
【図７】 マルチトレンチの製造工程を示す断面図である。
【図８】 マルチトレンチの製造工程を示す断面図である。
【図９】 マルチトレンチの製造工程を示す断面図である。
【図１０】 マルチフィールドプレートが１層の場合の構成を示す図である。
【図１１】 マルチフィールドプレートの効果を説明する模式図である。
【図１２】 マルチフィールドプレートが２層の場合の構成を示す図である。
【図１３】 マルチフィールドプレートの効果を説明する模式図である。
【図１４】 マルチフィールドプレートの配設状態の一例を示す平面図である。
【図１５】 マルチフィールドプレートの配設状態の変形例を示す平面図である。
【図１６】 本発明に係る実施の形態２の半導体装置の平面構成を示す図である。
【図１７】 本発明に係る実施の形態２の半導体装置の断面構成を示す図である。
【図１８】 本発明に係る実施の形態３の半導体装置の平面構成を示す図である。
【図１９】 本発明に係る実施の形態３の半導体装置の断面構成を示す図である。
【図２０】 本発明に係る実施の形態４の半導体装置の平面構成を示す図である。
【図２１】 本発明に係る実施の形態４の半導体装置の断面構成を示す図である。
【図２２】 本発明に係る実施の形態４の半導体装置の部分平面構成を示す図である。
【図２３】 本発明に係る実施の形態４の半導体装置の部分平面構成を示す図である。
【図２４】 本発明に係る実施の形態４の半導体装置の効果を説明する図である。
【図２５】 本発明に係る実施の形態４の半導体装置の構成を適用しない場合の問題点を説明する図である。
【図２６】 本発明に係る実施の形態４の半導体装置の変形例の部分平面構成を示す図である。
【図２７】 本発明に係る実施の形態４の半導体装置の変形例の部分平面構成を示す図である。
【図２８】 本発明に係る実施の形態４の半導体装置の変形例の製造工程をす図である。
【図２９】 本発明に係る実施の形態４の半導体装置の変形例の製造工程をす図である。
【図３０】 従来のＤＡＤの平面構成を示す図である。
【図３１】 従来のＤＡＤの断面構成を示す図である。
【図３２】 従来のＤＡＤの等価回路を示す図である。
【符号の説明】
９，９Ａ，９Ｂ，９１Ｃ，９２Ｃ ソース電極、１０Ａ，１０Ｂ，１０Ｃ 第１ゲート電極、１１Ａ，１１Ｂ，１１Ｃ 第２ゲート電極、１２Ａ，１２Ｂ，１２Ｃ 第１ドレイン電極、１３Ａ，１３Ｂ，１３Ｃ 第２ドレイン電極、２０ 分離領域、２１，２２，２４ トレンチ、ＭＦＰ１，ＭＦＰ２，ＭＦＰＺ マルチフィールドプレート、６１０〜６９０，６８１，６９１ トレンチ分離壁、２１１，２２１，２４１ 内壁酸化膜、２１２，２２２，２４２ 導電体。
【発明の属する技術分野】
本発明は半導体装置に関し、特に、電力用集積回路装置に内蔵される電力用半導体装置に関する。
【０００２】
【従来の技術】
電力用半導体装置（パワーデバイス）と論理回路をワンチップ上に集積した電力用集積回路装置（パワーＩＣあるいはＨＶＩＣ：High Voltage IC）は、モーター制御をはじめとするメカトロニクス分野で高機能化と低コスト化を図るために欠かせない装置である。
【０００３】
特に電力ラインのブリッジ整流を行う上で、ハイサイド（高電位）回路から発信される信号（ハイサイド信号）をローサイド（低電位）回路に伝えるハイサイドレベルシフトデバイスには、通常はＰチャネルＬＨＶＭＯＳ（Lateral High Voltage MOS)トランジスタや、ＰチャネルＤＡＤ（Dual Action Device）が使われている。
【０００４】
ＰチャネルＤＡＤは、ＰチャネルＬＨＶＭＯＳトランジスタとＮチャネルＬＨＶＭＯＳトランジスタを一体的に形成した構造を有し、ＰチャネルＬＨＶＭＯＳトランジスタと比較してオン電流密度を５倍以上に向上させることができる特徴がある（参考資料：K.Watabe et al.,IEEE Journal of Solid-state circuits,vol.33,No.9,September 1998 "An 0.8μm High-Voltage IC Using a Newly Designed 600-V Lateral P-Channel Dual-Action Device on SOI）。
【０００５】
図３０に従来のＰチャネルＤＡＤ９００の平面構成を示し、図３１に、図３０におけるＡ−Ａ線での断面構成を示す。
【０００６】
図３０に示すように、ＰチャネルＤＡＤ９００は直線状のソース電極１０９を中央部に有し、その外周を第１ゲート電極１１０が取り囲み、さらに外周を、第２ドレイン電極１１３、第２ゲート電極１１１、第１ドレイン電極１１２が順に取り囲む構造となっている。なお、何れの電極も長円環状をなしている。
【０００７】
なお、ソース電極１０９、第１ゲート電極１１０、第２ドレイン電極１１２、第２ゲート電極１１１および第１ドレイン電極１１２にはそれぞれ、ソース配線ＳＬ、第１ゲート配線Ｇ１、第２ドレイン配線Ｄ２、第２ゲート配線Ｇ２および第１ドレイン配線Ｄ１が接続されている。
【０００８】
そして、第２ドレイン配線Ｄ２と第２ゲート配線Ｇ２とは抵抗Ｒ１を介して電気的に接続され、第２ゲート配線Ｇ２と第１ドレイン配線Ｄ１とは抵抗Ｒ２を介して電気的に接続されている。
【０００９】
次に、図３１を用いて断面構成について説明する。図３１に示すようにＰチャネルＤＡＤ９００は、シリコン基板等の支持基板１００上に、埋め込み酸化膜１０１およびＳＯＩ層１０２（Ｎ型不純を比較的低濃度に含む：Ｎ-）が配設されたＳＯＩ基板上に形成される。
【００１０】
図３１において、ＳＯＩ層１０２の表面内に、図に向かって左側からＰ型ウエル領域１０３１、Ｐ型ウエル領域１０３２およびＮ型ウエル領域１０４がそれぞれ独立して配設されている。また、Ｐ型ウエル領域１０３２とＮ型ウエル領域１０４との間には、Ｐ型ウエル領域１０３２に連続するようにＰ型ドレイン領域１０７（Ｐ型不純を比較的低濃度に含む：Ｐ-）が形成されている。なお、Ｐ型ドレイン領域１０７の形成深さは、Ｐ型ウエル領域１０３２よりも浅い。
【００１１】
そして、Ｐ型ウエル領域１０３１の表面内には、図に向かって左側からＰ型拡散領域１０５１（Ｐ型不純を比較的高濃度に含む：Ｐ+）およびＮ型拡散領域１０６１（Ｎ型不純を比較的高濃度に含む：Ｎ+）が隣接して形成され、Ｎ型ウエル領域１０４の表面内には、図に向かって右側からＮ型拡散領域１０６２（Ｎ+）およびＰ型拡散領域１０５２（Ｐ+）が隣接して形成されている。
【００１２】
また、ＳＯＩ層１０２の第１の主面上には、Ｐ型拡散領域１０５１およびＮ型拡散領域１０６１を短絡するように接触して形成された第１ドレイン電極１１２、Ｐ型ウエル領域１０３２上に接触して形成された第２ドレイン電極１１３、Ｐ型拡散領域１０５２およびＮ型拡散領域１０６２を短絡するように接触して形成されたソース電極１０９が配設されている。
【００１３】
さらに、絶縁ゲート電極として、Ｐ型ドレイン領域１０７の端縁部上から、（Ｐ型ドレイン領域１０７とＮ型ウエル領域１０４との間の）ＳＯＩ層１０２上、Ｎ型ウエル領域１０４上およびＰ型拡散領域１０５２の端縁部上をカバーするように第１ゲート電極１１０が配設され、また、Ｎ型拡散領域１０６１の端縁部上から、Ｐ型ウエル領域１０３１上、（Ｐ型ウエル領域１０３１とＰ型ウエル領域１０３２との間の）ＳＯＩ層１０２上、Ｐ型ウエル領域１０３２の端縁部上をカバーするように第２ゲート電極１１１が配設されている。なお、第１ゲート電極１１０および第２ゲート電極１１１はＳＯＩ層１０２との間にゲート絶縁膜ＧＸを有している。
【００１４】
また、支持基板１００の第２の主面上には、全面に渡って裏面電極１１４が配設され、通常は接地電位に接続されている。
【００１５】
次に動作について説明する。
まず、オフ状態（順方向阻止状態）は、第１ドレイン電極１１２と裏面電極１１４とを接地電位に接続して相互に短絡し、ソース電極１０９に電源電圧を与えて正電位とし、第１ゲート電極１１０をソース電極１０９に接続して短絡させることにより実現できる。なお、オフ状態下および以後説明するオン動作においても第２ゲート電極Ｇ２はフリー（外部から制御信号が与えられることはない）である。
【００１６】
オン状態は、第１ゲート電極１１０の電位をソース電極１０９に対してマイナス側に制御することによって実現できる。すなわち、第１ゲート電極１１０の電位をソース電極１０９に対して低くすることで、第１ゲート電極１１０直下のＮ型ウエル領域１０４およびＳＯＩ層１０２の表面内でＰ型チャネルが形成され、Ｐ型拡散領域１０５２からＰ型ドレイン領域１０７に向かってホールが注入される。これは通常の横型ＰチャネルＭＯＳトランジスタと同じ動作である。
【００１７】
Ｐ型ドレイン領域１０７に注入されたホールは、第２ドレイン電極１１３を通り抵抗Ｒ１およびＲ２を経由して第１ドレイン電極１１２に到達するが、この際に、抵抗Ｒ１およびＲ２中にて発生した電位差が所定の値になった時点で第２ゲート電極１１１がゲートとして機能し、その直下のＰ型ウエル領域１０３１の表面内にＮ型チャネルが形成される。
【００１８】
その結果、Ｎ型拡散領域１０６１からＳＯＩ層１０２に向かって電子が注入され、注入された電子はＮ型ウエル領域１０４、Ｎ型拡散領域１０６２を経由してソース電極１０９に到達する。これは横型ＮチャネルＭＯＳトランジスタと同じ動作である。
【００１９】
このように、ＰチャネルＤＡＤとは横型ＰチャネルＭＯＳトランジスタと横型ＮチャネルＭＯＳトランジスタとが一体的に複合したデバイスであり、電源側信号（ハイサイド信号）で第１ゲート電極１１０が制御され、オン状態ではＮチャネルＭＯＳＦＥＴが動作するので、オン抵抗を低減できるという利点があった。
【００２０】
【発明が解決しようとする課題】
しかし、従来のＰチャネルＤＡＤ９００は以上のように構成されているため、Ｐ型拡散領域１０５２、Ｎ型ウエル領域１０４、ＳＯＩ層１０２、Ｐ型ウエル領域１０３１、Ｎ型拡散領域１０６１で構成される、Ｐ／Ｎ／Ｐ／Ｎ構造を必然的に内蔵してしまい、この構造によって形成される寄生サイリスタがオンしてしまうと、デバイスはラッチアップ状態となり制御不能に陥るという問題があった。
【００２１】
図３２にＰチャネルＤＡＤ９００の等価回路図を示す。図３２において、ＰチャネルＭＯＳトランジスタＱ１のソースにＮＰＮ型トランジスタＱ３のエミッタが接続され、ＮＰＮ型トランジスタＱ３のコレクタがＰＮＰ型トランジスタＱ４のベースに接続され、ＰＮＰ型トランジスタＱ４のコレクタがＮＰＮ型トランジスタＱ３のベースに接続され、ＰＮＰ型トランジスタＱ４のエミッタが、ＮチャネルＭＯＳトランジスタＱ２のドレインに接続され、ＰチャネルＤＡＤ９００のソース（Ｓ）−ドレイン（Ｄ）間にサイリスタが寄生した構成となっている。
【００２２】
このような構成において、電子およびホールが高密度に注入されると、モジュレーションを引き起こし、ラッチアップ状態になる可能性がある。
【００２３】
本発明は上記のような問題点を解消するためになされたもので、ラッチアップ耐性を向上し、耐電圧特性を安定させたＤＡＤを提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置は、支持基板上に、埋め込み酸化膜およびＳＯＩ層を有して構成されるＳＯＩ基板上に配設され、主電流が横方向に流れる導電型の異なる第１および第２のＭＯＳトランジスタを備え、前記第１のＭＯＳトランジスタの主電流に基づく電位により前記第２のＭＯＳトランジスタの制御電極の電位を制御して前記第２のＭＯＳトランジスタのオン・オフ動作を制御する半導体装置であって、前記第１のＭＯＳトランジスタの主電流が、前記第２のＭＯＳトランジスタの形成領域を通って前記第２のＭＯＳトランジスタの第１の主電極に流入する経路を遮断するように、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとを電気的に分離する分離構造を前記ＳＯＩ層内に備え、前記第１のＭＯＳトランジスタが、平面視形状が直線状の第１の主電極と、前記第１の主電極に平行するように配設され、前記第１の主電極を超えない長さの直線状の制御電極と、前記制御電極に平行するように配設された、前記制御電極と同等の長さの直線状の第２の主電極とを備え、前記第２のＭＯＳトランジスタは、前記第２のＭＯＳトランジスタの前記第１の主電極の平面視形状が、前記第１のＭＯＳトランジスタの前記第１の主電極を中心部として囲み、前記第１のＭＯＳトランジスタを内包する長円環状であって、その内側に沿って配設され、その開口部に前記第１のＭＯＳトランジスタを配置した平面視形状がＣ字形状の制御電極と、第２の主電極とを備え、前記第２の主電極は、前記第１のＭＯＳトランジスタの前記第１の主電極と共通の電極であり、前記分離構造は、前記第１のＭＯＳトランジスタの前記制御電極および前記第２の主電極の両端部にそれぞれ配設され、前記第１のＭＯＳトランジスタの前記制御電極および前記第２の主電極の一方および他方の端部間にそれぞれ渡る分離領域を備え、前記分離領域は、ＰＮ接合分離のための不純物領域によってその外形が規定され、前記不純物領域内に配設され、前記ＳＯＩ基板を構成する埋め込み酸化膜に達する複数のトレンチを備え、前記複数のトレンチは、前記第１のＭＯＳトランジスタの前記第１の主電極側から前記第２の主電極側に向けて少なくとも一列に配列され、それぞれは、内壁を覆う内壁酸化膜と、前記内壁酸化膜で囲まれた領域に埋め込まれた導電体とを有し、前記第１のＭＯＳトランジスタの前記第２の主電極は、前記第２のＭＯＳトランジスタの前記制御電極に第１の抵抗成分を介して接続され、前記第２のＭＯＳトランジスタの前記制御電極は、前記第２のＭＯＳトランジスタの前記第１の主電極に第２の抵抗成分を介して接続される。
【００２６】
本発明に係る請求項２記載の半導体装置は、前記第２のＭＯＳトランジスタの前記第１の主電極よりも内側の前記ＳＯＩ層の上部に、前記第１のＭＯＳトランジスタの前記第１の主電極を中心として同心状に複数配設されたマルチフィールドプレートをさらに備え、前記複数のトレンチの前記配列方向に沿ったトレンチ幅およびトレンチ間隔は、前記マルチフィールドプレートの配列方向に沿ったプレート幅およびプレート間隔にほぼ一致するように設定される。
【００２７】
本発明に係る請求項３記載の半導体装置は、支持基板上に、埋め込み酸化膜およびＳＯＩ層を有して構成されるＳＯＩ基板上に配設され、主電流が横方向に流れる導電型の異なる第１および第２のＭＯＳトランジスタを備え、前記第１のＭＯＳトランジスタの主電流に基づく電位により前記第２のＭＯＳトランジスタの制御電極の電位を制御して前記第２のＭＯＳトランジスタのオン・オフ動作を制御する半導体装置であって、前記第１のＭＯＳトランジスタの主電流が、前記第２のＭＯＳトランジスタの形成領域を通って前記第２のＭＯＳトランジスタの第１の主電極に流入する経路を遮断するように、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとを電気的に分離する分離構造を前記ＳＯＩ層内に備え、前記第１のＭＯＳトランジスタが、同心構造の中心をなす第１の主電極と、前記第１の主電極を囲む制御電極と、前記制御電極を囲む第２の主電極とを備え、前記第２のＭＯＳトランジスタは、同心構造の最外周をなす前記第１の主電極と、同心構造の中心をなす第２の主電極と、前記第１の主電極の内側に沿って配設された制御電極とを備え、前記分離構造は、前記第１のＭＯＳトランジスタを囲むように前記ＳＯＩ層中に配設され、前記埋め込み酸化膜に達する第１のトレンチ分離壁と、前記第２のＭＯＳトランジスタを囲むように前記ＳＯＩ層中に配設され、前記埋め込み酸化膜に達する第２のトレンチ分離壁とを備え、前記第１および第２のトレンチ分離壁のそれぞれは、内壁を覆う内壁酸化膜と、前記内壁酸化膜で囲まれた領域に埋め込まれた導電体とを有し、前記第１のＭＯＳトランジスタの前記第２の主電極は、前記第２のＭＯＳトランジスタの前記制御電極に第１の抵抗成分を介して接続され、前記第２のＭＯＳトランジスタの前記制御電極は、前記第２のＭＯＳトランジスタの前記第１の主電極に第２の抵抗成分を介して接続される。
【００２８】
本発明に係る請求項４記載の半導体装置は、支持基板上に、埋め込み酸化膜およびＳＯＩ層を有して構成されるＳＯＩ基板上に配設され、主電流が横方向に流れる導電型の異なる第１および第２のＭＯＳトランジスタを備え、前記第１のＭＯＳトランジスタの主電流に基づく電位により前記第２のＭＯＳトランジスタの制御電極の電位を制御して前記第２のＭＯＳトランジスタのオン・オフ動作を制御する半導体装置であって、前記第１のＭＯＳトランジスタの主電流が、前記第２のＭＯＳトランジスタの形成領域を通って前記第２のＭＯＳトランジスタの第１の主電極に流入する経路を遮断するように、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとを電気的に分離する分離構造を前記ＳＯＩ層内に備え、前記第１のＭＯＳトランジスタが、同心構造の最外周をなす第１の主電極と、前記第１の主電極の内側に沿って配設された制御電極と、同心構造の中心をなす第２の主電極とを備え、前記第２のＭＯＳトランジスタは、同心構造の最外周をなす前記第１の主電極と、同心構造の中心をなす第２の主電極と、前記第１の主電極の内側に沿って配設された制御電極とを備え、前記分離構造は、比較的高電位のハイサイド領域および前記第２のＭＯＳトランジスタを囲むように前記ＳＯＩ層中に配設され、前記埋め込み酸化膜に達する第１および第２のトレンチ分離壁を備え、前記第１および第２のトレンチ分離壁のそれぞれは、内壁を覆う内壁酸化膜と、前記内壁酸化膜で囲まれた領域に埋め込まれた導電体とを有し、前記第１のＭＯＳトランジスタは前記ハイサイド領域内に配設され、前記第１のＭＯＳトランジスタの前記第２の主電極は、前記第２のＭＯＳトランジスタの前記制御電極に第１の抵抗成分を介して接続され、前記第２のＭＯＳトランジスタの前記制御電極は、前記第２のＭＯＳトランジスタの前記第１の主電極に第２の抵抗成分を介して接続されている。
【００２９】
本発明に係る請求項５記載の半導体装置は、支持基板上に、埋め込み酸化膜およびＳＯＩ層を有して構成されるＳＯＩ基板上に配設され、主電流が横方向に流れる導電型の異なる第１および第２のＭＯＳトランジスタを備え、前記第１のＭＯＳトランジスタの主電流に基づく電位により前記第２のＭＯＳトランジスタの制御電極の電位を制御して前記第２のＭＯＳトランジスタのオン・オフ動作を制御する半導体装置であって、前記第１のＭＯＳトランジスタの主電流が、前記第２のＭＯＳトランジスタの形成領域を通って前記第２のＭＯＳトランジスタの第１の主電極に流入する経路を遮断するように、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとを電気的に分離する分離構造を前記ＳＯＩ層内に備え、前記第１のＭＯＳトランジスタが、平面視形状が直線状の第１の主電極と、前記第１の主電極に平行するように配設され、前記第１の主電極を超えない長さの直線状の制御電極と、前記制御電極に平行するように配設された、前記制御電極と同等の長さの直線状の第２の主電極とを備え、前記第２のＭＯＳトランジスタは、同心構造の最外周をなす前記第１の主電極と、同心構造の中心をなす第２の主電極と、前記第１の主電極の内側に沿って配設された制御電極とを備え、前記分離構造は、比較的高電位のハイサイド領域および前記第２のＭＯＳトランジスタを囲むように前記ＳＯＩ層中に配設され、前記埋め込み酸化膜に達する第１および第２のトレンチ分離壁を備え、前記第１のＭＯＳトランジスタは前記ハイサイド領域内に配設され、前記第１および第２のトレンチ分離壁のそれぞれは、内壁を覆う内壁酸化膜と、前記内壁酸化膜で囲まれた領域に埋め込まれた導電体とを有し、第１のトレンチ分離壁は、前記第１のＭＯＳトランジスタの前記第１の主電極、前記制御電極および前記第２の主電極の両端部にそれぞれ配設され、前記第１の主電極、前記制御電極および前記第２の主電極の一方および他方の端部間にそれぞれ渡る側面分離壁と、前記第１のＭＯＳトランジスタの前記第１の主電極および前記第２の主電極の外側に配設された第１および第２の分離壁とを有し、前記側面分離壁と前記第１および第２の分離壁とで前記第１のＭＯＳトランジスタを囲み、前記第１のＭＯＳトランジスタの前記第２の主電極は、前記第２のＭＯＳトランジスタの前記制御電極に第１の抵抗成分を介して接続され、前記第２のＭＯＳトランジスタの前記制御電極は、前記第２のＭＯＳトランジスタの前記第１の主電極に第２の抵抗成分を介して接続される。
【００３０】
本発明に係る請求項６記載の半導体装置は、前記側面分離壁は、前記第１のＭＯＳトランジスタの各電極に平行に所定間隔で配設された複数のトレンチを有し、前記複数のトレンチのそれぞれは、前記内壁酸化膜と、前記内壁酸化膜で囲まれた領域に埋め込まれた前記導電体とを有し、前記複数のトレンチは、それぞれの一端が、前記第１のＭＯＳトランジスタの形成領域の端縁部に沿って並ぶように配列される。
【００３１】
本発明に係る請求項７記載の半導体装置は、前記側面分離壁が、前記第１のＭＯＳトランジスタの各電極に平行に所定間隔で配設された複数の第１のトレンチと、前記複数の第１のトレンチの配列の端縁部に配設された平面視形状が矩形の複数の第２のトレンチとを有し、前記複数の第１および第２のトレンチのそれぞれは、前記内壁酸化膜と、前記内壁酸化膜で囲まれた領域に埋め込まれた前記導電体とを有し、前記複数の第１のトレンチは、それぞれの一端が、前記第１のＭＯＳトランジスタの形成領域の端縁部に沿って並ぶように配列され、前記複数の第２のトレンチは、前記複数の第１のトレンチ間の前記ＳＯＩ層の端部を塞ぐように配列され、前記複数の第１のトレンチの前記内壁酸化膜と前記複数の第２のトレンチの前記内壁酸化膜とが互いに接合して一体化している。
【００３３】
【発明の実施の形態】
＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
本発明に係る実施の形態１として、図１〜図４を用いてＰチャネルＤＡＤ（Dual Action Device）１０００の構成について説明する。
【００３４】
＜Ａ−１−１．平面構成＞
図１はＰチャネルＤＡＤ１０００の平面構成を示す図である。図１に示すように、ＰチャネルＤＡＤ１０００は直線状のソース電極９を中央部に有し、ソース電極９を取り囲むように、長円環状の第１ドレイン電極１２が配設されている。また、第１ドレイン電極１２の内周に沿ってＣ字形状の第２ゲート電極１１が配設されている。
【００３５】
また、ソース電極９に平行するように第１ゲート電極１０が配設され、第１ゲート電極１０に平行するように第２ドレイン電極１３が配設されている。第１ゲート電極１０および第２ドレイン電極１３はソース電極９の長さを超えない長さの直線状の電極であり、各々の両端部には分離領域２０（分離構造）が配設され、２つの分離領域２０とソース電極９とで囲まれる領域が、ＰチャネルＭＯＳトランジスタが形成されるＰチャネルＭＯＳ領域ＰＲとなる。
【００３６】
そして、第２ゲート電極１１は２つの分離領域２０の手前に端部を有し、ＰチャネルＭＯＳ領域はＣ字形状の開口部から内側にかけて配設されたレイアウトとなっている。
【００３７】
また、ソース電極９と、それを囲む第２ゲート電極１１および第１ドレイン電極１２によってＮチャネルＭＯＳトランジスタが形成され、ＰチャネルＭＯＳ領域ＰＲの３方を囲むようにＮチャネルＭＯＳ領域ＮＲが配設されたレイアウトとなっている。
【００３８】
ソース電極９、第１ゲート電極１０および第２ドレイン電極１３にはそれぞれソース配線ＳＬ、第１ゲート配線Ｇ１、第２ドレイン配線Ｄ２が接続されている。
【００３９】
ソース配線ＳＬおよび第１ゲート配線Ｇ１は、例えば第２層アルミ配線で構成され、ソース配線ＳＬは第１ゲート電極１０および第２ドレイン電極１３上をオーバーラップするように配設され、第１ゲート配線Ｇ１は第２ドレイン電極１３上をオーバーラップするように配設されている。
【００４０】
また、第２ゲート電極１１および第１ドレイン電極１２には、それぞれ第２ゲート配線Ｇ２および第１ドレイン配線Ｄ１が接続されている。なお第２ゲート配線Ｇ１は、例えば第２層アルミ配線で構成され、第２ドレイン配線Ｄ２は、例えば第１層アルミ配線で構成されている。
【００４１】
そして、第２ドレイン配線Ｄ２と第２ゲート配線Ｇ２とは抵抗Ｒ１を介して電気的に接続され、第２ゲート配線Ｇ２と第１ドレイン配線Ｄ１とは抵抗Ｒ２を介して電気的に接続されている。
【００４２】
なお、第１ゲート電極１０および第２ゲート電極１１は不純物を含んだドープトポリシリコンで構成され、第１ゲート配線Ｇ１および第２ゲート配線Ｇ２とはコンタクトホールにより接続される構成となっている。
【００４３】
分離領域２０は、平面視形状がほぼ矩形になるように配設されたＰ型不純物領域内に、トレンチ２１が複数配設されたマルチトレンチ構造となっている。各トレンチ２１にはポリシリコン等の導電体が充填されており、充填された各導電体は他の特定の部位と電気的に接続されることなく形成されている。なお、分離領域２０の構成については後にさらに説明する。
【００４４】
＜Ａ−１−２．主要部断面構成＞
図１におけるＢ−Ｂ線での断面構成を図２に示す。図２に示すようにＰチャネルＤＡＤ１０００は、シリコン基板等の支持基板１００上に、埋め込み酸化膜１０１およびＳＯＩ層１０２（Ｎ型不純を比較的低濃度に含む：Ｎ-）が配設されたＳＯＩ基板上に形成される。
【００４５】
図２において、ＳＯＩ層１０２の表面内に、図に向かって左側からＰ型ウエル領域３１、Ｎ型ウエル領域４、Ｐ型ウエル領域３２（Ｐ型不純を比較的高濃度に含む：Ｐ+）およびＰ型ウエル領域３１が、それぞれ独立して配設されている。なお、左右端にあるＰ型ウエル領域３１は平面視形状が長円環状の連続した不純物領域の断面である。
【００４６】
また、Ｐ型ウエル領域３２とＮ型ウエル領域４との間には、Ｐ型ウエル領域３２に連続するようにＰ型ドレイン領域７（Ｐ型不純を比較的低濃度に含む：Ｐ-）が形成されている。なお、Ｐ型ドレイン領域７の形成深さは、Ｐ型ウエル領域３２よりも浅い。
【００４７】
そして、図に向かって左側のＰ型ウエル領域３１の表面内には、図に向かって左側からＰ型拡散領域５１（Ｐ型不純を比較的高濃度に含む：Ｐ+）およびＮ型拡散領域６１（Ｎ型不純を比較的高濃度に含む：Ｎ+）が隣接して配設され、Ｎ型ウエル領域４の表面内には、図に向かって左側からＮ型拡散領域６２（Ｎ+）およびＰ型拡散領域５２（Ｐ+）が隣接して配設され、図に向かって右側のＰ型ウエル領域３１の表面内にはＰ型拡散領域５１が配設されている。
【００４８】
また、Ｐ型ウエル領域３１とＮ型ウエル領域４との間のＳＯＩ層１０２の表面上にはフィールド酸化膜ＦＬＸが配設されている。なお、当該フィールド酸化膜ＦＬＸは、Ｐ型ドレイン領域７およびＰ型ウエル領域３２の表面上にも配設されている。
【００４９】
さらに、フィールド酸化膜ＦＬＸの上部には、マルチフィールドプレートＭＦＰ２が配設されている。なお、マルチフィールドプレートＭＦＰ２の構成については後にさらに説明する。
【００５０】
そして、ＳＯＩ層１０２の第１の主面上には、Ｐ型拡散領域５１およびＮ型拡散領域６１を短絡するように接触して形成された第１ドレイン電極１２、Ｐ型ウエル領域３２上に接触して形成された第２ドレイン電極１３、Ｐ型拡散領域５２およびＮ型拡散領域６２を短絡するように接触して形成されたソース電極９が配設されている。
【００５１】
さらに、絶縁ゲート電極として、Ｐ型ドレイン領域７の端縁部上から、（Ｐ型ドレイン領域７とＮ型ウエル領域４との間の）ＳＯＩ層１０２上、Ｎ型ウエル領域４上およびＰ型拡散領域５２の端縁部上をカバーするように第１ゲート電極１０が配設され、また、Ｎ型拡散領域６１の端縁部上から、Ｐ型ウエル領域３１上およびＳＯＩ層１０２上をカバーするように第２ゲート電極１１が配設されている。なお、第１ゲート電極１０および第２ゲート電極１１はポリシリコンで構成され、ゲート絶縁膜ＧＸによって絶縁されている。そして、どちらもフィールド酸化膜ＦＬＸの端部に一部が係合している。
【００５２】
また、第２ドレイン電極１３とフィールド酸化膜ＦＬＸとの間のＰ型ウエル領域３２上には、第２ゲート電極１１と同じ工程で形成されたゲート電極１１ａが配設され、Ｎ型ウエル領域４の端縁部上部からＳＯＩ層１０２上をカバーするように第１ゲート電極１０と同じ工程で形成されたゲート電極１０ａが配設されている。なお、ゲート電極１０ａおよび１１ａはゲート絶縁膜ＧＸによって絶縁され、どちらもフィールド酸化膜ＦＬＸの端部に一部が係合している。
【００５３】
そして、ＳＯＩ層１０２の第１の主面上を覆うように、層間絶縁膜ＩＺが配設されている。なお、層間絶縁膜ＩＺはソース電極９の上部が開口部となっており、ソース配線ＳＬは当該開口部においてソース電極９と接続し、さらに層間絶縁膜ＩＺの上部に配設されている。
【００５４】
また、層間絶縁膜ＩＺおよびソース配線ＳＬを覆うようにガラス等の保護膜ＧＺが配設されている。
【００５５】
また、支持基板１００の第２の主面上には、全面に渡って裏面電極１４が配設されている。
【００５６】
＜Ａ−１−３．分離領域の断面構成＞
次に、図１におけるＣ−Ｃ線での断面構成、すなわち分離領域２０の断面構成を図３に示す。図３に示すように分離領域２０は、Ｎ型ウエル領域４とＰ型ウエル領域３１とで挟まれるＳＯＩ層１０２の表面内に、埋め込み酸化膜１０１に達するように配設されたＰ型不純物領域３３（Ｐ型不純を比較的高濃度に含む：Ｐ+）と、Ｐ型不純物領域３３を貫通するように配設された複数のトレンチ２１で構成されるマルチトレンチ構造とを有している。
【００５７】
このＰ型不純物領域３３は、ＰＮ接合分離のための不純物領域であり、ＰチャネルＭＯＳ領域ＰＲとＮチャネルＭＯＳ領域ＮＲとの電気的な分離は、ＰＮ接合分離により達成される。この配設領域が分離領域２０の外形を規定している。
【００５８】
トレンチ２１のそれぞれは、内壁酸化膜２１１によって壁面が覆われ、内壁酸化膜２１１で囲まれた領域にドープトポリシリコン等の導電体２１２が埋め込まれた構成となっている。
【００５９】
そして、マルチトレンチ構造部分を覆うようにＰ型不純物領域３３の表面にフィールド酸化膜ＦＬＸが配設され、フィールド酸化膜ＦＬＸの上部には、ポリシリコンで構成されるマルチフィールドプレートＭＦＰ２が配設されている。
【００６０】
また、フィールド酸化膜ＦＬＸの端部に係合するようにゲート電極１０ａおよび１１ａが配設されているが、ゲート電極１０ａは第１ゲート電極１０とは電気的には接続されず、ソース電極９に接続されるか、フローティング状態となり、ゲート電極１１ａは第２ゲート電極１１とは電気的には接続されず、第１ドレイン電極１２に接続されるか、フローティング状態となっている。
【００６１】
これは、ゲート電極１０ａおよび１１ａを電界緩和のためのフィールドプレートとして使用するための構成である。また、分離領域２０を挟むＮ型ウエル領域４およびＰ型ウエル領域３１においては、ＭＯＳデバイスとしての機能は不要であるので、Ｐ型拡散領域５２およびＮ型拡散領域６１も不要となるが、図３中においては位置関係を明白にするため破線で示している。
【００６２】
また、分離領域２０の上部を覆うように層間絶縁膜ＩＺが配設され、層間絶縁膜ＩＺ上にはマルチフィールドプレートＭＦＰ１が配設されている。マルチフィールドプレートＭＦＰ１は、ソース電極９および第１ドレイン電極１２と同様にアルミニウム等の金属によって構成され、マルチフィールドプレートＭＦＰ２の間隙の上部を覆うように配設されている。
【００６３】
なお、その他、図２に示す断面構成と同一の構成については同一の符号を付し、重複する説明は省略する。
【００６４】
＜Ａ−２．動作＞
次に図１〜図３を用いてＰチャネルＤＡＤ１０００の動作について説明する。
【００６５】
ＰチャネルＤＡＤ１０００のオン、オフ動作は、従来のＰチャネルＤＡＤ９００と基本的には同様であるが、オン動作時には、まずＰチャネルＭＯＳ領域ＰＲにおいて、第１ゲート電極１０直下のＮ型ウエル領域４およびＳＯＩ層１０２の表面内で形成されるＰ型チャネルを通って、Ｐ型拡散領域５２からＰ型ドレイン領域７に向かって注入されるホールは、第２ドレイン電極１３に流れ込み、第２ドレイン電極１３から第２ドレイン配線Ｄ２を通って第１ドレイン電極１２に流れる。
【００６６】
一方、ホール電流によって抵抗Ｒ１およびＲ２中にて発生した電位差が所定の値になると、第２ゲート電極１１がゲートとして機能し、その直下のＰ型ウエル領域３１の表面内に形成されたＮ型チャネルを通ってＮ型拡散領域６１からＳＯＩ層１０２に向かって電子が注入され、注入された電子はＮ型ウエル領域４、Ｎ型拡散領域６２を経由してソース電極１０９に到達するが、ＰチャネルＭＯＳ領域ＰＲは分離領域２０によってＮチャネルＭＯＳ領域ＮＲと電気的に分離され、ホールは直接にＮチャネルＭＯＳ領域ＮＲを流れることがなく、また電子もＰチャネルＭＯＳ領域ＰＲを直接に流れることがない。すなわちホールおよび電子は分離領域２０によって互いに隔離されることになり、ホールおよび電子が高密度に得られても、モジュレーションの発生を抑制できる。
【００６７】
また、分離領域２０においてはマルチトレンチ構造により、順方向阻止電圧印加時にソース・ドレイン間で発生する電界を各トレンチ２１ごとに分担することができ、分離領域２０における電界集中を緩和することができる。
【００６８】
さらに、マルチフィールドプレートと組み合わせて用いることで、分離領域２０における電界集中をさらに緩和することができる。
【００６９】
＜Ａ−３．マルチトレンチ構造およびマルチフィールドプレート＞
以下、図４〜図１５を用いて、マルチトレンチ構造およびマルチフィールドプレートについて説明する。
【００７０】
図４に、マルチトレンチ構造およびマルチフィールドプレートの構成を斜視図で示す。
【００７１】
図４に示すように、マルチトレンチ構造はトレンチ２１の配列を複数有し、隣り合う配列ではトレンチが互い違いになるように配設されている。
【００７２】
また、マルチトレンチ構造の上部を覆うフィールド酸化膜ＦＬＸ上には、ドープトポリシリコンで構成されるマルチフィールドプレートＭＦＰ２が配設され、さらに上部には、マルチフィールドプレートＭＦＰ２とは互い違いになるように配列されたアルミニウム等の金属で構成されるマルチフィールドプレートＭＦＰ１が配設されている。
【００７３】
ここで、トレンチ配列のある一列をＭＴ１とし、その配列方向に沿ったトレンチ幅（ライン）およびトレンチ間隔（スペース）を、各々Ｌ１およびＳ１とする。
【００７４】
同様に別の一列をＭＴ２とし、そのラインおよびスペースをＬ２およびＳ２とする。
【００７５】
さらに、マルチフィールドプレートＭＦＰ１およびＭＦＰ２の、その配列方向に沿ったプレート幅（ライン）およびプレート間隔（スペース）を、それぞれＬ１およびＳ１、Ｌ２およびＳ２とすると、トレンチ配列ＭＴ２とマルチフィールドプレートＭＦＰ２とはラインおよびスペースが一致するので、マルチフィールドプレートＭＦＰ２の個々のフィールドプレートが、トレンチ配列ＭＴ２の個々のトレンチ２１の上部に重なることになり、またトレンチ配列ＭＴ１とマルチフィールドプレートＭＦＰ１とはラインおよびスペースが一致するので、マルチフィールドプレートＭＦＰ１の個々のフィールドプレートが、トレンチ配列ＭＴ１の個々のトレンチ２１の上部に重なることになる。
【００７６】
なお、ラインＬ１およびＬ２とスペースＳ１およびＳ２は数値的には同じでも良く、例えばラインＬ１およびＬ２は何れも１０〜２０μｍ、スペースＳ１およびＳ２も１０〜２０μｍとすれば良い。その場合、トレンチ配列ＭＴ１とＭＴ２との間隔はトレンチ２１の間隔で定義すれば２〜３μｍ、トレンチ２１のラインと直交する方向の長さは２〜３μｍ程度とすれば良い。
【００７７】
以上のように配設されたマルチトレンチ構造およびマルチフィールドプレートによる作用効果について図５を用いて説明する。
【００７８】
図５は、トレンチ配列ＭＴ１とマルチフィールドプレートＭＦＰ１との組み合わせによる作用効果を説明する断面図である。なお、図５は図３に示す構成を拡大して示した図であるので、図３と同一の構成については同一の符号を付し、重複する説明は省略する。
【００７９】
図５において、順方向阻止電圧印加時にソース・ドレイン間で発生する電界は、その大部分が埋め込み酸化膜１０１中を通り、さらにトレンチ２１の内壁酸化膜２１１を通ってフィールド酸化膜ＦＬＸの上部に達する。このとき、トレンチ配列ＭＴ１の上部にはマルチフィールドプレートＭＦＰ１が位置するので、電界はマルチフィールドプレートＭＦＰ１の各プレートの端縁部に沿って延在し、局所的な電界集中が発生することが防止される。
【００８０】
なお、埋め込み酸化膜１０１中では電界密度が高くなっているが、シリコン酸化膜の絶縁破壊強度は、シリコンの１０倍以上あるので、電界集中による耐圧特性の低下を防止できる。
【００８１】
このように、トレンチ２１の内壁酸化膜２１１を電界の通過経路とすることで、シリコン層中での局所的な電界の集中を効果的に防止して、耐圧特性の保持と安定化を図ることができる。従って、分離領域２０を配設することで耐圧の低下を招く心配がなく、確実にラッチアップ特性の改善を図ることができる。
【００８２】
また、マルチトレンチ構造によって分配された電界分布は、マルチフィールドプレートによっても維持され、マルチトレンチ構造との組み合わせにより、シリコン層中での局所的な電界の集中をより効果的に防止することができる。
【００８３】
＜Ａ−４．マルチトレンチ構造の製造方法＞
次に、図６〜図９を用いてマルチトレンチ構造の製造方法について説明する。
【００８４】
まず、図６に示す工程においてＳＯＩ層１０２を貫通する開口部ＨＬを複数形成する。この複数の開口部ＨＬはトレンチ２１の外形形状と配列に合わせて形成すれば良い。
【００８５】
次に、図７に示す工程において、開口部ＨＬの壁面に内壁酸化膜２１１を形成するために、ＳＯＩ層１０２の全面に厚さ１００ｎｍ（１０００オングストローム）程度のシリコン酸化膜ＯＸ１を形成する。
【００８６】
次に、図８に示す工程において、ドープトポリシリコン２１２を全面に形成した後、エッチバックにより除去して、開口部ＨＬ内にのみドープトポリシリコン２１２を残すようにする。
【００８７】
その後、ＳＯＩ層１０２上のシリコン酸化膜ＯＸ１を除去し、フィールド酸化を行って、フィールド酸化膜ＦＬＸを形成することで、フィールド酸化膜ＦＬＸの下部にマルチトレンチ構造を有した構成を得る。
【００８８】
＜Ａ−５．マルチフィールドプレートの変形例１＞
以上の説明においては、マルチフィールドプレートＭＦＰ１およびＭＦＰ２の２層を有する構成について説明したが、マルチフィールドプレートは必ずしも２層である必要はなく、１層または３層以上であっても良い。
【００８９】
図１０には、フィールド酸化膜ＦＬＸ上にマルチフィールドプレートＭＦＰ２だけを有する構成を示す。
【００９０】
このような構成を採ることで、マルチフィールドプレートの形成工程を簡略化できるが、容量性結合力は低下する。
【００９１】
図１１は、図１０の構成における容量成分ＰＣを等価回路として示した図である。
【００９２】
また、図１２は、フィールド酸化膜ＦＬＸ上にマルチフィールドプレートＭＦＰ２を有し、さらに上層にマルチフィールドプレートＭＦＰ１を有する構成を示し、図１３には、図１２の構成における容量成分ＰＣを等価回路として示す。
【００９３】
図１１と図１３とを比較することで、マルチフィールドプレートを複数層有することで、容量性結合を飛躍的に強化できることが判る。
【００９４】
従って、マルチフィールドプレートを３層以上とすれば、さらに容量性結合を強化でき、耐圧特性を安定化できるという効果が得られる。
【００９５】
＜Ａ−６．マルチフィールドプレートの変形例２＞
また、図３〜図５においては、マルチフィールドプレートＭＦＰ１およびＭＦＰ２が、分離領域２０の上部にオーバーラップする構成を示したが、マルチフィールドプレートＭＦＰ１およびＭＦＰ２が、分離領域２０の上部においてオーバーラップしない構成であっても良い。
【００９６】
すなわち、マルチフィールドプレートは横型高耐圧デバイスにおいて、ソース・ドレイン間の電界緩和のために、ソース・ドレイン間のフィールド酸化膜の上部に配設されるものであり、分離領域２０の上部だけに配設されるものではない。
【００９７】
図１４はマルチフィールドプレートの配設状態を示すためのＰチャネルＤＡＤ１０００の部分平面図である。図１４においては、マルチフィールドプレートＭＦＰ２だけを示しており、マルチフィールドプレートＭＦＰ２がソース電極９と第１ドレイン電極１２との間に配設されていることが判る。
【００９８】
分離領域２０においては、図５を用いて説明したように、マルチトレンチ構造によりソース・ドレイン間の電界を緩和できるので、マルチフィールドプレートを設けずとも、電界緩和が達成できる。
【００９９】
逆に、分離領域２０においてマルチフィールドプレートを省略することで、図１５に示すような構成を採ることも可能となる。
【０１００】
図１５は、分離領域２０上においてはマルチフィールドプレートを形成せず、ＮチャネルＭＯＳ領域ＮＲにおいてはマルチフィールドプレートＭＦＰＸを形成し、ＰチャネルＭＯＳ領域ＰＲにおいてはマルチフィールドプレートＭＦＰＹを形成する構成となっている。
【０１０１】
そして、分離領域２０においては、外形寸法が異なるトレンチの配列を複数設け、各トレンチ配列ごとにラインおよびスペースを変えた構成としても良い。
【０１０２】
図１５においては、トレンチ２１ａの配列、トレンチ２１ｂの配列、トレンチ２１ｃの配列の３種類の配列が示されている。なお、ＮチャネルＭＯＳ領域ＮＲに最も近いトレンチ２１ａのライン（配列方向に沿ったトレンチ幅）が最も長く、ＰチャネルＭＯＳ領域ＰＲに最も近いトレンチ２１ｃのラインが最もラインが短くなるように配設されている。
【０１０３】
また、マルチフィールドプレートＭＦＰＸのプレート幅は、トレンチ２１ａのラインと同等に設定され、マルチフィールドプレートＭＦＰＹのプレート幅は、トレンチ２１ｃのラインと同等に設定されている。
【０１０４】
このように構成することで、マルチフィールドプレートＭＦＰＸとトレンチ２１ａとの境界部における電界集中を緩和し、耐圧特性を安定化できるという効果が得られる。
【０１０５】
＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
本発明に係る実施の形態２として、図１６および図１７を用いてＰチャネルＤＡＤ２０００の構成について説明する。
【０１０６】
＜Ｂ−１−１．平面構成＞
図１６はＰチャネルＤＡＤ２０００の平面構成を示す図である。図１６に示すように、ＰチャネルＤＡＤ２０００は、ＰチャネルＭＯＳ領域ＰＲとＮチャネルＭＯＳ領域ＮＲとがトレンチ分離壁６１０によって電気的に分離され、さらにＰチャネルＭＯＳ領域ＰＲがトレンチ分離壁６１０および６２０（第１のトレンチ分離壁）によって囲まれて独立し、ＮチャネルＭＯＳ領域ＮＲがトレンチ分離壁６１０および６３０（第２のトレンチ分離壁）によって囲まれて独立している。
【０１０７】
また、ハイサイド（高電位）領域ＨＲもトレンチ分離壁６４０によって囲まれて独立している。なお、トレンチ分離壁６１０〜６４０は、ＰチャネルＭＯＳ領域ＰＲとＮチャネルＭＯＳ領域ＮＲとを電気的に分離するので、分離構造と呼称することができる。
【０１０８】
ＰチャネルＭＯＳ領域ＰＲにおいては、直線状のソース電極９１Ａを中央部に有し、ソース電極９１Ａを取り囲むように、長円環状の第１ゲート電極１０Ａが配設され、第１ゲート電極１０Ａを取り囲むように、長円環状の第２ドレイン電極１３Ａが配設されてＰチャネルＭＯＳトランジスタを構成している。
【０１０９】
そして、ソース電極９１Ａ、第１ゲート電極１０Ａおよび第２ドレイン電極１３Ａにはそれぞれソース配線ＳＬ１、第１ゲート配線Ｇ１、第２ドレイン配線Ｄ２が接続されている。
【０１１０】
ソース配線ＳＬ１および第１ゲート配線Ｇ１は、例えば第２層アルミ配線で構成され、ソース配線ＳＬ１は第１ゲート電極１０Ａおよび第２ドレイン電極１３Ａ上をオーバーラップし、第１ゲート配線Ｇ１は第２ドレイン電極１３Ａ上をオーバーラップし、さらにトレンチ分離壁６２０および６４０上をオーバーラップしてハイサイド領域ＨＲにまで延在している。
【０１１１】
また、第２ドレイン配線Ｄ２は、例えば第１層アルミ配線で構成され、トレンチ分離壁６２０上をオーバーラップし、ハイサイド領域ＨＲ側のＰチャネルＭＯＳ領域ＰＲ外部に延在している。
【０１１２】
ＮチャネルＭＯＳ領域ＮＲにおいては、直線状の第１ドレイン電極１２Ａを中央部に有し、第１ドレイン電極１２Ａを取り囲むように、長円環状の第２ゲート電極１１Ａが配設され、第２ゲート電極１１Ａを取り囲むように、長円環状のソース電極９２Ａが配設されてＮチャネルＭＯＳトランジスタを構成している。
【０１１３】
そして、第１ドレイン電極１２Ａ、第２ゲート電極１１Ａおよびソース電極９２Ａには、それぞれ第１ドレイン配線Ｄ１、第２ゲート配線Ｇ２およびソース配線ＳＬ２が接続されている。
【０１１４】
ソース配線ＳＬ２および第２ゲート配線Ｇ２は、例えば第２層アルミ配線で構成され、ソース配線ＳＬ２はトレンチ分離壁６２０上をオーバーラップし、第２ゲート配線Ｇ２はソース電極９２Ａ上およびトレンチ分離壁６２０上をオーバーラップして、ハイサイド領域ＨＲ側のＮチャネルＭＯＳ領域ＮＲ外部に延在している。
【０１１５】
また、第１ドレイン配線Ｄ１は、例えば第１層アルミ配線で構成され、第２ゲート電極１１Ａおよびソース電極９２Ａ上をオーバーラップし、さらにトレンチ分離壁６２０上をオーバーラップして、ハイサイド領域ＨＲとは反対側のＮチャネルＭＯＳ領域ＮＲ外部に延在している。
【０１１６】
なお、第１ゲート電極１０Ａおよび第２ゲート電極１１Ａはドープトポリシリコンで構成され、第１ゲート配線Ｇ１および第２ゲート配線Ｇ２とはコンタクトホールにより接続される構成となっている。
【０１１７】
そして、第２ドレイン配線Ｄ２と第２ゲート配線Ｇ２とは抵抗Ｒ１を介して電気的に接続され、第２ゲート配線Ｇ２とソース配線ＳＬ２とは抵抗Ｒ２を介して電気的に接続されている。
【０１１８】
なお、以上の説明においては、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタは、長円環状の同心形状を有するものとして説明したが、この形状に限定されるものではなく、円環状の同心形状、あるいは矩形環状の同心形状であっても良い。
【０１１９】
＜Ｂ−１−２．主要部断面構成＞
図１６におけるＸ−Ｘ線での断面構成を図１７に示す。図１７に示すようにＰチャネルＤＡＤ２０００は、シリコン基板等の支持基板１００上に、埋め込み酸化膜１０１およびＳＯＩ層１０２（Ｎ-）が配設されたＳＯＩ基板上に形成される。
【０１２０】
図１７に示すように、ＰチャネルＭＯＳ領域ＰＲにおいては、ＳＯＩ層１０２の表面内に、図に向かって左側からＮ型ウエル領域４、Ｐ型ウエル領域３２１（Ｐ+）がそれぞれ独立して配設されている。
【０１２１】
また、Ｐ型ウエル領域３２１とＮ型ウエル領域４との間には、Ｐ型ウエル領域３２１に連続するようにＰ型ドレイン領域７（Ｐ-）が形成されている。なお、Ｐ型ドレイン領域７の形成深さは、Ｐ型ウエル領域３２１よりも浅い。
【０１２２】
そして、Ｎ型ウエル領域４の表面内には、図に向かって左側からＮ型拡散領域６２（Ｎ+）およびＰ型拡散領域５２（Ｐ+）が隣接して配設されている。なお、Ｎ型ウエル領域４およびＮ型拡散領域６２（Ｎ+）は必ずしも配設する必要はないので破線で示している。
【０１２３】
また、ＳＯＩ層１０２の第１の主面上には、Ｐ型拡散領域５２およびＮ型拡散領域６２を短絡するように接触して形成されたソース電極９１Ａ、Ｐ型ウエル領域３２１上に接触して形成された第２ドレイン電極１３Ａ、さらに、絶縁ゲート電極として、Ｐ型ドレイン領域７の端縁部上から、（Ｐ型ドレイン領域７とＮ型ウエル領域４との間の）ＳＯＩ層１０２上、Ｎ型ウエル領域４上およびＰ型拡散領域５２の端縁部上をカバーするように第１ゲート電極１０Ａが配設されている。
【０１２４】
ＮチャネルＭＯＳ領域ＮＲにおいては、ＳＯＩ層１０２の表面内に、図に向かって右側からＮ型ウエル領域６１１（Ｎ+）、Ｐ型ウエル領域３２２（Ｐ+）がそれぞれ独立して配設されている。
【０１２５】
また、Ｐ型ウエル領域３２２の表面内には、Ｎ型拡散領域６２（Ｎ+）が配設されている。
【０１２６】
また、ＳＯＩ層１０２の第１の主面上には、Ｎ型拡散領域６２およびＰ型ウエル領域３２２を短絡するように接触して形成されたソース電極９２Ａ、Ｎ型ウエル領域６１１上に接触して形成された第１ドレイン電極１２Ａ、さらに、絶縁ゲート電極として、Ｎ型拡散領域６２の端縁部上から、Ｐ型ウエル領域３２２上およびＳＯＩ層１０２上をカバーするように第２ゲート電極１１Ａが配設されている。
【０１２７】
なお、Ｐ型ウエル領域３２２とＮ型ウエル領域６１１との間のＳＯＩ層１０２の表面上にはフィールド酸化膜が配設され、当該フィールド酸化膜は、Ｐ型ドレイン領域７およびＰ型ウエル領域３２の表面上にも配設され、それらの上部にはマルチフィールドプレートが配設されているが、図示は省略する。
【０１２８】
また、ＮチャネルＭＯＳ領域ＮＲとＰチャネルＭＯＳ領域ＰＲとの間のトレンチ分離壁６１０は、ＳＯＩ層１０２を貫通して埋め込み酸化膜１０１に達するトレンチの内壁を内壁酸化膜６０１で覆い、内壁酸化膜６０１で囲まれる領域にドープトポリシリコン等の導電体６０２が埋め込まれた構成となっている。そして、トレンチ分離壁６１０の上部にはフィールド酸化膜ＦＬＸが配設されている。この構造は、トレンチ分離壁６２０および６３０においても同様である。
【０１２９】
なお、トレンチ分離壁６１０の両側面は、埋め込み酸化膜１０１に達するＰ型ウエル領域３２１および３２２で覆われているが、これは、トレンチ近傍で発生する結晶欠陥を覆い、デバイス内に結晶欠陥に起因するリーク電流が流れないようにするための構成である。
【０１３０】
＜Ｂ−２．動作＞
次に図１６および図１７を用いてＰチャネルＤＡＤ２０００の動作について説明する。
【０１３１】
ＰチャネルＤＡＤ２０００のオン動作は、ハイサイド領域ＨＲからのゲート信号が第１ゲート電極１０Ａに与えられると、まずＰチャネルＭＯＳ領域ＰＲにおいて、第１ゲート電極１０Ａ直下のＮ型ウエル領域４およびＳＯＩ層１０２の表面内で形成されるＰ型チャネルを通って、Ｐ型拡散領域５２からＰ型ドレイン領域７に向かってホールが注入される。ホールは、第２ドレイン電極１３Ａに流れ込み、第２ドレイン電極１３Ａから第２ドレイン配線Ｄ２を通ってソース電極９２Ａに流れる。
【０１３２】
一方、ホール電流によって抵抗Ｒ１およびＲ２中にて発生した電位差が所定の値になると、第２ゲート電極１１Ａがゲートとして機能し、その直下のＰ型ウエル領域３２２の表面内に形成されたＮ型チャネルを通ってＮ型拡散領域６２からＳＯＩ層１０２に向かって電子が注入され、注入された電子はＮ型ウエル領域６１１を経由して第１ドレイン電極１２Ａに到達し、図示しないローサイド（低電位）領域に電気的に接続された第１ドレイン電極１２Ａの電位が制御されることになる。
【０１３３】
このように、ＰチャネルＭＯＳ領域ＰＲとＮチャネルＭＯＳ領域ＮＲとは電気的に分離されホールは直接にＮチャネルＭＯＳ領域ＮＲを流れることがなく、また電子もＰチャネルＭＯＳ領域ＰＲを直接に流れることがないので、ホールおよび電子が高密度に得られても、モジュレーションの発生を抑制できる。
【０１３４】
なお、図１７に示すように、ＰチャネルＭＯＳ領域ＰＲにもＮチャネルＭＯＳ領域ＮＲにも寄生サイリスタ構造が存在しないので、ラッチアップが発生することが原理的に防止され、ラッチアップ耐性の向上を図ることができる。
【０１３５】
＜Ｃ．実施の形態３＞
＜Ｃ−１．装置構成＞
本発明に係る実施の形態３として、図１８および図１９を用いてＰチャネルＤＡＤ３０００の構成について説明する。
【０１３６】
＜Ｃ−１−１．平面構成＞
図１８はＰチャネルＤＡＤ３０００の平面構成を示す図である。図１８に示すように、ＰチャネルＤＡＤ３０００は、ＮチャネルＭＯＳ領域ＮＲがトレンチ分離壁６５０（第２のトレンチ分離壁）によって囲まれて独立し、また、ＰチャネルＭＯＳトランジスタＰＴがハイサイド領域ＨＲに形成され、ハイサイド領域ＨＲもトレンチ分離壁６４０（第１のトレンチ分離壁）によって囲まれて独立している。なお、トレンチ分離壁６４０および６５０は、ＰチャネルＭＯＳトランジスタＰＴとＮチャネルＭＯＳ領域ＮＲとを電気的に分離するので、分離構造と呼称することができる。
【０１３７】
ＰチャネルＭＯＳトランジスタＰＴは、円形のドレイン電極１３Ｂを中央部に有し、ドレイン電極１３Ｂを取り囲むように、円環状の第１ゲート電極１０Ｂが配設され、第１ゲート電極１０Ｂを取り囲むように、円環状のソース電極９１Ｂが配設されて構成されている。
【０１３８】
そして、ソース電極９１Ｂ、第１ゲート電極１０Ｂおよび第２ドレイン電極１３Ｂにはそれぞれソース配線ＳＬ１、第１ゲート配線Ｇ１、第２ドレイン配線Ｄ２が接続されている。
【０１３９】
ソース配線ＳＬ１および第１ゲート配線Ｇ１は、例えば第２層アルミ配線で構成され、第１ゲート配線Ｇ１はソース電極９１Ｂ上をオーバーラップして、ハイサイド領域ＨＲ内に延在している。
【０１４０】
また、第２ドレイン配線Ｄ２は、例えば第１層アルミ配線で構成され、第１ゲート電極１０Ｂ、ソース電極９１Ｂおよびトレンチ分離壁６２０上をオーバーラップして、ＮチャネルＭＯＳ領域ＮＲ側のハイサイド領域ＨＲ外部に延在している。
【０１４１】
ＮチャネルＭＯＳ領域ＮＲにおいては、直線状の第１ドレイン電極１２Ｂを中央部に有し、第１ドレイン電極１２Ｂを取り囲むように、長円環状の第２ゲート電極１１Ｂが配設され、第２ゲート電極１１Ｂを取り囲むように、長円環状のソース電極９２Ｂが配設されてＮチャネルＭＯＳトランジスタを構成している。
【０１４２】
そして、第１ドレイン電極１２Ｂ、第２ゲート電極１１Ｂおよびソース電極９２Ｂには、それぞれ第１ドレイン配線Ｄ１、第２ゲート配線Ｇ２およびソース配線ＳＬ２が接続されている。
【０１４３】
ソース配線ＳＬ２および第２ゲート配線Ｇ２は、例えば第２層アルミ配線で構成され、ソース配線ＳＬ２はトレンチ分離壁６５０上をオーバーラップし、第２ゲート配線Ｇ２はソース電極９２Ｂ上およびトレンチ分離壁６５０上をオーバーラップして、ハイサイド領域ＨＲ側のＮチャネルＭＯＳ領域ＮＲ外部に延在している。
【０１４４】
また、第１ドレイン配線Ｄ１は、例えば第１層アルミ配線で構成され、第２ゲート電極１１Ｂおよびソース電極９２Ｂ上をオーバーラップし、さらにトレンチ分離壁６５０上をオーバーラップして、ハイサイド領域ＨＲとは反対側のＮチャネルＭＯＳ領域ＮＲ外部に延在している。
【０１４５】
なお、第１ゲート電極１０Ｂおよび第２ゲート電極１１Ｂはドープトポリシリコンで構成され、第１ゲート配線Ｇ１および第２ゲート配線Ｇ２とはコンタクトホールにより接続される構成となっている。
【０１４６】
そして、第２ドレイン配線Ｄ２と第２ゲート配線Ｇ２とは抵抗Ｒ１を介して電気的に接続され、第２ゲート配線Ｇ２とソース配線ＳＬ２とは抵抗Ｒ２を介して電気的に接続されている。
【０１４７】
なお、以上の説明においては、ＮチャネルＭＯＳトランジスタは、長円環状の同心形状を有するものとして説明したが、この形状に限定されるものではなく、円環状の同心形状、あるいは矩形環状の同心形状であっても良い。
【０１４８】
また、ＰチャネルＭＯＳトランジスタは、円環の同心形状を有するものとして説明したが、この形状に限定されるものではなく、長円環状の同心形状、あるいは矩形環状の同心形状であっても良い。
【０１４９】
＜Ｃ−１−２．主要部断面構成＞
図１８におけるＹ−Ｙ線での断面構成を図１９に示す。図１９に示すようにＰチャネルＤＡＤ３０００は、シリコン基板等の支持基板１００上に、埋め込み酸化膜１０１およびＳＯＩ層１０２（Ｎ-）が配設されたＳＯＩ基板上に形成される。
【０１５０】
図１９に示すように、ＰチャネルＭＯＳトランジスタＰＴにおいては、ＳＯＩ層１０２の表面内に、図に向かって左側からＰ型ウエル領域３２１（Ｐ+）、Ｎ型ウエル領域４がそれぞれ独立して配設されている。
【０１５１】
また、Ｐ型ウエル領域３２１とＮ型ウエル領域４との間には、Ｐ型ウエル領域３２１に連続するようにＰ型ドレイン領域７（Ｐ-）が形成されている。なお、Ｐ型ドレイン領域７の形成深さは、Ｐ型ウエル領域３２１よりも浅い。
【０１５２】
そして、Ｎ型ウエル領域４の表面内には、図に向かって左側からＰ型拡散領域５２（Ｐ+）およびＮ型拡散領域６２（Ｎ+）が隣接して配設されている。なお、Ｎ型ウエル領域４およびＮ型拡散領域６２（Ｎ+）は必ずしも配設する必要はないので破線で示している。
【０１５３】
また、ＳＯＩ層１０２の第１の主面上には、Ｐ型拡散領域５２およびＮ型拡散領域６２を短絡するように接触して形成されたソース電極９１Ｂ、Ｐ型ウエル領域３２１上に接触して形成された第２ドレイン電極１３Ｂ、さらに、絶縁ゲート電極として、Ｐ型ドレイン領域７の端縁部上から、（Ｐ型ドレイン領域７とＮ型ウエル領域４との間の）ＳＯＩ層１０２上、Ｎ型ウエル領域４上およびＰ型拡散領域５２の端縁部上をカバーするように第１ゲート電極１０Ｂが配設されている。
【０１５４】
ＮチャネルＭＯＳ領域ＮＲにおいては、ＳＯＩ層１０２の表面内に、図に向かって右側からＮ型ウエル領域６１１（Ｎ+）、Ｐ型ウエル領域３２２（Ｐ+）がそれぞれ独立して配設されている。
【０１５５】
また、Ｐ型ウエル領域３２２の表面内には、Ｎ型拡散領域６２（Ｎ+）が配設されている。
【０１５６】
また、ＳＯＩ層１０２の第１の主面上には、Ｎ型拡散領域６２およびＰ型ウエル領域３２２を短絡するように接触して形成されたソース電極９２Ｂ、Ｎ型ウエル領域６１１上に接触して形成された第１ドレイン電極１２Ｂ、さらに、絶縁ゲート電極として、Ｎ型拡散領域６２の端縁部上から、Ｐ型ウエル領域３２２上およびＳＯＩ層１０２上をカバーするように第２ゲート電極１１Ｂが配設されている。
【０１５７】
なお、Ｐ型ウエル領域３２２とＮ型ウエル領域６１１との間のＳＯＩ層１０２の表面上にはフィールド酸化膜が配設され、当該フィールド酸化膜は、Ｐ型ドレイン領域７およびＰ型ウエル領域３２の表面上にも配設され、それらの上部にはマルチフィールドプレートが配設されているが、図示は省略する。
【０１５８】
また、トレンチ分離壁６５０および６６０は、ＳＯＩ層１０２を貫通して埋め込み酸化膜１０１に達するトレンチの内壁を内壁酸化膜６０１で覆い、内壁酸化膜６０１で囲まれる領域にドープトポリシリコン等の導電体６０２が埋め込まれた構成となっている。そして、トレンチ分離壁６５０および６６０の上部にはフィールド酸化膜ＦＬＸが配設されている。
【０１５９】
なお、トレンチ分離壁６６０の両側面は、埋め込み酸化膜１０１に達するＰ型ウエル領域３２３で覆われ、トレンチ分離壁６５０の両側面は、埋め込み酸化膜１０１に達するＰ型ウエル領域３２２および３２３で覆われているが、これは、トレンチ近傍で発生する結晶欠陥を覆い、デバイス内に結晶欠陥に起因するリーク電流が流れないようにするための構成である。
【０１６０】
＜Ｃ−２．動作＞
次に図１８および図１９を用いてＰチャネルＤＡＤ３０００の動作について説明する。
【０１６１】
ＰチャネルＤＡＤ３０００のオン動作は、ゲート信号が第１ゲート電極１０Ｂに与えられると、まずＰチャネルＭＯＳトランジスタＰＴにおいて、第１ゲート電極１０Ｂ直下のＮ型ウエル領域４およびＳＯＩ層１０２の表面内で形成されるＰ型チャネルを通って、Ｐ型拡散領域５２からＰ型ドレイン領域７に向かってホールが注入される。ホールは、第２ドレイン電極１３Ｂに流れ込み、第２ドレイン電極１３Ｂから第２ドレイン配線Ｄ２を通ってソース電極９２Ｂに流れる。
【０１６２】
一方、ホール電流によって抵抗Ｒ１およびＲ２中にて発生した電位差が所定の値になると、第２ゲート電極１１Ｂがゲートとして機能し、その直下のＰ型ウエル領域３２２の表面内に形成されたＮ型チャネルを通ってＮ型拡散領域６２からＳＯＩ層１０２に向かって電子が注入され、注入された電子はＮ型ウエル領域６１１を経由して第１ドレイン電極１２Ｂに到達し、図示しないローサイド（低電位）領域に電気的に接続された第１ドレイン電極１２Ｂの電位が制御されることになる。
【０１６３】
このように、ＰチャネルＭＯＳトランジスタＰＴとＮチャネルＭＯＳ領域ＮＲとは電気的に分離されホールは直接にＮチャネルＭＯＳ領域ＮＲを流れることがなく、また電子もＰチャネルＭＯＳ領域ＰＲを直接に流れることがないので、ホールおよび電子が高密度に得られても、モジュレーションの発生を抑制できる。
【０１６４】
なお、図１９に示すように、ＰチャネルＭＯＳトランジスタＰＴにもＮチャネルＭＯＳ領域ＮＲにも寄生サイリスタ構造が存在しないので、ラッチアップが発生することが原理的に防止され、ラッチアップ耐性の向上を図ることができる。
【０１６５】
また、ＰチャネルＭＯＳトランジスタＰＴがハイサイド領域ＨＲ内に形成されているので、ＰチャネルＭＯＳトランジスタＰＴをＮチャネルＭＯＳ領域ＮＲから電気的に分離する専用のトレンチ分離壁が不要となり、半導体装置の集積度を上げることができる。
【０１６６】
＜Ｄ．実施の形態４＞
＜Ｄ−１．装置構成＞
本発明に係る実施の形態４として、図２０および図２１を用いてＰチャネルＤＡＤ４０００の構成について説明する。
【０１６７】
＜Ｄ−１−１．平面構成＞
図２０はＰチャネルＤＡＤ４０００の平面構成を示す図である。図２０に示すように、ＰチャネルＤＡＤ４０００は、ＮチャネルＭＯＳ領域ＮＲがトレンチ分離壁６７０（第２のトレンチ分離壁）によって囲まれて独立し、また、ＰチャネルＭＯＳトランジスタＰＴがハイサイド領域ＨＲ内に形成され、ハイサイド領域ＨＲを囲むトレンチ分離壁６８０（第１のトレンチ分離壁）と一体になったトレンチ分離壁６９０（側面分離壁）、６９１（第１の分離壁）および６８１（第２の分離壁）によって囲まれて独立している。なお、トレンチ分離壁６７０〜６９０、６９１および６８１は、ＰチャネルＭＯＳトランジスタＰＴとＮチャネルＭＯＳ領域ＮＲとを電気的に分離するので、分離構造と呼称することができる。
【０１６８】
ＰチャネルＭＯＳトランジスタＰＴは、ハイサイド領域ＨＲの内部側から順に平行に配設された、直線状のソース電極９１Ｃ、第１ゲート電極１０Ｃおよび第２ドレイン電極１３Ｃで構成されている。
【０１６９】
そして、ソース電極９１Ｃ、第１ゲート電極１０Ｃおよび第２ドレイン電極１３Ｃの各々の両端部にはトレンチ分離壁６９０が配設され、ソース電極９１Ｃよりもハイサイド領域ＨＲの内部側にはトレンチ分離壁６９１が配設され、第２ドレイン電極１３Ｃよりも外部側にはトレンチ分離壁６８１が配設されている。
【０１７０】
そして、ソース電極９１Ｃ、第１ゲート電極１０Ｃおよび第２ドレイン電極１３Ｃにはそれぞれソース配線ＳＬ１、第１ゲート配線Ｇ１、第２ドレイン配線Ｄ２が接続されている。
【０１７１】
ソース配線ＳＬ１および第１ゲート配線Ｇ１は、例えば第２層アルミ配線で構成され、第１ゲート配線Ｇ１はソース電極９１Ｃ上をオーバーラップして、ハイサイド領域ＨＲ内に延在し、ソース配線ＳＬ１は、トレンチ分離壁６９１上をオーバーラップして、ハイサイド領域ＨＲ内に延在している。
【０１７２】
また、第２ドレイン配線Ｄ２は、例えば第１層アルミ配線で構成され、トレンチ分離壁６８０上をオーバーラップして、ＮチャネルＭＯＳ領域ＮＲ側のハイサイド領域ＨＲ外部に延在している。
【０１７３】
ＮチャネルＭＯＳ領域ＮＲにおいては、直線状の第１ドレイン電極１２Ｃを中央部に有し、第１ドレイン電極１２Ｃを取り囲むように、長円環状の第２ゲート電極１１Ｃが配設され、第２ゲート電極１１Ｃを取り囲むように、長円環状のソース電極９２Ｃが配設されてＮチャネルＭＯＳトランジスタを構成している。
【０１７４】
そして、第１ドレイン電極１２Ｃ、第２ゲート電極１１Ｃおよびソース電極９２Ｃには、それぞれ第１ドレイン配線Ｄ１、第２ゲート配線Ｇ２およびソース配線ＳＬ２が接続されている。
【０１７５】
ソース配線ＳＬ２および第２ゲート配線Ｇ２は、例えば第２層アルミ配線で構成され、ソース配線ＳＬ２はトレンチ分離壁６７０上をオーバーラップし、第２ゲート配線Ｇ２はソース電極９２Ｃ上およびトレンチ分離壁６７０上をオーバーラップして、ハイサイド領域ＨＲ側のＮチャネルＭＯＳ領域ＮＲ外部に延在している。
【０１７６】
また、第１ドレイン配線Ｄ１は、例えば第１層アルミ配線で構成され、第２ゲート電極１１Ｃおよびソース電極９２Ｃ上をオーバーラップし、さらにトレンチ分離壁６７０上をオーバーラップして、ハイサイド領域ＨＲとは反対側のＮチャネルＭＯＳ領域ＮＲ外部に延在している。
【０１７７】
なお、第１ゲート電極１０Ｃおよび第２ゲート電極１１Ｃはドープトポリシリコンで構成され、第１ゲート配線Ｇ１および第２ゲート配線Ｇ２とはコンタクトホールにより接続される構成となっている。
【０１７８】
そして、第２ドレイン配線Ｄ２と第２ゲート配線Ｇ２とは抵抗Ｒ１を介して電気的に接続され、第２ゲート配線Ｇ２とソース配線ＳＬ２とは抵抗Ｒ２を介して電気的に接続されている。
【０１７９】
なお、以上の説明においては、ＮチャネルＭＯＳトランジスタは、長円環状の同心形状を有するものとして説明したが、この形状に限定されるものではなく、円環状の同心形状、あるいは矩形環状の同心形状であっても良い。
【０１８０】
＜Ｄ−１−２．主要部断面構成＞
図２０におけるＺ−Ｚ線での断面構成を図２１に示す。図２１に示すようにＰチャネルＤＡＤ４０００は、シリコン基板等の支持基板１００上に、埋め込み酸化膜１０１およびＳＯＩ層１０２（Ｎ-）が配設されたＳＯＩ基板上に形成される。
【０１８１】
図２１に示すように、ＰチャネルＭＯＳトランジスタＰＴにおいては、ＳＯＩ層１０２の表面内に、図に向かって左側からＮ型ウエル領域４、Ｐ型ウエル領域３２１（Ｐ+）がそれぞれ独立して配設されている。
【０１８２】
また、Ｐ型ウエル領域３２１とＮ型ウエル領域４との間には、Ｐ型ウエル領域３２１に連続するようにＰ型ドレイン領域７（Ｐ-）が形成されている。なお、Ｐ型ドレイン領域７の形成深さは、Ｐ型ウエル領域３２１よりも浅い。
【０１８３】
そして、Ｎ型ウエル領域４の表面内には、図に向かって左側からＮ型拡散領域６２（Ｎ+）およびＰ型拡散領域５２（Ｐ+）が隣接して配設されている。なお、Ｎ型ウエル領域４およびＮ型拡散領域６２（Ｎ+）は必ずしも配設する必要はないので破線で示している。
【０１８４】
また、ＳＯＩ層１０２の第１の主面上には、Ｐ型拡散領域５２およびＮ型拡散領域６２を短絡するように接触して形成されたソース電極９１Ｃ、Ｐ型ウエル領域３２１上に接触して形成された第２ドレイン電極１３Ｃ、さらに、絶縁ゲート電極として、Ｐ型ドレイン領域７の端縁部上から、（Ｐ型ドレイン領域７とＮ型ウエル領域４との間の）ＳＯＩ層１０２上、Ｎ型ウエル領域４上およびＰ型拡散領域５２の端縁部上をカバーするように第１ゲート電極１０Ｃが配設されている。
【０１８５】
ＮチャネルＭＯＳ領域ＮＲにおいては、ＳＯＩ層１０２の表面内に、図に向かって右側からＮ型ウエル領域６１１（Ｎ+）、Ｐ型ウエル領域３２２（Ｐ+）がそれぞれ独立して配設されている。
【０１８６】
また、Ｐ型ウエル領域３２２の表面内には、Ｎ型拡散領域６２（Ｎ+）が配設されている。
【０１８７】
また、ＳＯＩ層１０２の第１の主面上には、Ｎ型拡散領域６２およびＰ型ウエル領域３２２を短絡するように接触して形成されたソース電極９２Ｃ、Ｎ型ウエル領域６１１上に接触して形成された第１ドレイン電極１２Ｃ、さらに、絶縁ゲート電極として、Ｎ型拡散領域６２の端縁部上から、Ｐ型ウエル領域３２２上およびＳＯＩ層１０２上をカバーするように第２ゲート電極１１Ｃが配設されている。
【０１８８】
なお、Ｐ型ウエル領域３２２とＮ型ウエル領域６１１との間のＳＯＩ層１０２の表面上にはフィールド酸化膜が配設され、当該フィールド酸化膜は、Ｐ型ドレイン領域７およびＰ型ウエル領域３２２の表面上にも配設され、それらの上部にはマルチフィールドプレートが配設されているが、図示は省略する。
【０１８９】
また、トレンチ分離壁６９１、６８１および６７０は、ＳＯＩ層１０２を貫通して埋め込み酸化膜１０１に達するトレンチの内壁を内壁酸化膜６０１で覆い、内壁酸化膜６０１で囲まれる領域にドープトポリシリコン等の導電体６０２が埋め込まれた構成となっている。そして、トレンチ分離壁６９１、６８１および６７０の上部にはフィールド酸化膜ＦＬＸが配設されている。
【０１９０】
なお、トレンチ分離壁６９１の両側面は、埋め込み酸化膜１０１に達するＰ型ウエル領域３２４で覆われ、トレンチ分離壁６８１の両側面は、埋め込み酸化膜１０１に達するＰ型ウエル領域３２１および３２３で覆われ、トレンチ分離壁６７０の両側面は、埋め込み酸化膜１０１に達するＰ型ウエル領域３２２および３２３で覆われているが、これは、トレンチ近傍で発生する結晶欠陥を覆い、デバイス内に結晶欠陥に起因するリーク電流が流れないようにするための構成である。
【０１９１】
＜Ｄ−１−３．トレンチ分離壁の構成および機能＞
ここで、トレンチ分離壁６９０の構成および機能について図２２〜図２６を用いて説明する。
【０１９２】
図２２はトレンチ分離壁６９０と、その近傍のＰチャネルＭＯＳトランジスタＰＴの詳細構成を示す平面図である。
【０１９３】
図２２に示すように、トレンチ分離壁６９０はＰチャネルＭＯＳトランジスタＰＴの各電極に平行に配設された複数のトレンチ２２で構成されるマルチトレンチ構造を有している。なお、トレンチ２２間はＳＯＩ層１０２であることは言うまでもない。
【０１９４】
また、ＰチャネルＭＯＳトランジスタＰＴにおける第１ゲート電極１０Ｃと、第２ドレイン電極１３Ｃとの間のＳＯＩ層１０２の上部には、マルチフィールドプレートＭＦＰＺが配設されている。
【０１９５】
そして、マルチフィールドプレートＭＦＰＺの配列方向に沿ったプレート幅（ライン）およびプレート間隔（スペース）は、マルチトレンチ構造のトレンチ幅（ライン）およびトレンチ間隔（スペース）と一致するように構成されている。
【０１９６】
このように構成することで、ソース・ドレイン間の電位分布を均一化して、トレンチ分離壁６９０とＰチャネルＭＯＳトランジスタＰＴとの境界部での電界集中を抑制することができる。
【０１９７】
その仕組みについて図２３〜図２５を用いて説明する。
図２３はトレンチ２２の構成を詳細に示す図であり、図２２に示す構成において、トレンチ２２を拡大して示し、マルチフィールドプレートＭＦＰＺ等は省略している。
【０１９８】
図２３に示すように、各トレンチ２２のそれぞれは、内壁酸化膜２２１によって壁面が覆われ、内壁酸化膜２２１で囲まれた領域にドープトポリシリコン等の導電体２２２が埋め込まれた構成となっている。なお、充填された各導電体は他の特定の部位と電気的に接続されることなく形成されている。
【０１９９】
図２４は順方向阻止電圧印加時にソース・ドレイン間で発生する電界分布を示す図であり、ソース・ドレイン間で発生する電界は、トレンチ２２の内壁酸化膜２２１を通ってＰチャネルＭＯＳトランジスタＰＴのソース電極９１Ｃと第２ドレイン電極１３Ｃとの間の領域に分布しており、電界の集中部が存在せず、ほぼ均一な分布となっている。
【０２００】
一方、電界が集中する構成の一例を図２５に示す。図２５は複数のトレンチ２２で構成されるトレンチ分離壁６９０の代わりに、ＭＯＳトランジスタＰＴのソース・ドレイン間の距離にほぼ一致するトレンチ幅を有する単一のトレンチ２３を配設した構成を示している。
【０２０１】
図２５においてはトレンチ２３の内壁酸化膜２３１だけを示しており、内壁酸化膜２３１のソース電極９１Ｃ側の一辺にはソース電圧（正電位）が与えられ、第２ドレイン電極１３Ｃ側の一辺は接地電位となっている。
【０２０２】
このような構成において、内壁酸化膜２３１で囲まれた領域の導電体内では同電位となるので、ソース・ドレイン間で発生する電界は、内壁酸化膜２３１の第２ドレイン電極１３Ｃ側の一辺において集中し、酸化膜の絶縁破壊電圧の超過による絶縁破壊や、シリコンの物性値である臨界電界強度（Ｖ／ｃｍ）を超えた電界がシリコン中で発生すると、アバランシェ電流が誘起され、空乏層中の空間電荷を補償して、阻止特性（電圧を印加しても電流を流さない特性）を消失させる現象が発生し、所定の耐圧特性が得られなくなる。
【０２０３】
しかし、マルチトレンチ構造を有するトレンチ分離壁６９０においては、上述したように電界集中を防止できるので、耐圧特性が低下することはない。
【０２０４】
また、マルチフィールドプレートＭＦＰＺのラインおよびスペースは、マルチトレンチ構造のラインおよびスペースと一致しているので、ＰチャネルＭＯＳトランジスタＰＴのソース電極９１Ｃと第２ドレイン電極１３Ｃとの間の領域の電界分布を整えることができる。
【０２０５】
＜Ｄ−２．動作＞
ＰチャネルＤＡＤ４０００の動作は、図１８および図１９を用いて説明したＰチャネルＤＡＤ３０００と同様であり、ＰチャネルＭＯＳトランジスタＰＴとＮチャネルＭＯＳ領域ＮＲとは電気的に分離されホールは直接にＮチャネルＭＯＳ領域ＮＲを流れることがなく、また電子もＰチャネルＭＯＳ領域ＰＲを直接に流れることがないので、ホールおよび電子が高密度に得られても、モジュレーションの発生を抑制できる。
【０２０６】
なお、図２１に示すように、ＰチャネルＭＯＳトランジスタＰＴにもＮチャネルＭＯＳ領域ＮＲにも寄生サイリスタ構造が存在しないので、ラッチアップが発生することが原理的に防止され、ラッチアップ耐性の向上を図ることができる。
【０２０７】
また、ＰチャネルＭＯＳトランジスタＰＴがハイサイド領域ＨＲ内に形成されているので、ＰチャネルＭＯＳトランジスタＰＴをＮチャネルＭＯＳ領域ＮＲから電気的に分離する専用のトレンチ分離壁が不要となり、半導体装置の集積度を上げることができる。
【０２０８】
なお、ＰチャネルＤＡＤ４０００においては、ＰチャネルＭＯＳトランジスタＰＴをトレンチ分離壁６９０、６９１および６８１が近接して取り囲み、トレンチ分離壁内に埋め込まれるように構成されるので、ＰチャネルＭＯＳトランジスタＰＴが占有する面積が縮小され、半導体装置の集積度を上げることができる。
【０２０９】
＜Ｄ−３．変形例＞
図２２を用いて説明したトレンチ分離壁６９０においては、ＰチャネルＭＯＳトランジスタＰＴの各電極に平行に複数のトレンチ２２が配設されている構成を示した。そして、トレンチ間にはＳＯＩ層１０２が存在し、当該トレンチ間のＳＯＩ層１０２は、ＰチャネルＭＯＳトランジスタＰＴのソース・ドレイン間のＳＯＩ層１０２に連続する構成を示した。
【０２１０】
しかし、この構成ではＰチャネルＤＡＤ４０００のオン動作において、ＰチャネルＭＯＳトランジスタＰＴのソース・ドレイン間を流れるホールキャリアが、トレンチ２２間のＳＯＩ層１０２に拡散して蓄積し、スイッチング損失の増大を招く可能性がある。
【０２１１】
これを防止するための構成が、図２６に示すトレンチ分離壁６９０Ａである。図２６は図２２に対応する図であり、同一の構成については同一の符号を付し、重複する説明は省略する。また、便宜的にマルチフィールドプレートＭＦＰＺも省略している。
【０２１２】
図２６において、各トレンチ２２の間のＳＯＩ層１０２のＰチャネルＭＯＳトランジスタＰＴ側の端部には、トレンチ２４が配設され、両サイドのトレンチ２２と接触するように配設されている。
【０２１３】
図２７にトレンチ分離壁６９０Ａの詳細部分構成を示す。図２７に示すように、トレンチ２４の第１の辺はトレンチ２２間の長さにほぼ等しく、それに直交する第２の辺は、上記第１の辺とほぼ同じ長さであり、平面視形状は矩形となっている。
【０２１４】
構造的にはトレンチ２２と同様であり、内壁酸化膜２４１によって壁面が覆われ、内壁酸化膜２４１で囲まれた領域にドープトポリシリコン等の導電体２４２が埋め込まれた構成となっている。
【０２１５】
そして、トレンチ２４は、その内壁酸化膜２４１が両サイドのトレンチ２２の内壁酸化膜２２１と接触して一体となるように配設され、トレンチ２２の間のＳＯＩ層１０２にＰチャネルＭＯＳトランジスタＰＴからホールキャリアが流入することを防止する構成となっている。
【０２１６】
なお、トレンチ分離壁６９０Ａに対向するＰチャネルＭＯＳトランジスタＰＴのＳＯＩ層１０２は、正確には図２１に示すＰ型ドレイン領域７（ドリフト領域）であり、ホールキャリアが移動する領域である。
【０２１７】
トレンチ２４の存在により、トレンチ２２間のＳＯＩ層１０２にホールキャリアが蓄積することがなく、スイッチング損失の増大を招くことが防止できる。
【０２１８】
なお、トレンチ分離壁６９０と同様に、トレンチ分離壁６９０Ａによっても電界集中を防止して、安定した耐圧特性を得ることができることは言うまでもない。
【０２１９】
次に、図２８および図２９を用いてトレンチ分離壁６９０Ａの製造方法について説明する。
【０２２０】
まず、図２８に示すように、ＳＯＩ層１０２の第１の主面に、トレンチ２２および２４に対応する開口部ＯＰ１およびＯＰ２を形成する。なお、開口部ＯＰ１間の間隔は２〜３μｍ程度である。
【０２２１】
次に、開口部ＯＰ１およびＯＰ２の内面を酸化して、厚さ０．１〜０．２μｍ（１０００〜２０００オングストローム）程度の内壁酸化膜２２１および２４１を形成する。このとき、内壁酸化膜２２１および２４１が一体化することになる。
【０２２２】
その後、内壁酸化膜２２１および２４１で囲まれる領域に、ドープトポリシリコン等の導電体２２２および２４２を埋め込むことで、トレンチ分離壁６９０Ａを得ることができる。
【０２２３】
【発明の効果】
本発明に係る請求項１記載の半導体装置によれば、第１のＭＯＳトランジスタの主電流が、第２のＭＯＳトランジスタの形成領域を通って第１の主電極に流入することを防止するように分離構造が設けられているので、それぞれの主電流を構成するキャリアであるホールや電子は、分離構造によって互いに隔離されることになり、ホールおよび電子が高密度に得られても、モジュレーションの発生を抑制でき、寄生サイリスタのラッチアップを防止できる。また、第１のＭＯＳトランジスタが第２のＭＯＳトランジスタの形成領域に内包されるような形状において、分離領域のＰＮ接合分離のための不純物領域内に、第１のＭＯＳトランジスタの第１の主電極側から第２の主電極側に向けて少なくとも一列に配列された複数のトレンチを備えているので、順方向阻止電圧印加時に第１および第２の主電極間で発生する電界は、各トレンチの内壁酸化膜を通って分布することになり、電界を各トレンチごとに分担することができ、分離領域における電界集中を緩和して、耐圧特性を安定化できる。また、第１のＭＯＳトランジスタの主電流は、第２の主電極から第１および第２の抵抗成分を経由して第２のＭＯＳトランジスタの第１の主電極に到達するが、この際に、第１および第２の抵抗成分中にて発生した電位差が所定の値になった時点で第２のＭＯＳトランジスタの制御電極が制御され、第２のＭＯＳトランジスタのオン・オフ動作を制御することができる。
【０２２５】
本発明に係る請求項２記載の半導体装置によれば、複数のトレンチの配列方向に沿ったトレンチ幅およびトレンチ間隔は、マルチフィールドプレートの配列方向に沿ったプレート幅およびプレート間隔にほぼ一致するように設定されるので、複数のトレンチで分配された電界分布はマルチフィールドプレートによっても維持され、マルチフィールドプレートと組み合わせて用いることで、分離領域における電界集中をさらに緩和することができる。
【０２２６】
本発明に係る請求項３記載の半導体装置によれば、第１および第２のＭＯＳトランジスタを独立して配設し、第１および第２のトレンチ分離壁によって第１および第２のＭＯＳトランジスタを電気的に分離するので、それぞれの主電流を構成するキャリアであるホールや電子は、分離構造によって互いに隔離されることになり、ホールおよび電子が高密度に得られても、モジュレーションの発生を抑制できる。また、第１および第２のＭＯＳトランジスタを独立して配設し、電気的に分離することで、寄生サイリスタ構造が存在せず、ラッチアップが発生することが原理的に防止され、ラッチアップ耐性の向上を図ることができる。また、第１のＭＯＳトランジスタの主電流は、第２の主電極から第１および第２の抵抗成分を経由して第２のＭＯＳトランジスタの第１の主電極に到達するが、この際に、第１および第２の抵抗成分中にて発生した電位差が所定の値になった時点で第２のＭＯＳトランジスタの制御電極が制御され、第２のＭＯＳトランジスタのオン・オフ動作を制御することができる。
【０２２７】
本発明に係る請求項４記載の半導体装置によれば、第１および第２のＭＯＳトランジスタを独立して配設し、第１のＭＯＳトランジスタは第１のトレンチ分離壁で囲まれるハイサイド領域内に配設され、第２のＭＯＳトランジスタは第２のトレンチ分離壁で囲まれて電気的に分離されるので、それぞれの主電流を構成するキャリアであるホールや電子は、分離構造によって互いに隔離されることになり、ホールおよび電子が高密度に得られても、モジュレーションの発生を抑制できる。また、第１および第２のＭＯＳトランジスタを独立して配設し、電気的に分離することで、寄生サイリスタ構造が存在せず、ラッチアップが発生することが原理的に防止され、ラッチアップ耐性の向上を図ることができる。また、第１のＭＯＳトランジスタがハイサイド領域に形成されるので、第１のＭＯＳトランジスタを電気的に分離する専用のトレンチ分離壁が不要となり、半導体装置の集積度を上げることができる。また、第１のＭＯＳトランジスタの主電流は、第２の主電極から第１および第２の抵抗成分を経由して第２のＭＯＳトランジスタの第１の主電極に到達するが、この際に、第１および第２の抵抗成分中にて発生した電位差が所定の値になった時点で第２のＭＯＳトランジスタの制御電極が制御され、第２のＭＯＳトランジスタのオン・オフ動作を制御することができる。
【０２２８】
本発明に係る請求項５記載の半導体装置によれば、第１および第２のＭＯＳトランジスタを独立して配設し、第１のＭＯＳトランジスタは第１のトレンチ分離壁で囲まれるハイサイド領域内において、第１のトレンチ分離壁内に埋め込まれるように配設されて電気的に分離されるので、それぞれの主電流を構成するキャリアであるホールや電子は、分離構造によって互いに隔離されることになり、ホールおよび電子が高密度に得られても、モジュレーションの発生を抑制できる。また、第１および第２のＭＯＳトランジスタを独立して配設し、電気的に分離することで、寄生サイリスタ構造が存在せず、ラッチアップが発生することが原理的に防止され、ラッチアップ耐性の向上を図ることができる。また、第１のＭＯＳトランジスタは第１のトレンチ分離壁内に埋め込まれるように配設されるので、第１のＭＯＳトランジスタが占有する面積が縮小され、半導体装置の集積度を上げることができる。また、第１のＭＯＳトランジスタの主電流は、第２の主電極から第１および第２の抵抗成分を経由して第２のＭＯＳトランジスタの第１の主電極に到達するが、この際に、第１および第２の抵抗成分中にて発生した電位差が所定の値になった時点で第２のＭＯＳトランジスタの制御電極が制御され、第２のＭＯＳトランジスタのオン・オフ動作を制御することができる。
【０２２９】
本発明に係る請求項６記載の半導体装置によれば、順方向阻止電圧印加時に第１および第２の主電極間で発生する電界は、側面分離壁を構成する各トレンチの内壁酸化膜を通って分布することになり、第１のＭＯＳトランジスタの第１および第２の主電極間において、ほぼ均一に分布し、側面分離壁において電界の集中部が存在せず、電界集中を緩和して、耐圧特性を安定化できる。
【０２３０】
本発明に係る請求項７記載の半導体装置によれば、複数の第２のトレンチが複数の第１のトレンチ間のＳＯＩ層の端部を塞ぐように配列され、複数の第１のトレンチの内壁酸化膜と複数の第２のトレンチの内壁酸化膜とが互いに接合して一体化しているので、オン動作において、第１のＭＯＳトランジスタの第１および第２の主電極間を流れるキャリアが、複数の第１のトレンチ間のＳＯＩ層に拡散することが防止され、スイッチング損失の増大を招くことを防止できる。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態１の半導体装置の平面構成を示す図である。
【図２】 本発明に係る実施の形態１の半導体装置の断面構成を示す図である。
【図３】 本発明に係る実施の形態１の半導体装置の部分断面構成を示す図である。
【図４】 本発明に係る実施の形態１の半導体装置の部分構成を示す斜視図である。
【図５】 本発明に係る実施の形態１の半導体装置の効果を説明する図である。
【図６】 マルチトレンチの製造工程を示す断面図である。
【図７】 マルチトレンチの製造工程を示す断面図である。
【図８】 マルチトレンチの製造工程を示す断面図である。
【図９】 マルチトレンチの製造工程を示す断面図である。
【図１０】 マルチフィールドプレートが１層の場合の構成を示す図である。
【図１１】 マルチフィールドプレートの効果を説明する模式図である。
【図１２】 マルチフィールドプレートが２層の場合の構成を示す図である。
【図１３】 マルチフィールドプレートの効果を説明する模式図である。
【図１４】 マルチフィールドプレートの配設状態の一例を示す平面図である。
【図１５】 マルチフィールドプレートの配設状態の変形例を示す平面図である。
【図１６】 本発明に係る実施の形態２の半導体装置の平面構成を示す図である。
【図１７】 本発明に係る実施の形態２の半導体装置の断面構成を示す図である。
【図１８】 本発明に係る実施の形態３の半導体装置の平面構成を示す図である。
【図１９】 本発明に係る実施の形態３の半導体装置の断面構成を示す図である。
【図２０】 本発明に係る実施の形態４の半導体装置の平面構成を示す図である。
【図２１】 本発明に係る実施の形態４の半導体装置の断面構成を示す図である。
【図２２】 本発明に係る実施の形態４の半導体装置の部分平面構成を示す図である。
【図２３】 本発明に係る実施の形態４の半導体装置の部分平面構成を示す図である。
【図２４】 本発明に係る実施の形態４の半導体装置の効果を説明する図である。
【図２５】 本発明に係る実施の形態４の半導体装置の構成を適用しない場合の問題点を説明する図である。
【図２６】 本発明に係る実施の形態４の半導体装置の変形例の部分平面構成を示す図である。
【図２７】 本発明に係る実施の形態４の半導体装置の変形例の部分平面構成を示す図である。
【図２８】 本発明に係る実施の形態４の半導体装置の変形例の製造工程をす図である。
【図２９】 本発明に係る実施の形態４の半導体装置の変形例の製造工程をす図である。
【図３０】 従来のＤＡＤの平面構成を示す図である。
【図３１】 従来のＤＡＤの断面構成を示す図である。
【図３２】 従来のＤＡＤの等価回路を示す図である。
【符号の説明】
９，９Ａ，９Ｂ，９１Ｃ，９２Ｃ ソース電極、１０Ａ，１０Ｂ，１０Ｃ 第１ゲート電極、１１Ａ，１１Ｂ，１１Ｃ 第２ゲート電極、１２Ａ，１２Ｂ，１２Ｃ 第１ドレイン電極、１３Ａ，１３Ｂ，１３Ｃ 第２ドレイン電極、２０ 分離領域、２１，２２，２４ トレンチ、ＭＦＰ１，ＭＦＰ２，ＭＦＰＺ マルチフィールドプレート、６１０〜６９０，６８１，６９１ トレンチ分離壁、２１１，２２１，２４１ 内壁酸化膜、２１２，２２２，２４２ 導電体。
Claims (7)
- 支持基板上に、埋め込み酸化膜およびＳＯＩ層を有して構成されるＳＯＩ基板上に配設され、主電流が横方向に流れる導電型の異なる第１および第２のＭＯＳトランジスタを備え、
前記第１のＭＯＳトランジスタの主電流に基づく電位により前記第２のＭＯＳトランジスタの制御電極の電位を制御して前記第２のＭＯＳトランジスタのオン・オフ動作を制御する半導体装置であって、
前記第１のＭＯＳトランジスタの主電流が、前記第２のＭＯＳトランジスタの形成領域を通って前記第２のＭＯＳトランジスタの第１の主電極に流入する経路を遮断するように、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとを電気的に分離する分離構造を前記ＳＯＩ層内に備え、
前記第１のＭＯＳトランジスタは、
平面視形状が直線状の第１の主電極と、
前記第１の主電極に平行するように配設され、前記第１の主電極を超えない長さの直線状の制御電極と、
前記制御電極に平行するように配設された、前記制御電極と同等の長さの直線状の第２の主電極とを備え、
前記第２のＭＯＳトランジスタは、
前記第２のＭＯＳトランジスタの前記第１の主電極の平面視形状が、前記第１のＭＯＳトランジスタの前記第１の主電極を中心部として囲み、前記第１のＭＯＳトランジスタを内包する長円環状であって、その内側に沿って配設され、その開口部に前記第１のＭＯＳトランジスタを配置した平面視形状がＣ字形状の制御電極と、
第２の主電極とを備え、
前記第２の主電極は、前記第１のＭＯＳトランジスタの前記第１の主電極と共通の電極であり、
前記分離構造は、
前記第１のＭＯＳトランジスタの前記制御電極および前記第２の主電極の両端部にそれぞれ配設され、前記第１のＭＯＳトランジスタの前記制御電極および前記第２の主電極の一方および他方の端部間にそれぞれ渡る分離領域を備え、
前記分離領域は、
ＰＮ接合分離のための不純物領域によってその外形が規定され、
前記不純物領域内に配設され、前記ＳＯＩ基板を構成する埋め込み酸化膜に達する複数のトレンチを備え、
前記複数のトレンチは、
前記第１のＭＯＳトランジスタの前記第１の主電極側から前記第２の主電極側に向けて少なくとも一列に配列され、
それぞれは、
内壁を覆う内壁酸化膜と、
前記内壁酸化膜で囲まれた領域に埋め込まれた導電体とを有し、
前記第１のＭＯＳトランジスタの前記第２の主電極は、前記第２のＭＯＳトランジスタの前記制御電極に第１の抵抗成分を介して接続され、
前記第２のＭＯＳトランジスタの前記制御電極は、前記第２のＭＯＳトランジスタの前記第１の主電極に第２の抵抗成分を介して接続される、半導体装置。 - 前記第２のＭＯＳトランジスタの前記第１の主電極よりも内側の前記ＳＯＩ層の上部に、前記第１のＭＯＳトランジスタの前記第１の主電極を中心として同心状に複数配設されたマルチフィールドプレートをさらに備え、
前記複数のトレンチの前記配列方向に沿ったトレンチ幅およびトレンチ間隔は、前記マルチフィールドプレートの配列方向に沿ったプレート幅およびプレート間隔にほぼ一致するように設定される、請求項１記載の半導体装置。 - 支持基板上に、埋め込み酸化膜およびＳＯＩ層を有して構成されるＳＯＩ基板上に配設され、主電流が横方向に流れる導電型の異なる第１および第２のＭＯＳトランジスタを備え、
前記第１のＭＯＳトランジスタの主電流に基づく電位により前記第２のＭＯＳトランジスタの制御電極の電位を制御して前記第２のＭＯＳトランジスタのオン・オフ動作を制御する半導体装置であって、
前記第１のＭＯＳトランジスタの主電流が、前記第２のＭＯＳトランジスタの形成領域を通って前記第２のＭＯＳトランジスタの第１の主電極に流入する経路を遮断するように、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとを電気的に分離する分離構造を前記ＳＯＩ層内に備え、
前記第１のＭＯＳトランジスタは、
同心構造の中心をなす第１の主電極と、
前記第１の主電極を囲む制御電極と、
前記制御電極を囲む第２の主電極とを備え、
前記第２のＭＯＳトランジスタは、
同心構造の最外周をなす前記第１の主電極と、
同心構造の中心をなす第２の主電極と、
前記第１の主電極の内側に沿って配設された制御電極とを備え、
前記分離構造は、
前記第１のＭＯＳトランジスタを囲むように前記ＳＯＩ層中に配設され、前記埋め込み酸化膜に達する第１のトレンチ分離壁と、
前記第２のＭＯＳトランジスタを囲むように前記ＳＯＩ層中に配設され、前記埋め込み酸化膜に達する第２のトレンチ分離壁とを備え、
前記第１および第２のトレンチ分離壁のそれぞれは、
内壁を覆う内壁酸化膜と、
前記内壁酸化膜で囲まれた領域に埋め込まれた導電体とを有し、
前記第１のＭＯＳトランジスタの前記第２の主電極は、前記第２のＭＯＳトランジスタの前記制御電極に第１の抵抗成分を介して接続され、
前記第２のＭＯＳトランジスタの前記制御電極は、前記第２のＭＯＳトランジスタの前記第１の主電極に第２の抵抗成分を介して接続される、半導体装置。 - 支持基板上に、埋め込み酸化膜およびＳＯＩ層を有して構成されるＳＯＩ基板上に配設され、主電流が横方向に流れる導電型の異なる第１および第２のＭＯＳトランジスタを備え、
前記第１のＭＯＳトランジスタの主電流に基づく電位により前記第２のＭＯＳトランジスタの制御電極の電位を制御して前記第２のＭＯＳトランジスタのオン・オフ動作を制御する半導体装置であって、
前記第１のＭＯＳトランジスタの主電流が、前記第２のＭＯＳトランジスタの形成領域を通って前記第２のＭＯＳトランジスタの第１の主電極に流入する経路を遮断するように、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとを電気的に分離する分離構造を前記ＳＯＩ層内に備え、
前記第１のＭＯＳトランジスタは、
同心構造の最外周をなす第１の主電極と、
前記第１の主電極の内側に沿って配設された制御電極と、
同心構造の中心をなす第２の主電極とを備え、
前記第２のＭＯＳトランジスタは、
同心構造の最外周をなす前記第１の主電極と、
同心構造の中心をなす第２の主電極と、
前記第１の主電極の内側に沿って配設された制御電極とを備え、
前記分離構造は、
比較的高電位のハイサイド領域および前記第２のＭＯＳトランジスタを囲むように前記ＳＯＩ層中に配設され、前記埋め込み酸化膜に達する第１および第２のトレンチ分離壁を備え、
前記第１および第２のトレンチ分離壁のそれぞれは、
内壁を覆う内壁酸化膜と、
前記内壁酸化膜で囲まれた領域に埋め込まれた導電体とを有し、
前記第１のＭＯＳトランジスタは前記ハイサイド領域内に配設され、
前記第１のＭＯＳトランジスタの前記第２の主電極は、前記第２のＭＯＳトランジスタの前記制御電極に第１の抵抗成分を介して接続され、
前記第２のＭＯＳトランジスタの前記制御電極は、前記第２のＭＯＳトランジスタの前記第１の主電極に第２の抵抗成分を介して接続される、半導体装置。 - 支持基板上に、埋め込み酸化膜およびＳＯＩ層を有して構成されるＳＯＩ基板上に配設され、主電流が横方向に流れる導電型の異なる第１および第２のＭＯＳトランジスタを備え、
前記第１のＭＯＳトランジスタの主電流に基づく電位により前記第２のＭＯＳトランジスタの制御電極の電位を制御して前記第２のＭＯＳトランジスタのオン・オフ動作を制御する半導体装置であって、
前記第１のＭＯＳトランジスタの主電流が、前記第２のＭＯＳトランジスタの形成領域を通って前記第２のＭＯＳトランジスタの第１の主電極に流入する経路を遮断するように、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとを電気的に分離する分離構造を前記ＳＯＩ層内に備え、
前記第１のＭＯＳトランジスタは、
平面視形状が直線状の第１の主電極と、
前記第１の主電極に平行するように配設され、前記第１の主電極を超えない長さの直線状の制御電極と、
前記制御電極に平行するように配設された、前記制御電極と同等の長さの直線状の第２の主電極とを備え、
前記第２のＭＯＳトランジスタは、
同心構造の最外周をなす前記第１の主電極と、
同心構造の中心をなす第２の主電極と、
前記第１の主電極の内側に沿って配設された制御電極とを備え、
前記分離構造は、
比較的高電位のハイサイド領域および前記第２のＭＯＳトランジスタを囲むように前記ＳＯＩ層中に配設され、前記埋め込み酸化膜に達する第１および第２のトレンチ分離壁を備え、
前記第１のＭＯＳトランジスタは前記ハイサイド領域内に配設され、
前記第１および第２のトレンチ分離壁のそれぞれは、
内壁を覆う内壁酸化膜と、
前記内壁酸化膜で囲まれた領域に埋め込まれた導電体とを有し、
前記第１のトレンチ分離壁は、
前記第１のＭＯＳトランジスタの前記第１の主電極、前記制御電極および前記第２の主電極の両端部にそれぞれ配設され、前記第１の主電極、前記制御電極および前記第２の主電極の一方および他方の端部間にそれぞれ渡る側面分離壁と、
前記第１のＭＯＳトランジスタの前記第１の主電極および前記第２の主電極の外側に配設された第１および第２の分離壁とを有し、
前記側面分離壁と前記第１および第２の分離壁とで前記第１のＭＯＳトランジスタを囲み、
前記第１のＭＯＳトランジスタの前記第２の主電極は、前記第２のＭＯＳトランジスタの前記制御電極に第１の抵抗成分を介して接続され、
前記第２のＭＯＳトランジスタの前記制御電極は、前記第２のＭＯＳトランジスタの前記第１の主電極に第２の抵抗成分を介して接続される、半導体装置。 - 前記側面分離壁は、
前記第１のＭＯＳトランジスタの各電極に平行に所定間隔で配設された複数のトレンチを有し、
前記複数のトレンチのそれぞれは、
前記内壁酸化膜と、
前記内壁酸化膜で囲まれた領域に埋め込まれた前記導電体とを有し、
前記複数のトレンチは、それぞれの一端が、前記第１のＭＯＳトランジスタの形成領域の端縁部に沿って並ぶように配列される、請求項５記載の半導体装置。 - 前記側面分離壁は、
前記第１のＭＯＳトランジスタの各電極に平行に所定間隔で配設された複数の第１のトレンチと、
前記複数の第１のトレンチの配列の端縁部に配設された平面視形状が矩形の複数の第２のトレンチとを有し、
前記複数の第１および第２のトレンチのそれぞれは、
前記内壁酸化膜と、
前記内壁酸化膜で囲まれた領域に埋め込まれた前記導電体とを有し、
前記複数の第１のトレンチは、それぞれの一端が、前記第１のＭＯＳトランジスタの形成領域の端縁部に沿って並ぶように配列され、
前記複数の第２のトレンチは、
前記複数の第１のトレンチ間の前記ＳＯＩ層の端部を塞ぐように配列され、
前記複数の第１のトレンチの前記内壁酸化膜と前記複数の第２のトレンチの前記内壁酸化膜とが互いに接合して一体化している、請求項５記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000317991A JP4471480B2 (ja) | 2000-10-18 | 2000-10-18 | 半導体装置 |
| US09/835,445 US6603176B2 (en) | 2000-10-18 | 2001-04-17 | Power semiconductor device for power integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000317991A JP4471480B2 (ja) | 2000-10-18 | 2000-10-18 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002124681A JP2002124681A (ja) | 2002-04-26 |
| JP2002124681A5 JP2002124681A5 (ja) | 2006-03-16 |
| JP4471480B2 true JP4471480B2 (ja) | 2010-06-02 |
Family
ID=18796689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000317991A Expired - Fee Related JP4471480B2 (ja) | 2000-10-18 | 2000-10-18 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6603176B2 (ja) |
| JP (1) | JP4471480B2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4590884B2 (ja) * | 2003-06-13 | 2010-12-01 | 株式会社デンソー | 半導体装置およびその製造方法 |
| KR20060132808A (ko) * | 2003-09-22 | 2006-12-22 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 전계 효과 장치 및 초음파 장치 |
| US7737524B2 (en) * | 2003-09-30 | 2010-06-15 | Nxp B.V. | Lateral thin-film SOI device having a field plate with isolated metallic regions |
| JP4654574B2 (ja) * | 2003-10-20 | 2011-03-23 | トヨタ自動車株式会社 | 半導体装置 |
| FR2863773B1 (fr) * | 2003-12-12 | 2006-05-19 | Atmel Grenoble Sa | Procede de fabrication de puces electroniques en silicium aminci |
| US20060255401A1 (en) * | 2005-05-11 | 2006-11-16 | Yang Robert K | Increasing breakdown voltage in semiconductor devices with vertical series capacitive structures |
| JP4864344B2 (ja) * | 2005-05-16 | 2012-02-01 | パナソニック株式会社 | 半導体装置 |
| JP4863665B2 (ja) * | 2005-07-15 | 2012-01-25 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US20070012983A1 (en) * | 2005-07-15 | 2007-01-18 | Yang Robert K | Terminations for semiconductor devices with floating vertical series capacitive structures |
| JP4984579B2 (ja) * | 2006-03-10 | 2012-07-25 | 株式会社日立製作所 | 高耐圧半導体集積回路装置 |
| EP1863081A3 (en) | 2006-03-10 | 2008-03-05 | Hitachi, Ltd. | Dielectric material separated-type, high breakdown voltage semiconductor circuit device, and production method thereof |
| US7605446B2 (en) * | 2006-07-14 | 2009-10-20 | Cambridge Semiconductor Limited | Bipolar high voltage/power semiconductor device having first and second insulated gated and method of operation |
| JP4616856B2 (ja) * | 2007-03-27 | 2011-01-19 | 株式会社日立製作所 | 半導体装置、及び半導体装置の製造方法 |
| JP2008016863A (ja) * | 2007-08-31 | 2008-01-24 | Denso Corp | 縦型ホール素子 |
| JP4797203B2 (ja) * | 2008-12-17 | 2011-10-19 | 三菱電機株式会社 | 半導体装置 |
| JP2011029466A (ja) * | 2009-07-28 | 2011-02-10 | Hitachi Ltd | 半導体装置 |
| US8803232B2 (en) * | 2011-05-29 | 2014-08-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | High voltage and ultra-high voltage semiconductor devices with increased breakdown voltages |
| CN102683262A (zh) * | 2012-04-28 | 2012-09-19 | 东南大学 | 一种基于绝缘体上硅的高压隔离结构 |
| CN103117307A (zh) * | 2013-01-24 | 2013-05-22 | 东南大学 | 一种高可靠性p型绝缘体上硅横向双扩散场效应晶体管 |
| JP6255421B2 (ja) * | 2013-01-30 | 2017-12-27 | マイクロチップ テクノロジー インコーポレイテッドＭｉｃｒｏｃｈｉｐ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃｏｒｐｏｒａｔｅｄ | Ｅｓｄ自己保護を有するｄｍｏｓ半導体デバイスおよびそれを備えたｌｉｎバスドライバ |
| EP2930743B1 (en) * | 2014-04-11 | 2016-09-21 | Nxp B.V. | Semiconductor isolation structure |
| JP6729487B2 (ja) * | 2017-05-15 | 2020-07-22 | 三菱電機株式会社 | 半導体装置、半導体装置の製造方法、および電力変換装置 |
| US10790365B2 (en) * | 2018-02-23 | 2020-09-29 | Vanguard International Semiconductor Corporation | Lateral diffused metal oxide semiconductor field effect transistor |
| CN112993006B (zh) * | 2019-12-12 | 2022-08-12 | 珠海格力电器股份有限公司 | 一种终端结构、其制作方法及电子器件 |
| EP4174922A1 (en) * | 2021-10-29 | 2023-05-03 | Infineon Technologies Austria AG | High-voltage semiconductor device |
| EP4220697A1 (en) * | 2022-01-27 | 2023-08-02 | Infineon Technologies Austria AG | Semiconductor device with trench isolation structures in a transition region and method of manufacturing |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5874768A (en) * | 1994-06-15 | 1999-02-23 | Nippondenso Co., Ltd. | Semiconductor device having a high breakdown voltage |
| JP3378135B2 (ja) * | 1996-02-02 | 2003-02-17 | 三菱電機株式会社 | 半導体装置とその製造方法 |
| JP3575908B2 (ja) * | 1996-03-28 | 2004-10-13 | 株式会社東芝 | 半導体装置 |
| JP3958404B2 (ja) * | 1997-06-06 | 2007-08-15 | 三菱電機株式会社 | 横型高耐圧素子を有する半導体装置 |
| JP3111947B2 (ja) * | 1997-10-28 | 2000-11-27 | 日本電気株式会社 | 半導体装置、その製造方法 |
| US6133610A (en) * | 1998-01-20 | 2000-10-17 | International Business Machines Corporation | Silicon-on-insulator chip having an isolation barrier for reliability and process of manufacture |
| US6150697A (en) * | 1998-04-30 | 2000-11-21 | Denso Corporation | Semiconductor apparatus having high withstand voltage |
-
2000
- 2000-10-18 JP JP2000317991A patent/JP4471480B2/ja not_active Expired - Fee Related
-
2001
- 2001-04-17 US US09/835,445 patent/US6603176B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6603176B2 (en) | 2003-08-05 |
| JP2002124681A (ja) | 2002-04-26 |
| US20020043699A1 (en) | 2002-04-18 |
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| JPH07115126A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
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| A621 | Written request for application examination |
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| A977 | Report on retrieval |
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|
| RD04 | Notification of resignation of power of attorney |
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|
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|
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| LAPS | Cancellation because of no payment of annual fees |