JP4863665B2 - 半導体装置およびその製造方法 - Google Patents
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Description
図44は従来の電力用集積回路装置(以下、HVICと略称する)の平面図である。図45から図48は図44に示した従来のHVICの断面図であり、図45は図44におけるA−A’線による断面図であり、図46はB-B’線による断面図であり、図47はC-C’線による断面図である。図48は従来のHVICにおける高電位側のハイサイドドライバー回路の構成を示すブロック図である。
この問題に対して、従来のHVICの構造においては、PN接合上にゲート電極等でフィールドプレートを形成し、空乏層の伸びを確保すること、さらにはフィールドプレートをフローディングで多重に形成し、容量結合で表面電界を安定化させるMFFP(Multiple Floating Field Plate)構造により対処していた(例えば、特許文献2参照。)。
ただし、高電位のレベルシフト配線となるレベルシフトアルミ電極12とGND側フィールドプレートであるアルミ電極10との間の電位差は、この間の層間に形成されている酸化膜11の絶縁耐圧より大きい場合には、高電位のレベルシフト配線となるレベルシフトアルミ電極12とGND側フィールドプレートであるアルミ電極10との重なる領域が無いよう設計するとともに、もし重なる場合には該領域のGND側フィールドプレート(アルミ電極10)を切断しなければならなかった。
本発明は、低電位領域と高電位の配線が交差することを無くし、高耐圧の構成を簡単な製造プロセスにより信頼性の高い半導体装置を容易に形成することができる半導体装置の製造方法およびその製造方法により製造された信頼性の高い優れた性能を有する半導体装置を提供することを課題とするものである。
支持基板上に酸化膜およびエピタキシャル層を有して構成される高耐圧半導体素子と、
前記高耐圧半導体素子の高電位側電極に接続された高電位側ロジック回路と、
前記高耐圧半導体素子を駆動制御する制御信号を出力する低電位側ロジック回路と、
前記高電位側ロジック回路を含む高電位島を分離し、複数に重なったトレンチ分離領域により構成され、前記高電位側ロジック回路と前記高耐圧半導体素子の高電位側電極とを接続するレベルシフト配線領域を有する多重トレンチ分離領域と、を具備する。このように構成された本発明の半導体装置においては、低電位領域と高電位の配線が交差することが無く、高耐圧の電力用半導体装置の信頼性を高くしている。
前記半導体装置は、支持基板上に酸化膜およびエピタキシャル層を有して構成される高耐圧半導体素子と、
前記高耐圧半導体素子の高電位側電極に接続された高電位側ロジック回路と、
前記高耐圧半導体素子を駆動制御する制御信号を出力する低電位側ロジック回路と、
前記高電位側ロジック回路を含む高電位島を分離し、複数に重なったトレンチ分離領域により構成され、前記高電位側ロジック回路と前記高耐圧半導体素子の高電位側電極とを接続するレベルシフト配線領域を有する多重トレンチ分離領域と、を具備しており、
前記レベルシフト配線領域は、異方性エッチングでエピタキシャル層にトレンチ溝を形成する工程と、
前記トレンチ溝の内部に誘電体を埋め込む工程と、
前記誘電体をエッチングして前記トレンチ溝内の誘電体を残し表面を酸化してチッ化膜を堆積し、パターンニングする工程と、
前記チッ化膜を除去し、層間酸化膜を堆積する工程と、
部分的に前記層間酸化膜エッチングし、金属堆積により電極を形成する工程と、により形成されている。このような工程を有する本発明の半導体装置の製造方法においては、低電位領域と高電位の配線が交差することが無くなり、高耐圧の構成を簡単な製造プロセスにより容易に形成している。
図1は本発明に係る実施の形態1の半導体装置の一例である電力用集積回路装置(以下、HVICと略称する)を示す平面図である。図1においては、実施の形態1のHVICの説明を容易なものとするため、このHVICを模式的に示した図であり、各構成の大きさや間隔は実際の装置と異なっている。図2から図5は図1に示したHVICの断面図であり、図2は図1におけるA−A’線による断面図であり、図3はB−B’線による断面図であり、図4はC−C’線による断面図であり、図5はD−D’線による断面図である。
図2乃至図5において、符号1はN型(P型でも可)半導体基板、符号2は埋め込み酸化膜、および符号3はN−エピタキシャル層である。P+分離拡散領域4は埋め込み酸化膜2に達するように形成されている。図2乃至図5の断面図において、符号5は深いN+拡散領域、符号6はP拡散領域、符号7はP+拡散領域、符号8はN+拡散領域である。符号9はゲート電極であり、フィールドプレートとしても使用されている。アルミ電極10はGND側フィールドプレートとして使用されている。
図12および図14において、(a)は酸化膜を形成し、その酸化膜を異方性エッチングした後の状態を示している。(a)に示す状態までの工程においては、N−エピタキシャル層3上に膜厚が約500nmの酸化膜、例えばCVD酸化膜または熱酸化膜が形成される。次に、レジスト20が塗布され写真製版される。ここで、酸化膜異方性エッチングが行われる。
(c)は、トレンチ側壁を酸化した後の状態を示している。(c)に示す状態までの工程においては、約500nm厚の酸化膜21を除去した後、熱酸化膜が形成される。このときの膜厚dtは、前述の(a)に示した工程においてトレンチ側壁を形成するためのレジスト20の幅dtと同じとしている。
(d)は、ポリシリコンを堆積処理した後の状態を示している。(d)に示す状態までの工程においては、ポリシリコンをトレンチ内部に埋め込み、トレンチ側壁を形成する酸化膜の最上面となる表面から距離dwまで堆積される。この距離dwはトレンチ開口幅と同じである(図14の(a)参照。)。
(e)は、堆積したポリシリコンを異方性エッチングした後の状態を示している。(e)に示す状態までの工程におけるポリシリコンの異方性エッチングは、トレンチ側壁を形成する酸化膜の最上面となる表面の位置、すなわちポリシリコンの表面から約dwの距離エッチングされている。
(f)は、表面酸化膜22が形成されて、その後にチッ化膜23を形成した状態を示している。(f)に示す状態までの工程においては、約100nm厚の表面酸化膜22が形成され、その上に約100nm厚のチッ化膜23が堆積される。
(g)は、チッ化膜23をエッチングした後の状態を示している。(g)に示す状態までの工程において、レジスト24が塗布され写真製版が行われる。そして、チッ化膜23のエッチングが実施される。
(h)は、フィールド酸化膜(LOCOS膜)14の形成後の状態を示している。(h)に示す状態までの工程においては、レジストが塗布されフィールド酸化膜(LOCOS膜)14が形成される。このフィールド酸化膜(LOCOS膜)14の厚みは約1μmである。
(i)は、層間酸化膜25の形成後の状態を示している。(i)に示す状態までの工程においては、チッ化膜23が除去され、約1μm厚の層間酸化膜を堆積させて形成する。その後、レジストが塗布され写真製版される。
(j)は、層間酸化膜25がパターニングされた後の状態を示している。(j)に示す状態までの工程においては、層間酸化膜25に対して異方性エッチングが行われ、レジストが除去される。
(k)は、アルミ配線形成後の状態を示しており、トレンチ側壁フィールドプレートが完成した状態である。(k)に示す状態までの工程においては、スパッタリングによりAlSiCuを約1μmの膜厚で形成する。次に、レジストを塗布し写真製版する。そして、AlSiCu膜に対して異方性エッチングが行われ、アルミ電極10が形成される。その後、レジストが除去されてトレンチ側壁フィールドプレートが完成する。
なお、トレンチ側壁フィールドプレートとなる区間T1−区間F1−区間T2−区間F2−区間T3の各トレンチ分離領域間は、電流リークを防止するため、酸化させてSi領域を極力含まない構成が好ましい。また、トレンチ側壁の酸化膜厚をdtとすると、異方性エッチングでN−エピタキシャル層3にトレンチ溝を形成する工程(a)において該当するトレンチ間は、dt程度になるようパターニングするのが好ましい。
以下、本発明に係る実施の形態2の半導体装置について添付の図面を参照しつつ説明する。図16は実施の形態2の半導体装置である電力用集積回路装置(HVIC)の平面図である。図16は、説明を容易なものとするため、HVICを模式的に示した図であり、各構成の大きさや間隔は実際の装置と異なっている。実施の形態2のHVICは、前述の実施の形態1のHVICにおけるレベルシフト配線領域404を持つ高耐圧NチャンネルMOSFET101を、2つ以上並べた構成である。なお、図16には2つの高耐圧NチャンネルMOSFET101を並べた構成を示す。実施の形態2のHVICにおいては、レベルシフト配線領域404によって分断されているトレンチ分離領域間のエピタキシャル領域やポリシリコン領域をアルミ配線407により接続して、電気的な連続性を保持している。
そこで、実施の形態2のHVICにおいては、図16に示すように、多重トレンチ分離領域405における対応する各トレンチ分離領域403間をアルミ配線407により接続することにより、トレンチ側壁フィールドプレートにおける電位の電気的な連続性が保持され、デバイス耐圧を安定させることができる構成となる。
以下、本発明に係る実施の形態3の半導体装置について添付の図面を参照しつつ説明する。図17は実施の形態3の半導体装置である電力用集積回路装置(HVIC)の平面図である。図17は、説明を容易なものとするため、HVICを模式的に示した図であり、各構成の大きさや間隔は実際の装置と異なっている。図18は図17のHVICにおけるA−A’線による断面図である。
前述の実施の形態1のHVICにおいては、多重トレンチ分離領域405により高電位島402を分離し、多重トレンチ分離領域405のレベルシフト配線領域404における中央のトレンチをレベルシフト配線として用いていた。このように構成した場合、N−エピタキシャル層3の抵抗が配線抵抗として挿入されることとなり、回路構成上の制約になってしまう。
そこで、実施の形態3のHVICにおいては、多重トレンチ分離領域405により高電位島402を分離形成するが、この高電位島402と高耐圧NチャンネルMOSFET101のドレイン電極703に挟まれたレベルシフト配線領域404の高電位のトレンチ分離領域403である中央のトレンチ表面にアルミ配線303を形成している。このアルミ配線303は高電位のトレンチ分離領域403に接触し、かつNチャンネルMOSFET101のドレイン電極703と高電位島402内の高電位側のロジック回路301とを電気的に接続する。実施の形態3のHVICに構成においては、配線抵抗が小さくできるため、回路構成上の制約を少なくすることができる。
以下、本発明に係る実施の形態4の半導体装置について添付の図面を参照しつつ説明する。図19は実施の形態4の半導体装置である電力用集積回路装置(HVIC)の平面図である。図19は、説明を容易なものとするため、HVICを模式的に示した図であり、各構成の大きさや間隔は実際の装置と異なっている。
実施の形態4のHVICにおいては、高耐圧NチャンネルMOSFETのソース−ドレイン間に形成される多重フィールドプレート102とレベルシフト配線領域404におけるトレンチ側壁フィールドプレート406とを接続している。この構造のメリットは、多重フィールドプレート102の電位が安定して、高耐圧NチャンネルMOSFET101のデバイス耐圧が安定する。また、多重フィールドプレート102を介して多重トレンチ分離領域405を電気的に連続させることができるため、前述の実施の形態2のHVICのように複数の半導体素子を用いた場合においても同様の効果を得ることができる。
実施の形態4の半導体装置においては、多重フィールドプレート102(表面フィールドプレート)がポリシリコン部とアルミ電極10で構成されている。多重フィールドプレート102のアルミ電極10は、レベルシフト配線領域404におけるトレンチ容量結合領域内のポリシリコン領域907と直接接続されている。また、多重フィールドプレート102のポリシリコン部は、アルミ電極10を介してレベルシフト配線領域404内のポリシリコン領域907に接続されている。
以下、本発明に係る実施の形態5の半導体装置について添付の図面を参照しつつ説明する。図22は実施の形態5の半導体装置である電力用集積回路装置(HVIC)の平面図である。図22は、説明を容易なものとするため、HVICを模式的に示した図であり、各構成の大きさや間隔は実際の装置と異なっている。
実施の形態5のHVICにおいては、円形状の高耐圧NチャンネルMOSFET101のドレイン電極703がその中心に小さく円形に形成されており、多重トレンチ分離領域405のレベルシフト配線領域404により、高耐圧NチャンネルMOSFET101の略中心にある円形のドレイン電極703と高電位島のロジック回路301が電気的に接続されている。円形状においては、その円周距離はその中心部に向かうほど小さくなっていく。実施の形態5のHVICにおける高耐圧NチャンネルMOSFET101が略円形状に形成されているため、その中心部分の電極パターンを単純に形成することが可能となる。実施の形態5における高耐圧NチャンネルMOSFET101においては、前述の実施の形態1の図1の平面図に示すような複雑な構成を取らなくても、図22に示すような単純なパターンでソース−ドレイン間にレベルシフト配線領域404の中央にある高電位のトレンチ分離領域403のトレンチ側壁フィールドプレートのみを延設配置することにより構成することができる。
本発明に係る実施の形態6の半導体装置である電力用集積回路装置(HVIC)は、トレンチ分離領域間のNエピタキシャル領域における抵抗値を低減させ、寄生抵抗成分による電位の浮き上がりを防止する構成である。
実施の形態6のHVICにおいて、トレンチ分離領域間のN−エピタキシャル領域には、多重トレンチ分離領域405の形成以前または形成後に、P+拡散層またはN+拡散層が形成されている。このように、P+拡散層またはN+拡散層を形成することにより、トレンチ分離領域間のN−エピタキシャル領域における抵抗値を低減させ、寄生抵抗成分による電位の浮き上がりを防止することができる。
以下、本発明に係る実施の形態7の半導体装置について添付の図面を参照しつつ説明する。図23は実施の形態7の半導体装置である電力用集積回路装置(HVIC)の平面図である。図23は、説明を容易なものとするため、HVICを模式的に示した図であり、各構成の大きさや間隔は実際の装置と異なっている。図24は実施の形態7におけるレベルシフト配線領域404のソース配線部908の断面構造を示し、図25は実施の形態7におけるレベルシフト配線領域404のゲート配線部909の断面構造を示している。
以下、本発明に係る実施の形態8の半導体装置について添付の図面を参照しつつ説明する。図26は実施の形態8の半導体装置である電力用集積回路装置(HVIC)におけるトレンチ側壁フィールドプレートとレベルシフト配線の構造を示す図である。
通常、トレンチは、プロセス中の応力緩和を目的として、その内部を酸化した後、ポリシリコンが充填されていた。これは、Siと酸化膜であるSiO2の膨張係数が異なるためであり、1μm以上の広い幅を有するトレンチ内部をSiO2と、Siと同一材料であるポリシリコンで充填することにより、過大な応力の発生を抑制していた。しかし、近年は微細加工技術の進歩により、トレンチ開口幅が1μm以下でも10μm以上の深いトレンチを形成することが可能であり、トレンチ内部に対してCVD酸化膜により酸化膜のみを充填しても、充填するSiO2の体積が低減できた分、低応力でトレンチ分離を形成することが可能となっている。
したがって、実施の形態8の半導体装置においては、微細で深いトレンチ内部に絶縁膜のみを充填しており、前述の実施の形態1の図12から図15に示したような複雑な製造ステップが必要なくなる。この構成では、多重を構成するトレンチ内のポリシリコン同士がつながらないよう、トレンチを分断する必要が無く、各トレンチが交差する形態で多重トレンチを形成できる。この利点は、特に、トレンチ間の電流リーク防止のため、その間隔をトレンチ側壁の酸化膜厚と同程度とするという制約がなくなり、製造が容易なものとなる。
以下、本発明に係る実施の形態9の半導体装置について添付の図面を参照しつつ説明する。実施の形態9の電力用集積回路装置(HVIC)における多重トレンチ分離領域の電位の安定化を図っている。図27は実施の形態9のHVICにおける多重トレンチ分離領域の電位安定を図るための構成を示す図である。実施の形態9のHVICにおいては、多重トレンチ分離領域におけるGND−高電位島間に高抵抗ポリシリコン705が挿入されている。図27に示すように、実施の形態9のHVICにおける多重トレンチ分離領域405には高抵抗ポリシリコン705が並列に接続電極706により各トレンチ分離領域403が接続されている。
このように構成することにより、実施の形態9のHVICは、多重トレンチ分離領域405における各トレンチ分離領域403の電位が容量結合により均等に分担されているが、更に高抵抗を並列に接続することにより各トレンチ分離領域403の電位を安定させることができる。
以下、本発明に係る実施の形態10の半導体装置について添付の図面を参照しつつ説明する。図28は実施の形態10の半導体装置である電力用集積回路装置(HVIC)の平面図である。図28は、説明を容易なものとするため、HVICを模式的に示した図であり、各構成の大きさや間隔は実際の装置と異なっている。
実施の形態10のHVICにおいては、高耐圧NチャンネルMOSFET101を円形に形成せず、四辺が直線である矩形状に形成し、両端部の連続性が途切れる箇所、すなわち対向する2辺にトレンチ側壁フィールドプレート700を配設している。高耐圧のNチャンネルMOSFET101のドレイン電圧と高電位島402に印加される電圧の差は、最大で高電位側のロジック回路301の駆動電圧の25V以下と小さいため、同図のように1つのトレンチ分離領域403を隔てて、隣接させることが可能である。このため、レベルシフト配線は図示するように、アルミ配線704により高電位側のロジック回路301とドレイン電極703とをそのまま接続させることが可能である。実施の形態10のHVICにおいては、矩形状の高耐圧NチャンネルMOSFET101における高電位島402に近い一辺の近傍に、ロジック回路301にアルミ配線704により接続されるドレイン電極703が設けられており、対向する他辺近傍に低電位側のロジック回路201に接続されるソース電極701が設けられている。また、低電位側のロジック回路201に接続されるゲート電極702は、ソース電極701と略平行に所定幅を有してNチャンネルMOSFET101を横断するよう設けられている。すなわち、ゲート電極702の長さは矩形状のNチャンネルMOSFET101の一辺の長さより長く、2辺の長さより短く形成されている。
図29は実施の形態10のHVICにおけるトレンチ側壁フィールドプレートと表面の多重フィールドプレートとを接続した場合の平面図である。図30は図29のHVICにおけるA−A’線による断面図である。
なお、実施の形態10においては高耐圧NチャンネルMOSFET101を用いた例で説明したが、高耐圧のPチャンネルMOSFETを用いても同様に構成することができ、同様の効果を奏する。
以下、本発明に係る実施の形態11の半導体装置について添付の図面を参照しつつ説明する。図31は、実施の形態11の半導体装置である電力用集積回路装置(HVIC)において、多重トレンチ分離領域の電位検出法を適用した構成を示す図である。実施の形態11のHVICは、前述の実施の形態9のHVICと同様に、多重トレンチ分離領域405の各トレンチにコンタクトを形成し、高電位島内および低電圧領域に形成したCMOS回路のゲート電極(ポリシリコン)に接続している。図32は、図31に示したHVICの例における等価回路を示す。図33の(a)は図31に示すHVICのA−A’線による断面図であり、PチャネルMOSデバイスの領域を示している。図33の(b)は図31に示すHVICのB−B’線による断面図であり、NチャネルMOSデバイスの領域を示している。トレンチ分離領域の1本あたりの容量をCとすると、各トレンチの電位V1,V2はそれぞれ容量結合により、V1=VB/3、V2=2VB/3、になる。高電位島の電位VBは、HVICが駆動するIGBTなどのパワー素子のインバータ動作で、Vccから(Vcc+H.V.)の電位まで変動する。ここで、(H.V.)は高圧側パワー素子に印加される高電圧を示す。実施の形態11のHVICにおける電位変動とCMOS回路動作との関係を、図34と図35に示している。図34はCMOS回路の低電位側の動作説明図であり、図の左側が低電圧印加状態であり、右側が高電圧印加状態である。図35はCMOS回路の高電位側の動作説明図であり、図の左側が低電圧印加状態であり、右側が高電圧印加状態である。図34および図35の上部のグラフにおいて破線がCMOSインバータの閾値電圧設定値のレベルを示している。
高電位島ではVB電位が基準になるため、VB電位が最低電位のVccから上昇すると、図35に示すようにV1,V2は見かけ上において低下することになる。このとき、CMOSインバータの閾値電圧設定値に対し、V1に接続された方が先にPチャンネルMOSデバイス側がOFF→ON状態(NチャンネルMOSは逆)になるため、出力H−OUTはLow→Highへ変化する。同様に、VB電位が更に上昇し、V2電位が閾値電圧以上になると、出力L−OUTはLow→Highへ変化する。この信号変化を検出することにより、高電位島自身の電位を検出できる。
以下、本発明に係る実施の形態12の半導体装置について添付の図面を参照しつつ説明する。図36は、実施の形態12の半導体装置である電力用集積回路装置(HVIC)に、多重トレンチ分離領域の電位検出法を適用した例を示す構成図である。図37は、実施の形態12のHVICの等価回路である。実施の形態12のHVICにおいては母線を直接印加する高電圧印加島801が設けられている。この高電圧印加島801を形成する多重トレンチ分離領域におけるトレンチ分離領域の1本あたりの容量をCrefとすると、母線電位に高電圧(H.V.)が印加された場合、容量結合により、V1(Ref)=(H.V.)/3、V2(Ref)=2(H.V.)/3という電位が発生する。一方、高電位島802の方は、前述の実施の形態11において説明したように、V1=VB/3、V2=2VB/3、でVBはほぼGND電位から(H.V.)まで変動する。母線電位は(H.V.)で一定であるため、V1(Ref)とV2(Ref)の電圧はそれぞれV1,V2に対して基準の電圧になる。図37の等価回路に示すように、V1(Ref)とV1、V2(Ref)とV2をそれぞれ電圧比較回路(図の例ではオペアンプ)に入力すると、その出力は、
V1(OUT)=(R1’/R1)(V1(Ref)−V1)、
V2(OUT)=(R2’/R2)(V2(Ref)−V2)
となる。電位差を抵抗比で増幅/減衰できるので、高電位島802のVB電位が(H.V.)になると、出力はLowに、VB電位がGND電位に低下すると、出力はHighになるよう調整できる。これにより、高電位島802の電位を低電圧領域のロジック回路803によりモニタすることが可能となる。
以下、本発明に係る実施の形態13の半導体装置について添付の図面を参照しつつ説明する。図38は、実施の形態13の半導体装置である電力用集積回路装置(HVIC)の構成を示す図である。
前述の実施の形態12においては、母線電位(H.V.)を印加した高電位島802の多重トレンチ分離領域電位と、ゲート駆動動作を行う低電位ロジック回路803を搭載する高電圧印加島801の多重トレンチ分離領域電位とを比較したが、実施の形態13においては、2相以上の高電位島(U相,V相,W相)804,805,806を1チップに搭載した場合に、それぞれの高電位島804,805,806の電位関係を、各トレンチ分離領域の電位を検出することにより検知することが可能となる。すなわち、いずれの高電位島804,805,806の電位が高くなっているかをモニタすることが可能になる。
実施の形態13の構成は、図37に示す実施の形態12の等価回路において、(H.V.)が印加される電位島を別のゲート駆動動作を行うロジック回路を搭載する高電位島に置き換える構成になる。本来、各相の電位関係は、ゲート駆動命令を発する低電位領域のロジック回路で制御している。したがって、実施の形態13においては、ゲート駆動命令と実際の電位関係のモニタ信号を比較することにより、誤動作を検出し保護動作を行うことが可能になる。
実施の形態14の半導体装置である電力用集積回路装置(HVIC)は、前述の実施の形態11から13で説明したHVICにおける多重トレンチ分離領域の電位検出を、前述の実施の形態9のHVICにおける高抵抗からの分圧電位からモニタする構成としたものである。このように構成することにより、実施の形態14のHVICは多重トレンチ分離電位検出をモニタすることができる。
以下、本発明に係る実施の形態15の半導体装置について添付の図面を参照しつつ説明する。図39に示す実施の形態15の半導体装置である1チップインバータは、多重トレンチ分離領域による高電位配線(レベルシフト配線)を適用した構成例である。図40は実施の形態15の1チップインバータの等価回路であり、図41はその主要部の断面図である。図41の(a)は図39のA−A’線による断面図であり、(b)は図39のB−B’線による断面図である。
実施の形態15の半導体装置の構成によれば、低圧部と高電位配線が交差する領域がないため、高耐圧構造への影響が無く安定した特性を有する装置となる。また、実施の形態15の半導体装置においては、電極を一つのアルミ配線のみで回路構成できるため、製造が容易となり、製造コストを大幅に抑制することができる。
以下、本発明に係る実施の形態16の半導体装置について添付の図面を参照しつつ説明する。図42に示す実施の形態16の半導体装置である1チップインバータICの構成を示す等価回路である。
高電圧(H.V.)が印加される高電圧引き出し配線を形成する多重トレンチ分離領域は、これが形成される高電位島電圧に対し前述の実施の形態11の構成において説明したように、容量結合で(H.V.)−VB間電位差の中間電位VT1を発生する。この電位を検出して、高圧側パワー素子に印加されている電位をモニタでき、このモニタ方法は前述の実施の形態11の構成に同じである。Vsが印加される高電位島は、同様に容量結合であり、VB−GND間の電位差の中間電位VT2を発生する。これらの動作を図43に示す。高電位(上アーム)側のNチャネルMOSFETは、そのゲート信号がVS時にOFF状態となり、VB時にON状態となる。また、低電位(下アーム)側のNチャネルMOSFETは、そのゲート信号がGND時にOFF状態となり、Vcc時にON状態となる。高電位側のNチャンネルMOSFETと低電位側のNチャネルMOSFETは、同時にON状態となり上下アームが短絡しないよう切り換え時にデッドタイムが設けられており、切り換え時に両者がOFF状態となる期間が設けられている。高電位側のNチャネルMOSFETがOFF状態で、低電位側のNチャネルMOSFETがON状態であれば、両デバイスが接続されている中点電位(Vs)はGND電位であり、このとき(H.V.)−VB間の電位差の中間電位VT1はHigh(図42の例では、VT1−VB=(H.V.)/2)になり、VB−GND間の電位差の中間電位VT2はGNDになる。この期間中にVs端子に接続される負荷が破壊して母線が短絡した場合、Vs=(H.V.)となり、ON状態である低電位側パワー素子には過大な電流が流れる。このままの状態では低電位側パワー素子が破壊する。このとき、VT2電位はGND→High(図42の例ではVT2=(H.V.)/2)となり、VT1電位はHigh→Low(図42の例では、VT1−VBはほとんど0)に変化する。この電位変化を高圧側遮断信号発生回路905および906により検出して、それぞれの駆動回路に各パワー素子をOFF状態にする遮断命令を発生させる。実施の形態16の半導体装置は、上記のように構成されているため、確実な短絡保護動作を行うことができ、装置の信頼性を高めることが可能となる。
505 高圧側駆動回路、506 高圧側NチャネルMOS、507 高圧側ダイオード
508 多重トレンチ分離領域、509 レベルシフト素子、603 トレンチ側壁フィールドプレート、604 レベルシフト配線、605 コンタクト、606 表面フィールドプレート、607 高抵抗ポリシリコン、608 多重トレンチ分離領域、609 接続電極、700 トレンチ側壁フィールドプレート、701 ソース電極、702 ゲート電極、703 ドレイン電極、704 アルミ電極、801 高電圧印加島、802 高電位島、803 低電位ロジック回路、804 高電位島、805 高電位島、806 高電位島、900 高電位引き出し配線、901 高電位引き出し配線、905 遮断信号発生回路、906 遮断信号発生回路
Claims (18)
- 電力用半導体素子とロジック回路がワンチップ上に集積された半導体装置において、
支持基板上に酸化膜およびエピタキシャル層を有して構成される高耐圧半導体素子と、
前記高耐圧半導体素子の高電位側電極に接続された高電位側ロジック回路と、
前記高耐圧半導体素子を駆動制御する制御信号を出力する低電位側ロジック回路と、
前記高電位側ロジック回路を含む高電位島を分離し、複数に重なったトレンチ分離領域により構成され、前記高電位側ロジック回路と前記高耐圧半導体素子の高電位側電極とを接続するレベルシフト配線領域を有する多重トレンチ分離領域と、を具備する半導体装置。 - 多重トレンチ分離領域におけるレベルシフト配線領域は、高耐圧半導体素子のソース−ドレイン間に設けられ、前記多重トレンチ分離領域における外側のトレンチ分離領域を高耐圧半導体素子の低電位側電極に接するよう配設し、前記多重トレンチ分離領域において高電位島と接する最も電位の高いトレンチ分離領域を前記高耐圧半導体素子の高電位側電極に接するよう配設した請求項1に記載の半導体装置。
- 多重トレンチ分離領域において、レベルシフト配線領域により分離された対応する各トレンチ分離領域間を電気的に接続するよう構成された請求項2に記載の半導体装置。
- レベルシフト配線領域に金属配線を設け、当該金属配線により高電位側ロジック回路と高耐圧半導体素子の高電位側電極とを電気的に接続するよう構成された請求項1または2に記載の半導体装置。
- 高耐圧半導体素子のソース−ドレイン間に多重フィールドプレートを形成し、前記多重フィールドプレートとレベルシフト配線領域におけるトレンチ側壁フィールドプレートが接続された請求項1または2に記載の半導体装置。
- 高耐圧半導体素子の円形状を有する高電位電極と高電位側ロジック回路とをレベルシフト配線領域により電気的に接続するよう構成された請求項1または2に記載の半導体装置。
- 多重トレンチ分離領域のエピタキシャル層にP+拡散層またはN+拡散層が形成された請求項1または2に記載の半導体装置。
- レベルシフト配線領域にレベルシフト配線が設けられ、当該レベルシフト配線により高電位側ロジック回路と高耐圧半導体素子の各高電位側電極とを電気的に接続するよう構成された請求項1または2に記載の半導体装置。
- 多重トレンチ分離領域におけるトレンチ分離領域は複数の隔壁で構成され、当該隔壁に絶縁膜が形成された請求項1または2に記載の半導体装置。
- GND−高電位島間に高抵抗体を設け、多重トレンチ分離領域における各トレンチ分離領域と前記高抵抗体の所定点とを接続して、各トレンチ分離領域が所定電位を分担するよう構成された請求項1または2に記載の半導体装置。
- 電力用半導体素子とロジック回路がワンチップ上に集積された半導体装置において、
支持基板上に酸化膜およびエピタキシャル層を有して構成され、一方の対向する2辺に高電位側電極と低電位側電極を有する矩形状の高耐圧半導体素子と、
前記高耐圧半導体素子の高電位側電極に接続された高電位側ロジック回路と、
前記高耐圧半導体素子を駆動制御する制御信号を出力する低電位側ロジック回路と、
前記高電位側ロジック回路を含む高電位島を分離し、複数に重なったトレンチ分離領域により構成され、矩形状の前記高耐圧半導体素子の他方の対向する2辺にトレンチ側壁フィールドプレートを配設する多重トレンチ分離領域と、
前記高電位側ロジック回路と前記高耐圧半導体素子の高電位側電極とを電気的に接続する金属配線と、
を具備する半導体装置。 - 多重トレンチ分離領域における各トレンチ分離領域の電位をCMOS回路により検出するよう構成された請求項1または2に記載の半導体装置。
- 多重トレンチ分離領域により分離され、高電位の母線電位が印加される高電圧印加島が設けられ、当該高電圧印加島を形成する多重トレンチ分離領域における各トレンチ分離領域の参照容量と、高電位島を形成する多重トレンチ分離領域における各トレンチ分離領域の容量とを比較して、高電位島の電位を検出するよう構成された請求項1または2に記載の半導体装置。
- 複数の高電位島を形成するそれぞれの多重トレンチ分離領域における各トレンチ分離領域の容量を比較して、それぞれの高電位島の電位を検出するよう構成された請求項1または2に記載の半導体装置。
- GND−高電位島間に高抵抗体を設け、多重トレンチ分離領域における各トレンチ分離領域と前記高抵抗体の所定点とを接続して、各トレンチ分離領域が所定電位を分担するよう構成された請求項12乃至14のいずれか一項に記載の半導体装置。
- 電力用半導体素子とロジック回路がワンチップ上に集積された半導体装置の製造方法において、
前記半導体装置は、支持基板上に酸化膜およびエピタキシャル層を有して構成される高耐圧半導体素子と、
前記高耐圧半導体素子の高電位側電極に接続された高電位側ロジック回路と、
前記高耐圧半導体素子を駆動制御する制御信号を出力する低電位側ロジック回路と、
前記高電位側ロジック回路を含む高電位島を分離し、複数に重なったトレンチ分離領域により構成され、前記高電位側ロジック回路と前記高耐圧半導体素子の高電位側電極とを接続するレベルシフト配線領域を有する多重トレンチ分離領域と、を具備しており、
前記レベルシフト配線領域は、異方性エッチングでエピタキシャル層にトレンチ溝を形成する工程と、
前記トレンチ溝の内部を酸化してポリシリコンを埋め込む工程と、
前記ポリシリコンをエッチングして前記トレンチ溝内のポリシリコンを残し表面を酸化してチッ化膜を堆積し、パターンニングする工程と、
選択酸化して前記チッ化膜を除去し、層間酸化膜を堆積する工程と、
部分的に前記層間酸化膜エッチングし、金属堆積により電極を形成する工程と、により形成された半導体装置の製造方法。 - 多重トレンチ分離領域におけるレベルシフト配線領域は、高耐圧半導体素子のソース−ドレイン間に形成され、前記多重トレンチ分離領域における外側のトレンチ分離領域を高耐圧半導体素子の低電位側電極に接するよう配設し、前記多重トレンチ分離領域において高電位島と接する最も電位の高いトレンチ分離領域を前記高耐圧半導体素子の高電位側電極に接するよう配設した請求項16に記載の半導体装置の製造方法。
- トレンチ溝にポリシリコンを埋め込む工程において、前記トレンチ溝内部にCVD酸化により絶縁膜を形成してポリシリコンを埋め込む請求項16または17に記載の半導体装置の製造方法。
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