JPH02168666A - 相補型半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は相補型半導体装置に関するもので、特にＰ型
半導体素子領域とＮ型半導体素子領域との間を電界効果
を用いて分離した相補型半導体装置に関するものである
。

［従来の技術］ 半導体素子間の素子分離は、たとえば特開昭６２−１９
０８６９号公報などに示されているように、ＬＯＧＯ５
（Ｌｏｃａｌ　　０ｘｉｄａｔｉ。

ｎ　　ｏｆ　　５ｉｌｉｃｏｎ）法を用いて行なわれて
いる。相補型半導体集積回路装置においてＰ型半導体素
子領域と、Ｎ型半導体素子領域との間の分離もＬＯＣＯ
８法を用いて行なわれていた。

第１２Ａ図〜第１２Ｃ図はＬＯＣＯ３法を用いた素子分
離膜の形成方法をステップごとに示す図である。第１２
Ａ図を参照して、Ｐ型シリコン基板１の主表面上に酸化
シリコン膜１１２を形成する。次に活性領域を形成した
い範囲（第１２Ａ図中Ｑ、ｏで示す範囲）に窒化シリコ
ン膜１１１を形成する。この状態で基板１が熱酸化され
ると、第１２Ｂ図に示すように窒化シリコン膜１１１が
形成されなかった領域に厚い素子分離膜１２が形成され
る。この理由は窒化シリコン膜の耐酸化性が強いためで
ある。次に、窒化シリコン膜１１１と酸化シリコン膜１
１２が基板１の主表面上から除去される。その結果第１
２Ｃ図に示すように活性領域（第１２Ｃ図中込で示す部
分）が形成される。

しかし、ＬＯＣＯＳ法で素子分離膜１２が形成されると
、素子分離膜の端部にバーズビーク（図中Ｃで示す部分
）と呼ばれる活性領域への食い込みが発生する。したが
って結果として得られる活性領域此の長さは当初意図さ
たれ活性領域の長さ１１ｏよりもかなり小さくなる。そ
の結果ＬＯＣＯ８法で素子分離が行なわれると、素子の
微細化が困難であるという問題点があった。一方バーズ
ビークを抑えるために素子分離膜の厚さを薄くすると、
素子分離能力が劣化するという問題点があった。

一方、素子の微細化に対応するために、フィールドシー
ルド（Ｆｉｅｌｄ　　５ｈｉｅｌｄ）分離を用いた素子
分離方法がたとえば特開昭６０−４７４３７号公報に示
されている。フィールドシールド法によってウェルと基
板とが分離された例が特開昭６０−７９７４０号公報に
示されている。

第１２Ｄ図は同公報に示されたフィールドシールド電極
を用いてウェルと基板とを分離した半導体装置の概略断
面図である。第１２Ｄ図を参照して、従来の微細化に対
応したＬＯＣＯＳ法を用いた素子分離領域を含む半導体
装置は、Ｎ型シリコン基板１１と、Ｐ型ウェル層１７と
、Ｎ型シリコン基板１１の主表面上でＰ型ウェル層１７
との境界部分に形成された素子分離膜１２と、素子分離
膜１２の上に形成されたシールド電極１９とを含む。

シールド電極１９の上には層間絶縁膜１５を介して配線
電極１６が形成される。Ｐ型ウェル層１７の主表面上に
は、ＮチャネルＭＯＳＦＥＴ１４が形成され、Ｎ型シリ
コン基板１１の主表面上にはＰチャネルＭＯＳＦＥＴ１
３が形成される。ＮチャネルＭＯＳＦＥＴ１４はＮ型ソ
ース／ドレイン領域２２と、Ｎ型ソース／ドレイン領域
２２の各４間に、ゲート酸化膜２０を介して形成された
ゲート電極２１とを含む。ＰチャネルＭＯＳＦＥＴ１３
は、Ｐ型ソース／ドレイン領域１８と、Ｐ型ソース／ド
レイン領域１８の各４間にゲート酸化膜２０を介して形
成されたゲート電極２１とを含む。素子が微細化される
と、Ｐ型ウェル層１７とＮ型シリコン基板の主表面上に
形成されたＰチャネルＭＯ８ＦＥＴ１ＢのＰ型ソース／
ドレイン領域１８との間の空乏層がつながるおそれがあ
る。

これを避けるために、素子分離膜１２の上にシールド電
極１９を形成し、シールド電極１９をたとえばｖｃｃ電
位に固定する。

この素子分離法によれば、シールド電極１９が従来のＬ
ＯＣＯＳ法で形成された厚いフィールド酸化膜上に形成
されるため、フォトリソグラフィによるフィールド酸化
膜への位置合わせが必要になる。フィールド酸化膜によ
り生じた段差が大きいため上部配線が断線する可能性が
ある。素子分離膜１２の厚さが厚いため、シールド電極
１９による電界効果が十分に発揮されないといった問題
点があった。その結果この方法による素子分離方法は、
素子の微細化にとって不都合であった。

上記のような問題点を解消するために、ウェル分離用の
フィールドシールド電極およびその酸化膜をゲート電極
と同じ層で形成する方法が特開昭６０−１６９１６３号
公報に示されている。第１３図は同公報に示された半導
体装置の断面構造図である。第１３図を参照して、Ｎ型
シリコン基板１１の主表面上に形成されたＰチャネルＭ
ＯＳＦＥＴ１３と、Ｐ型ウェル層１７の主表面上に形成
されたＮチャネルＭＯＳＦＥＴ１４とは、１個の電界効
果トランジスタ２２０で分離されている。

ＰチャネルＭＯＳＦＥＴ１３は、Ｐ型ソース／ドレイン
領域１８と、Ｐ型ソース／ドレイン領域１８の各々の間
に、ゲート酸化膜２０６を介して形成されたポリシリコ
ンゲート２０４とを含む。ＮチャネルＭＯＳＦＥＴ１４
は、Ｎ型ソース／ドレイン領域２２と、Ｎ型ソース／ド
レイン領域２２の各４間にゲート酸化膜２０６を介して
形成されたポリシリコンゲート２０５とを含む。分離用
の電界効果トランジスタ２２０は、Ｎ型シリコン基板１
１の主表面上に形成されたＰ型ソース／ドレイン領域の
いずれか一方の領域１８と、Ｐ型ウェル層１７の主表面
上に形成されたＮ型ソース／ドレイン領域のいずれか一
方の領域２２と、Ｎ型シリコン基板１１とＰ型ウェル層
１７との境界部であってかつＮ型シリコン基板１１の主
表面上にゲート酸化膜２１９を介して形成されたポリシ
リコン層２０７とを含む。ＰチャネルＭＯＳＦＥＴｌ３
のゲート電極となるポリシリコンゲート２０４と、Ｎチ
ャネルＭＯ３ＦＥＴのゲート７６極となるポリシリコン
ゲート２０５と、素子分離用の電界効果トランジスタ２
２０のゲート電極となるポリシリコン層２０７とは同じ
ポリシリコン層で形成されている。ＮチャネルＭＯＳＦ
ＥＴ１４のＮ型ソース／ドレイン領域のいずれか一方領
域２２と、ＰチャネルＭＯＳＦＥＴ１３のＰ型ソース／
ドレイン領域のいずれか一方の領域１８とは金属配線２
１４により接続されている。しかしながら、このような
構造のウェル分離は完全ではない。以下にこの理由が説
明される。

第１４Ａ図はＤＲＡＭでよく使用されるＰ型基板上のツ
インウェル構造のウェル分離がフィールドシールド電極
を用いて行なわれた場合の模式図である。通常、Ｎ型ウ
ェル層３０２は電源電圧Ｖｃｃ　　＜正電位）に固定さ
れる。Ｐ型ウェル層３０３およびＰ型基板３０１は基板
電位Ｖａａ（負電位）に固定される。もしフィールドシ
ールド電極３０６が電源電圧Ｖｃｃで固定されるならば
、フィールドシールド電極３０６の下のＮ型ウェル層３
０２上の基板表面Ａ部分には蓄積層が形成され、Ｐ型ウ
ェル層３０３上の基板表面Ｂ部分には反転層が形成され
る。このとき基板表面Ａ部分には問題は生じないが、基
板表面Ｂ部分においては、Ｎ型拡散層３０４が接地電位
ｖ３．にされたとき次のような問題が生じる。Ｎ型ウェ
ル層３０２をドレインとし、Ｎ型拡散層３０４をソース
とし、フィールドシールド電極３０６をゲートとしたト
ランジスタがオンして、Ｎ型拡散層３０４とＮ型ウェル
層３０２との間にリークバスが生じる。フィールドシー
ルド電極３０６が基板電位Ｖ［ｌ［１にされたときも同
じ原理で基板表面Ａ部分に同様のり−クバスが生じる。

第１４Ｂ図は、フィールドシールド電極３０６の電位■
Ｆと、リーク電流■。との関係を模式的に示したグラフ
である。横軸はフィールドシールド電極３０６の電位を
示し、縦軸は基板表面Ａもしくは基板表面Ｂをチャネル
としたときのリーク電流値を示す。フィールドシールド
電極３０６が接地電位ＶｆＳで固定されたとき、基板表
面Ａもしくは基板表面Ｂにはリーク電流は流れない。し
かし、実際にはフィールドシールド電極の電位は、その
両側に形成される拡散部および上部配線等との容量結合
によりふらつく。そのふらつきによる電位が基板表面Ａ
側もしくは基板表面Ｂ側にできる電界効果トランジスタ
のしきい値電圧ＶｔｈＰまたはＶｔｈＮを越えると再び
リーク電流が流れる。このようなリーク電流の発生を防
ぐためには、Ｐチャネル側のしきい値電圧’／ｌｈｒお
よびＮチャネル側のしきい値電圧ｖｔ、の絶対値をとも
に高く設定しなければならない。その結果しきい値電圧
を決定するためのプロセスパラメータの設定が難しくな
るとともに、設計時のフィールドシールド電極３０６の
長さおよび、フィールドシールド電極と拡散層とからな
る素子分離領域の幅の決定が困難になる。上記のような
問題は、ウェル分離を１個のシールド電極で行なうとき
には必ず生じる問題である。さらにこの方法によれば、
分離用のフィールドシールド用ゲート電極と、Ｐチャネ
ルＭＯ８ＦＥＴおよびＮチャネルＭＯ５ＦＥＴのゲート
電極とを同一層で形成するため、設計上の自由度が大幅
に狭められるという問題がある。

第１５図は特開昭６１−２９０７５３号公報に示された
フィールドシールド分離と、トレンチ分離を併用したウ
ェル分離を示す模式的断面図である。第１５図を参照し
て、Ｐ型シリコン基板４０１の主表面上に形成されたＮ
チャネルＭＯ５ＦＥＴ１４と、Ｎ型ウェル層４０２の主
表面上に形成されたＰチャネルＭＯＳＦＥＴ１Ｂとはフ
ィールドシールド電極４０４．４０５と、トレンチ４０
９とによって分離されている。フィールドシールド電極
４０５は第１の電位Ｖ、に保たれ、フィールドシールド
電極４０４は第２の電位ｖ２に保たれている。第１５図
に示すウェル分離法は、フィールドシールド分離とトレ
ンチ分離とを併用しているため、その分離能力は高いが
トレンチが形成される必要があるため、製造プロセスが
煩雑になる。

次にこの理由を第１６Ａ図〜第１６Ｄ図を参照して説明
する。第１６Ａ図〜第１６Ｄ図は第１５図に示されたト
レンチ分離を併用した相補型半導体装置の製造プロセス
の要部をステップごとに示した図である。第１６Ａ図を
参照して、まずＰ型シリコン基板４０１の主表面上にト
レンチ４０９を形成するためのマスクとなるＣＶＤシリ
コン酸化膜４２０が形成される。第１６Ｂ図を参照して
、トレンチ４０９が形成された後、フィールドシールド
電極等のゲート酸化膜となるシリコン酸化膜４２３が基
板４０１の主表面上、トレンチ４０９の側壁部および底
部に形成される。次に第１６Ｃ図を参照して、フィール
ドシールド電極用のゲート酸化膜４０３等を形成するた
めにシリコン酸化膜４２３がバターニングされる。次に
第１６Ｄ図を参照して、トレンチ４０９の側壁部および
底部に薄いシリコン酸化膜４０９が形成される。このと
きにトレンチ４０９内のみを酸化するために、マスク合
わせが必要となる。その後トレンチ４０９の開口部の周
囲にＮ中型拡散領域４１０がマスク合わせによって形成
される。このＮ＋拡散領域４１０は、素子が微細化され
るとマスク合わせの精度に限界があるため、所定の位置
に形成するにはマスク合わせを慎重に行なう必要がある
。すなわち、従来のフィールド分離とトレンチ分離とを
併用したウェル分離方法においては、多数のマスク合わ
せや精度の高いマスクの位置合わせが要求されるため、
製造プロセスが煩雑であった。

［発明が解決しようとする課題］ 従来は上記のような各種方法を用いて素子分離領域が形
成されていた。それぞれの素子分離法はそれぞれ特をの
問題点を有していた。

この発明は上記のような問題点を解消するためになされ
たもので、微細化したＬＳＩにおけるウェル分離を確実
に行なうことができる相補型半導体装置およびその製造
方法を提供することである。

［課題を解決するための手段］ この発明に係る相補型半導体装置は、基板の主表面上に
形成された第１導電型のＴＪｌの領域と、第１導電型の
第１の領域に隣接して形成された第１導電型と異なる第
２導電型の第１の領域とを有する相補型半導体装置であ
って、第１導電型の第１の領域内に形成された第２導電
型の第２の領域と、第２導電型の第１の領域内に形成さ
れた第１導電型の第２の領域と、第１導電型の第１の領
域上に形成され、第２導電型の第１の領域と第２導電型
の第２の領域との間が導通しないようにするための電界
効果を用いた第１の導通制御手段と、第２導電型の第１
の領域上に形成され第１導電型の第１の領域と第１導電
型の第２の領域との間が導通しないようにするための電
界効果を用いた第２の導通制御手段とを含む。

さらにこの発明に係る相補型半導体装置の製造方法は、
主表面を有し、或る導電型の予め定める不純物濃度を存
する半導体基板の前記主表面上に第１導電型の第１の領
域と、前記第１導電型の第１の領域に隣接して、第２導
電型の第１の領域とを形成するステップと、前記第１導
電型の第１の領域と、前記第２導電型の第１の領域との
隣接部の前記主表面上に溝を形成するステップと、前記
第１導電型の第１の領域上に第２導電型の第２の領域を
形成するステップと、前記第２導電型の第１の領域上に
第１導電型の第２領域を形成するステップと、前記第１
導電型の第１の領域上に前記第２導電型の第１の領域と
前記第２導電型の第２の領域との間が導通しないように
するだめの電界効果を用いた第１導通制御手段と、前記
第２導電型の第１の領域の上に前記第１導電型の第１の
領域と前記第１導電型の第２の領域との間が導通しない
ようにするための電界効果を用いた第２導通制御手段を
同時に形成するステップと、前記溝の下部に、前記第１
導電型の第１の領域と前記第２導電型の第１の領域との
間が導通しないようにするための電界効果を用いた第３
導通制御手段を形成するステップとを含む。

［作用］ この発明による導通制御手段は同一導電型式の不純物層
間の導通を禁止するため隣接する逆導電型式の素子間の
分離が可能である。

さらにこの発明に係る製造方法においては、溝が形成さ
れているが、溝の底部に形成される第３導通制御手段は
少ないマスク合わせで製造される。

［発明の実施例］ 以下、この発明の実施例が図面を参照して説明される。

第１Ａ図はこの発明の第１の実施例を示す相補型半導体
装置の断面図である。第１Ａ図を参照して、この発明に
係る相補型半導体装置はＰ型ウェル層３の主表面上に形
成されたＰ型ウェル上素子１０１と、Ｎ型ウェル層２の
主表面上に形成されたＮ型ウェル上素子１０２とを含む
。Ｐ型ウェル層３とＮ型ウェル層２とはＰ型シリコン基
板の主表面上に隣接して形成されている。Ｐ型ウェル上
素子１０１は、Ｐ型ウェル層３の主表面上に形成された
Ｎ型拡散領域８と、Ｐ！！２ウェル層３とＮ型ウェル層
２との接合部の主表面上に形成されたＮ型拡散領域７１
と、Ｎ型拡散領域７１とＮ型拡散領域８との間の主表面
上にゲート酸化膜４を介して形成されたシールド電極５
２とを含む。

シールド電極５２は基板バイアス電位ＶＢ［１もしくは
接地電位ＶＳＳに保たれる。

Ｎ型ウェル上素子１０２は、Ｎ型ウェル層２の主表面上
に形成されたＰ型拡散領域９と、Ｐ型ウェル層３とＮ型
ウェル層２との接合部の主表面上に形成されたＮ型拡散
領域７１（Ｐ型ウェル上素子と併用）と、Ｐ型拡散領域
９とＮ型拡散領域７１との間の主表面上にゲート酸化膜
４を介して形成されたシールド電極５１とを含む。シー
ルド電極５１とＮ型拡散領域７１とは電源電位ＶＣＣに
保たれる。

Ｐ型ウェル層３上のシールド電極５２はＶＢＢもしくは
ＶＳＳの電位に保たれるため、シールド電極５２の下に
は蓄積層が形成される。したがってＮ！！拡散領域８お
よび７１をソース／ドレインとする電界効果トランジス
タ（Ｐ型ウェル上素子）１０１は常にオフしている。一
方のＮ型ウェル層上のシールド電極５１の両側には、拡
散層の型が異なる不純物層であるＰ重拡散領域９とＮ型
拡散領域７１とが存在するが、拡散層の型が相互に異な
るため電界効果トランジスタは形成されない。

したがってリークバスは生じない。シールド電極５２は
独自にしきい値電圧を定められ得る。したがって蓄積層
を発生させるには至らない接地電位Ｖ５５を選択すれば
、リークバスが発生しない。

なおここで素子分離領域間の寸法（図中のａで示された
部分）は５μｍ以内とすることができる。

またＰ型ウェル層の不純物濃度は１．０”−１，０１７
／ｃ　ｍ　３程度であり、Ｎ型ウェル層２内の不純物濃
度も１０”　−１０”　／Ｃｍ３程度である。

第１Ｂ図はこの発明の第２の実施例を示す相補型半導体
装置の断面図である。第１Ｂ図を参照して、Ｐ型ウェル
層３とＮ型ウェル層２との接合部の主表面上に形成され
た拡散領域がＰ型である点が第１Ａ図の場合と異なって
いる。その他の点については第１Ａ図と同じであるので
、同一部分に同一符号を付してその説明を省略する。Ｎ
型ウェル層２上のシールド電極５１の下に蓄積層が形成
され、Ｐ重拡散領域９および７２をソース／ドレインと
する電界効果トランジスタ（Ｎ型ウェル上素子）１０２
は常にオフしており、一方のＰ型ウェル層３内に形成さ
れたシールド電極５２の両側には、拡散層の型が異なる
不純物層が形成されているためＰ型ウェル上素子１０１
は電界効果トランジスタを形成せず、リークバスは生じ
ない。この場合においても、不純物濃度や素子分離領域
の幅は第１Ａ図の場合と同様である。

第２図はこの発明の第３の実施例を示す相補型半導体装
置の断面図である。第２図を参照して、この発明の第３
の実施例に係る相補型半導体装置は、Ｐ型ウェル層３の
主表面上に形成されたＰ型ウェル上素子１０１と、Ｎ型
ウェル層の主表面上に形成されたＮｕウェル上素子１０
２と、Ｐ型ウェル層３とＮ型ウェル層２との境界の主表
面上に形成されたシールド電極５３とを含む。Ｐ型ウェ
ル上素子１０１はＰ型ウェル層３の主表面上に形成され
たＮ型拡散領域８およびＰ型拡散領域７２と、Ｎ型拡散
領域８とＰ型拡散領域７２に挾まれた領域の上に絶縁膜
を介して形成されたシールド電極５２とを含む。Ｎ型ウ
ェル上索子１０２は、Ｎ型ウェル層２の主表面上に形成
されたＰ重拡散領域９およびＮ型拡散領域７１と、Ｐ重
拡散領域９およびＮ型拡散領域７１の間にゲート酸化膜
４を介して形成されたシールド電極５１とを含む。

シールド電極５２は接地電位ＶＳＳに固定され、シール
ド電極５３は接地電位ＶＳＳまたは電源電位ＶＣＣに固
定され、シールド電極５１およびＮ型拡散領域７１は電
源電位ＶＣＣに固定される。

Ｐ型シリコン基板１とＰ型ウェル層３とＰ型拡散領域７
２とは基板バイアス電圧Ｖ［ＩＢに固定される。Ｎ型ウ
ェル層２は電源電位ＶＣＣに固定される。

第２図に示す構造においては、シールド電極５１および
５２のいずれもその両側に形成される拡散層の型が異な
るため、電界効果トランジスタによるリークバスは形成
されない。またＰ型ウェル層３とＰ重拡散領域９の間、
およびＮ型ウェル層２とＮ型拡散領域８との間にはそれ
ぞれ異なる型の拡散層７Ｌ　７２が存在するためリーク
バスは形成されない。したがってＰ型ウェル層３とＮ型
ウェル層２との間の素子分離が確実に行なわれ得る。

なお第２図においては、Ｎ型拡散領域７１を設けそこを
電源電位ＶＣＣに固定した。Ｐ型ウェル層３内のＰ型拡
散領域７２を基板電位Ｖａａに固定した。したがって相
補型半導体装置の動作が安定するという効果がある。シ
ールド電極５１．５２．５３が同一工程で形成され、パ
ターニングして形成される。したがってＮ型拡散領域７
１、Ｐ型拡散領域７２がシールド電ｔ第１．５２．５３
をマスクとしてセルファライン方式で形成される。

従来のようにＮ型拡散領域を形成するためにマスクを形
成したり、Ｐ型拡散領域を形成するために別のマスクを
形成したりする必要がない。その結果製造方法の容易な
かつ素子分離が完全に行なえる相補型半導体装置を提供
することができる。

次に微細化したＬＳＩにおけるウェル分離がより確実に
行なわれ得る相補型半導体装置について説明する。第３
図を参照してこの発明に係る微細化したＬＳＩにおける
ウェル分離がより確実に行なわれる相補型半導体装置の
原理について説明する。従来技術の説明でも述べたよう
に、フィールドシールド分離にトレンチ分離を併用する
と分離能力は高くなる。しかしながら、従来のトレンチ
分離を併用したウェル分離方法においては、先に述べた
製造プロセスが煩雑になるという問題だけでなく、次の
ような問題もあった。すなわち第３図を参照して、たと
えばＮ型ウェル層２の主表面上に形成されたＮ＋型拡散
領域８１に大きなサージ電圧（数１００ｖ）がかかった
場合を考える。

このときＰ型シリコン基板１から図中の矢印Ａに示すよ
うに電子がＮ１型拡散領域８１に引かれるだけでなく、
トレンチによって分離されたＰ型ウェル層３からもトレ
ンチ９９の下部を通って電子が図示のＢに示すように吸
引される。このときＢで示すような電流の流れが生じる
と、Ｐ型ウェル層３内に形成されたＮ＋型拡散領域８２
がＰ型ウェル層３を介してＮ＋型拡散領域８１と導通ず
ることによってラッチアップが生じる。図中Ｂで示した
ような電子の流れを防ぐには、次のような方法が考えら
れる。

第４図はトレンチの下部を電子が流れないようにするた
めの１つの方法を示す模式図である。第４図を参照して
、トレンチ９９の底部にＮ＋型拡散領域７３が形成され
、そこにＮ＋型拡散領域用の電極７７が接続され、その
電極が電源電位Ｖｃ０に固定される。

サージ電圧がＮ＋拡散領域８１に印加されたとき、隣接
するＰ型ウェル層３から電子がＮ型ウェル層２へ流れ込
もうとするが、それらの電子は、Ｎ中型拡散領域７３を
介してＶＣＣの電位に接続されたＮ＋梨型拡散領域電極
７７によって吸い上げられる。したがって、隣接するＰ
型ウェル層３とＮ型ウェル層２との間はサージ電圧が印
加されても導通しない。なおここでトレンチ９９の下部
にＮ＋型拡散領域７３を形成したのは、Ｐ型よりもＮ＋
型拡散領域の方が電子が通りやすいため、電子をＮ＋型
拡散領域７３で集めるようにしたためである。なおこの
第４図は、第１Ａ図に示したＮ型拡散領域７１を隣接す
る２つのウェルの底部に移動させたものと考えることが
できる。

次に第５図を参照して、もう１つの電子の流れを抑制す
る方法について説明する。一般にＰ型基板上にトレンチ
が形成され、そのトレンチ内部がシリコン酸化膜やポリ
シリコンで満たされると、Ｐ型基板を形成しているたと
えばボロンイオンＢ＋がトレンチの内部へ吸い出される
という現象が生じる。するとウェル側に電子が残り、ト
レンチの周囲の抵抗が低くなって電流が流れやすくなる
。

この状態を模式化したのが第５図である。第５図を参照
して、トレンチ９９の周囲には、電子が残り、第５図に
矢印Ｃで示すような抵抗の低い領域が形成される。これ
を防ぐには、トレンチの周囲にできる電子を中和するた
めに十の電荷を供給すればよい。これを具体化したのが
第６図である。

第６図を参照して、トレンチ９９の中には電極７８が形
成され、電極７８は接地電位ＶＳＳまたは基板電位ＶＢ
［１に固定される。さらに、トレンチ９９の底部には絶
縁膜を介してＰ＋型拡散領域７５が形成される。すなわ
ち、Ｐ＋型拡散領域７５が形成されるため、十の電荷が
トレンチ９９の底部に供給される。さらに、電極７８を
トレンチ９９の内部に設け、そこを接地電位ＶＳＳまた
は基板電位ＶＢ［ｌの電位に固定したため、トレンチ９
９の底部がＰ型からＮ型の反転しにくくなる。

次に第７図〜第９図を参照してこの発明に係る微細化し
たＬＳＩにおけるウェル分離がより優れた相補型半導体
装置について説明する。第７図はそのような相補型半導
体装置の平面図であり、第８図は第７図の■−■で示す
部分の断面図であり、第９図は第８図の変形実施例であ
る。第８図は先に説明した第４図に対応し、第９図は先
に説明した第６図に対応する。

第７図を参照してこの発明に係る微細化したＬＳＩにお
けるウェル分離がより優れた相補型半導体装置はフィー
ルドシールド分離とトレンチ分離を併用している。なお
トレンチ分離とフィールドシールド分離を併用してはい
るが、その製造プロセスは従来例で述べたような複雑な
ものではなく、より簡易にされている。この内容につい
ては後述する。

第７図を参照してウェル分離の優れた相補型半導体装置
は、Ｐ型ウェル層２とＮ型ウェル層３とを分離するため
にＰ型ウェル層２内のシールド電極５２と、Ｎ型ウェル
層３内のシールド電極５１と、トレンチ９９とで分離さ
れている。第８図を参照して第４図で説明した原理を採
用した相補型半導体装置の詳細について説明する。この
発明に係る分離能力の評価された相補型半導体装置は、
Ｐ型ウェル層２とＮ型ウェル層３の隣接部に形成された
トレンチ９９と、トレンチ９９の底部に隣接して形成さ
れたＮ＋型拡散領域７３と、Ｎ÷型拡散領域７３に所定
の電位を印加するためのＮ＋種型拡散領域電極７７とを
含む。Ｎ＋種型拡散領域電極７７は、電源電位ＶＣＣに
固定されるため、第４図の説明で説明したとおり、Ｎ＋
型拡散領域８１にサージ電圧が印加されても、Ｐ型ウェ
ル層２からＮ型ウェル層３へ向かって流れようとする電
子が、Ｎ＋型拡散領域７３によって集められ、Ｎ十拡散
領域用電極７７に吸収される。なお、トレンチ９９の開
口部には、第１Ａ図で説明したようにＰ型ウェル層２お
よびＮ型ウェル層３の主表面上に形成されたシールド電
極５１および５２が形成されている。なお、好ましい実
施例によれば、Ｎ＋型拡散領域７３の濃度は１０１９　
１Ｑ２１／　ｃ　ｍ　’である。なお、上記においてＰ
型シリコン基板における例を説明したが、基板はＮ型で
あってもよい。このとき、トレンチ９９の底部に形成さ
れる拡散領域はＰ＋型とすればよい。

次に第９図を参照して第６図の原理を用いたウェル分離
の優れた相補型半導体装置について説明する。ここでは
第８図の構造と異なる点についてのみ説明する。第９図
を参照して、トレンチ９９の底部にはＰ＋型拡散領域７
５が形成され、トレンチ９９の内部にはトレンチ９９の
底部を電界効果を用いて反転しないようするためにゲー
ト電極７８が形成されている。ゲート電極７８は電源電
位ＶＣＣに固定されているため、電界効果によってＰ型
頭域がＮ型領域に反転されない。

次に第８図および第９図に示した構造を得るための製造
方法について第１０Ａ図〜第１０Ｆ図を参照して説明す
る。第８図に示した構造も第９図に示した構造もその製
造方法はほとんど同じであるので、ここでは第９図に示
した構造について説明する。

まず第１０Ａ図を参照して、Ｐ型シリコン基板１上にＰ
型ウェル層３とＮ型ウェル層２とが隣接して形成された
基板が準備される。Ｐ型ウェル層３およびＮ型ウェル層
２にはそれぞれ後に形成されるフィールドシールド電極
等のしきい値を定めるために不純物層の濃度が予め：Ａ
整される。次に第１０Ｂ図を参照して、各ウェル層の主
表面上に、ゲート酸化膜となるシリコン酸化膜３１が５
００〜１００ＯＡ形成される。シリコン酸化膜３１の上
にフィールドシールド電極となるポリシリコン層３２が
形成され、その上にたとえばＣＶＤシリコン酸化膜３３
が５０００Ａの厚さで形成される。

次に第１０Ｃ図を参照して、バターニングされたＣＶＤ
シリコン酸化膜３３をマスクとして、Ｐ型ウェル層３お
よびＮ型ウェル層２の境界部にトレンチ９９が形成され
る。トレンチ９９の底面の幅ａは約１μｍであり、その
深さは約５μｍである。

次に第１０Ｅ図を参照して、トレンチ９９の底部にウェ
ル間のリーク防止用のＰ型拡散領域７５を形成するため
に、Ｂ＋が注入される。次にフィールドシールド電極５
１．５２のパターニングが行なわれる。そして第１０Ｆ
図に示すように、たとえばＰ型シリコン基板１の主表面
上およびトレンチ９９の内部にＣＶＤシリコン酸化膜が
約２５００Ａデポジシヨンされ、ＲＩＥエツチングによ
りサイドウオール６６が形成される。次にスイッチング
ゲートのゲート酸化膜６７を主表面上とトレンチ９９の
底部に形成する。そしてゲート電極７４およびトレンチ
９９の底部の反転防止のためのゲート電極７８が順に形
成される。この後、半導体基板１の主表面上からＣＶＤ
シリコン酸化膜がデポジションされ、フィールドシール
ド電極５１、５２にＲＩＥでサイドウオールが形成され
て第９図に示すような相補型半導体装置が形成される。

約１ミクロンの幅で形成されたトレンチ９９の幅は、サ
イドウオールの形成によって０．　５〜０゜６μｍとな
り、その上にゲート電極が形成されるためトレンチは自
然に平坦化される。この後Ｐ型ウェル層３内のシールド
電極５２は基板電位ｖ８Ｂまたは接地電位Ｖａｔに保た
れ、Ｎ型ウェル層２内のシールド電極５１は、電源電位
ｖｃｃに保たれる。シールド電極５１．５２を上記の電
位に保つことによってＭＯ８電界効果が利用でき、両ウ
ェル間の素子分離がより有効に行なわれる。

なお、上記の例では第９図に示した構造の相補型半導体
装置の製造方法について説明したが、第８図に示す構造
の相補型半導体装置においては次の点が異なる。すなわ
ち第１０Ｅ図において、トレンチ９９の底部にはＮ＋型
拡散領域７３が形成される。またトレンチ９９の底部に
はゲート酸化膜６７が形成されない。

なお、上記実施例においてはＰ型基板上に相補型半導体
装置が形成された場合を説明したが、基板はＮ型でもよ
い。またツインウェル構造の相補型半導体装置について
説明したが、シングルウェル構造にも適用され得る。ま
たエピタキシャルウェルとの共用も望ましい。そのよう
な例が第１１Ａ図および第１１Ｂ図に示される。なお第
１１Ａ図および第１１Ｂ図においては、トレンチの上部
に形成されるフィールドシールド電極等は省略する。な
お第１１Ａ図および第１１Ｂ図において基板の抵抗値は
０．０１〜０．１Ωｃｍ程度とする。

基板がこの程度の低抵抗であればこの発明が有効に利用
され得るからである。

なお上記実施例では、フィールドシールド電極とその両
側に形成される拡散層との距離を特に規定しなかった。

フィールドシールド電極とその両側に形成される不純物
拡散領域との間を離したいわゆるオフセット型の電界効
果トランジスタでフィールドシールド分離用トランジス
タが形成されてもよい。この場合には電界効果トランジ
スタのしきい値が上昇し、ノイズに強くかつ分離能力の
すぐれた素子間分離ないしはウェル分はを得ることがで
きる。

［発明の効果］ 以上のようにこの発明によれば、Ｐ型頭域とＮ型領域と
が隣接した相補型半導体装置において、隣接するＰ型頭
域とＮ型領域内のＰ型拡散層とが導通しないようにまた
Ｎ型領域とＰ型頭域内のＮ型拡散層との間が導通しない
ような電界効果を用いた導通制御手段を各々の領域に設
けたため、微細化の可能なシールド電極を用いて相補型
半導体装置の接続部の素子分離が可能になる。その結果
微細化したＬＳＩにおけるウェル分離を確実に行なうこ
とができ、また素子分離領域の幅が容易に決定できる相
補型半導体装置を提供することができる。

さらにこの発明によれば、Ｐ型頭域とＮ型領域とが隣接
した相補型半導体装置の製造方法において、フィールド
シールド分離のみならずトレンチ分離構造も採用し、そ
のトレンチの下部に導通制御手段を設けそのトレンチお
よび導通制御手段は少ないマスク合わせによって製造さ
れる。その結果、微細化したＬＳＩにおけるウェル分離
をより確実に行なうことができる相補型半導体装置の製
造方法を提供することができる。

【図面の簡単な説明】

第１Ａ図はこの発明に係る相補型半導体装置の第１の実
施例を示す断面図であり、第１Ｂ図はこの発明の第２の
実施例を示す相補型半導体装置の断面図であり、第２図
はこの発明の第３の実施例を示す相補型半導体装置の断
面図であり、第３図は相補型半導体装置において一方の
ウェル層の拡散領域に高いサージ電圧が印加された場合
のトレンチ分離の問題点を説明する図であり、第４図〜
第６図はトレンチ分離における問題点を解消するための
原理を説明するための図であり、第７図はウェル分離を
より確実に行なうことができる相補型半導体装置の平面
図であり、第８図および第９図はウェル分離をより確実
に行なうことができる相補型半導体装置の断面図であり
、第１０Ａ図〜第１０Ｆ図は第９図に示した相補型半導
体装置の製造プロセスをステップごとに示した図であり
、第１１Ａ図、第１１Ｂ図はエピタキシャルウェハに本
願発明を適用した場合の模式図である。第１２Ａ図〜第
１２Ｃ図は従来のＬＯＣＯＳ法を用いた素子分離膜の製
造方法をステップごとに示す図であり、第１２Ｄ図は従
来のＬＯＣＯ５法とシールド電極を用いた分離法とを併
用した素子分離領域の断面図であり、第１３図は従来の
フィールドシールド電極を用いた素子分離領域の断面図
であり、第１４Ａ図は従来のフィールドシールド電極を
ツインウェル構造のウェル分離に採用した場合の断面図
であり、第１４Ｂ図はフィールドシールド電極の電位と
リーク電流との関係を示す図であり、第１５図は従来の
フィールドシールド分離とトレンチ分離を併用した素子
分離領域を示す断面図である。第１６Ａ図〜第１６Ｄ図
は、トレンチ分離を併用した相補型半導体装置の製造プ
ロセスをステップごとに示した図である。 １はＰ型シリコン基板、２はＮ型ウェル層、３はＰ型ウ
ェル層、４はゲート酸化膜、５１．５２．５３はシール
ド電極、６は絶縁膜、７１はＮ型拡散領域、７２はＰ型
拡散領域、８はＮ型拡散領域、９はＰ型拡散領域、４４
はゲート酸化膜、６６はサイドウオール、７３はＮ十型
拡散領域、７４はゲート電極、７５はＰ＋型拡散領域、
７７はＮ＋型拡散領域用電極、７８はゲート電極、９９
はトレンチ、１０１はＰ型ウェル上素子、１０２はＮ型
ウェル上素子を示す。 なお、図中、同一符号は同一、または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）基板の主表面上に形成された第１導電型の第１の
   領域と、前記第１導電型の第１の領域に隣接して形成さ
   れた前記第１導電型と異なる第２導電型の第１の領域と
   を有する相補型半導体装置であって、 前記第１導電型の第１の領域内に形成された第２導電型
   の第２の領域と、 前記第２導電型の第１の領域内に形成された第１導電型
   の第２の領域と、 前記第１導電型の第１の領域上に形成され、前記第２導
   電型の第１の領域と、前記第２導電型の第２の領域との
   間が導通しないようにするための電界効果を用いた第１
   の導通制御手段と、 前記第２導電型の第１の領域上に形成され、前記第１導
   電型の第１の領域と前記第１導電型の第２の領域との間
   が導通しないようにするための電界効果を用いた第２の
   導通制御手段とを含む相補型半導体装置。
2. （２）前記基板の主表面上の前記第１導電型の第１の領
   域と、前記第２導電型の第１の領域の隣接部にはさらに
   溝が形成され、 前記溝の底部に形成され、前記第１導電型の第１の領域
   と前記第２導電型の第１の領域との間が導通しないよう
   にするための電界効果を用いた第３の導通制御手段をさ
   らに含む特許請求の範囲第１項に記載の相補型半導体装
   置。
3. （３）主表面を有し、或る導電型の予め定める不純物濃
   度を有する半導体基板の前記主表面上に第１導電型の第
   １の領域と、前記第１導電型の第１の領域に隣接して、
   前記第１導電型と異なる第２導電型の第１の領域とを形
   成するステップと、前記第１導電型の第１の領域と、前
   記第２導電型の第１の領域との隣接部の前記主表面上に
   溝を形成するステップと、 前記第１導電型の第１の領域上に第２導電型の第２の領
   域を形成するステップと、 前記第２導電型の第１の領域上に第１導電型の第２領域
   を形成するステップと、 前記第１導電型の第１の領域の上に前記第２導電型の第
   １の領域と前記第２導電型の第２の領域との間が導通し
   ないようにするための電界効果を用いた第１導通制御手
   段と、前記第２導電型の第１の領域の上に前記第１導電
   型の第１の領域と前記第１導電型の第２の領域との間が
   導通しないようにするための電界効果を用いた第２導通
   制御手段を同時に形成するステップと、 前記溝の下部に前記第１導電型の第１の領域と前記第２
   導電型の第１の領域との間が導通しないようにするため
   の電界効果を用いた第３導通制御手段を形成するステッ
   プとを含む相補型半導体装置の製造方法。