TWI394232B - 半導體裝置 - Google Patents

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Akinobu Teramoto
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Description

半導體裝置
本發明係關於IC、LSI等半導體裝置。
圖5顯示就習知之半導體裝置構成而言，半導體裝置所使用之電子電路之一的CMOS反相器電路。圖5(a)顯示CMOS反相器電路之剖面示意，圖5(b)顯示其平面圖。為求簡單，圖5(b)之中，配線8~11之標示省略。
圖5(a)之中，1為形成有電子電路之p型半導體基板、2為形成於p型半導體基板1之n型雜質區域、3a、3b為形成於n型雜質區域2之高濃度p型雜質區域、4a、4b為形成於p型半導體基板1之高濃度n型雜質區域。5為分別用以將閘電極6與p型半導體基板1、及閘電極7與n型雜質區域2絶緣之SiO2 等閘絶緣膜。閘電極6、7形成在閘絶緣膜5、5上。
此處，n型雜質區域2、高濃度p型雜質區域3a、3b、閘電極7，係構成p型MOSFET(金氧半導體場效電晶體，Metal Oxide Semiconductor Field Effect Transistor)(PMOSFET)。另一方面，半導體基板1、高濃度n型雜質區域4a、4b、閘電極6，係構成n型MOSFET。8為閘配線，與n型MOSFET及p型MOSFET之閘電極6、7連接，用以施加作為CMOS反相器電路之輸入信號的共通電壓。9為輸出配線，與p型MOSFET之汲極電極(高濃度p型雜質區域3a)及n型MOSFET之汲極電極(高濃度n型雜質區域4b)連接，為帶出CMOS反相器之輸出信號的輸出配線。10、11為電源配線，分別對n型MOSFET之源極電極(高濃度n型雜質區域4a)、P型MOSFET之源極電極(高濃度P型雜質區域3b)供給電源極電位。
對於該CMOS反相器電路之動作加以説明。圖5(a)中由p型MOSFET及n型MOSFET所構成之CMOS反相器電路，係將與n型MOSFET之源極電極連接之電源配線10接地(0V)，並且對與p型MOSFET之源極電極連接之電源配線11施加電源電壓(例如5V)。並且，如果就輸入信號而言，對閘配線8施以0V，則n型MOSFET成為斷開(OFF)，p型MOSFET成為導通(ON)。因此，於輸出配線9，輸出與電源配線11相同之電源電壓(5V)。另一方面，如果對閘配線8施以5V，則與上述情形相反，n型MOSFET成為導通(ON)，p型MOSFET成為斷開(OFF)，於輸出配線輸出與電源配線10相同之接地電壓(0V)。
於該CMOS型電路，流過電晶體之電流，當輸出沒有變化之情形，幾乎不流動，主要在輸出產生變化之情形流動。也就是說，當閘配線8成為0V時，會流過用以通過p型MOSFET將輸出配線9充電之輸出電流，另一方面，當閘配線8成為5V時，會流過用以通過n型MOSFET使輸出配線9之電荷放電之輸出電流。以該方式，圖5(a)之CMOS電路，成為將與輸入為相反極性之信號輸出之反相器電路。為使該反相器電路在開關時之上升速度與下降速度相同，必需使p型MOSFET及n型MOSFET流過相同電流。
但是，例如於(100)面之p型MOSFET之載子電洞比起n型MOSFET之載子電子，其移動度較小，比例為1：3。因此，於p型MOSFET與n型MOSFET之面積成為相同之情形，該等電流驅動能力會產生差異，動作速度不會相同。因此，如圖5(b)所示，藉由使p型MOSFET之汲極電極3a、源極電極3b、閘電極7之面積，較n型MOSFET之汲極電極4b、源極電極4a、閘電極6之面積，以其移動度比例對應增大，並使電流驅動能力大致相同，而使開關速度為同等。但是，p型MOSFET所佔面積為n型MOSFET之3倍大，p型MOSFET與n型MOSFET所佔面積變得不平衡，會成為提高半導體裝置集積度之阻礙。
就提高p型MOSFET之電流驅動能力之先前技術文獻而言，有下述專利文獻1。專利文獻1係藉由使用(110)面，使p型MOSFET之電流驅動能力提高。又，專利文獻2敘述了使用SOI基板，將累積型之p型MOSFET形成在SOI基板上，使p型MOSFET之電流驅動能力提高。但是，使用任意基板之情形，不能使通常導通(ON)狀態為相同大小之n型MOSFET與p型MOSFET之電流驅動能力為同等的。
專利文獻1：日本特開2003－115587專利文獻2：日本特開平07－086422
如上所述，於使用(100)面之結晶面的CMOS電路，相同面積之n型MOSFET與p型MOSFET之電流驅動能力不同，開關速度不同。為了使其開關速度(上升、下降)為相同，必需使p型MOSFET之通道寬度增大。所以，n型MOSFET與p型MOSFET所佔面積變得不平衡，造成半導體裝置集積度提高之阻礙。於上述專利文獻1、2之中，雖然使p型MOSFET電流驅動能力提高，但是於使n型MOSFET及p型MOSFET之大小相同方面，仍為不充分的。
本發明係為解決如上述問題而生，其目的在於得到一種半導體裝置，其構成內部電路其中之一之電晶體的電極面積不增大，而開關速度同等，並能提高集積度。
本發明具有如以下之態樣。
(第1態樣)一種半導體裝置，其特徵在於：包含具有相異導電型之電晶體的電路，其中，包含至少一種電晶體，其具有：SOI層，設於SOI基板；及閘電極，藉由該SOI層與相同導電型之高濃度層所形成，設在前述SOI層上；藉著使前述閘電極與前述SOI層之工作函數差所致空乏層之厚度成為較前述SOI層之膜厚為大之方式，設定前述SOI層之膜厚，且具有形成通道之區域表面為(110)面至±10°以內之面。
(第2態樣)一種半導體裝置，其特徵為：包括具有相異導電型之電晶體的電路，其中，包括：一MOS電晶體，設於SOI基板；及一MOS電晶體，具有：閘電極，在前述SOI基板之第1面上，與前述MOS電晶體為相同導電型；及相異導電型之源極．汲極層；且具有形成通道之區域表面為(110)面至±10°以內之面。
也就是說，第1、第2態樣之半導體裝置係以下列為構成要素：MOS電晶體，設於SOI(矽絕緣層，Silicon on Insulator)基板上；及蓄積型MOS電晶體，於設有該MOS電晶體之前述半導體基板之第1面上，具有與前述MOS電晶體為相異導電型之源．汲極電極，及相同導電型之閘電極，且以矽(110)及具有與該等為同等通道移動度之表面作為通道，於閘極電壓＝0時，為斷開(OFF)。
(第3態樣)第1或第2態樣之中，控制前述SOI基板上之SOI層膜厚，使前述相異導電型電晶體於平面上之面積及電流驅動能力大致相等。也就是說，第3態樣之半導體裝置，係具有藉由控制SOI層之膜厚，使電流驅動能力大致相同之PMOS電晶體與NMOS電晶體者。
(第4態樣)第3態樣之中，在前述閘電極與前述SOI層之間形成閘絶緣膜，該閘絶緣膜含有以微波激發之電漿所形成之SiO2 、Si3 N4 、金屬矽合金之氧化膜、金屬矽合金之氮化膜至少一種。
(第5態樣)第4態樣之中，為前述閘絶緣膜於600℃以下之溫度所形成者。也就是說，第5態樣之半導體裝置中，MOS電晶體之閘絶緣膜係藉由微波激發之電漿於600℃以下所形成者。
(第6態樣)一種半導體裝置，其特徵為具有具備至少一對相異導電型之電晶體之電路，前述電晶體至少之一至少包含設於SOI基板之半導體層、被覆該半導體層表面至少一部分之閘絶緣層，及設於該閘絶緣層上之閘電極，且以正常斷開式累積型之形式形成，並使前述閘電極與前述半導體層之工作函數差而形成於前述半導體層之空乏層厚度較前述半導體層膜厚為大之方式，選擇前述閘電極之材料及前述半導體層之雜質濃度。
(第7態樣)於第6態樣，前述正常斷開式之累積型電晶體，具有形成於(110)面±10°以內之面的通道區域。
(第8態樣)於第6態樣，前述正常斷開式之累積型電晶體，具有形成於與(110)面±10°以內之面為相異面之通道區域。
依照本發明，係由下列構成：設於SOI(Silicon on Insulator)基板上之MOS電晶體；及在設有MOS電晶體之SOI基板之第1面上，具有與MOS電晶體為相異導電型之源．汲極電極，及相同導電型之閘電極，且以矽(110)及具有與該等為同等通道移動度之表面作為通道之MOS電晶體。
依照該等構成，能得到具有相同電流驅動能力之PMOS電晶體及NMOS電晶體。由於電子電路之PMOS電晶體與NMOS電晶體之面積可為相同，因此能得到開關速度為同等且集積度提高之半導體裝置。
以下，就本發明之半導體裝置，參照圖式加以説明。
(第1實施例)
就第1實施例使用圖1~圖4加以説明。圖1顯示本發明半導體裝置之剖面圖，圖2顯示SOI基板之剖面圖，圖3顯示空乏層厚度與基板雜質濃度之相關圖，圖4顯示代表本發明效果之電流－電壓特性圖。
如圖2所示，準備在支持基板12上具有SOI(Silicon on Insulator)層14的基板，該SOI層14以200nm厚度之埋入氧化膜13分離，為45nm之(110)面方位n型(基板磷濃度101 7 cm－ 3 )的SOI層。將SOI層14之形成電晶體部分以外加以蝕刻，將各區域分離。此時，可在各區域進行用以調整閾值調整之雜質植入，調整基板濃度調整。清洗後閘氧化以微波激發之電漿裝置進行，形成7nm之SiO2 (閘絶緣膜)15。閘絶緣膜15較佳為於600℃以下之溫度形成，也可形成為了得到所望電容之膜厚。又，閘絶緣膜可使用Si3 N4 、HfOx、ZrOx、La2 O3 等金屬氧化物、Prx Siy Nz 等金屬氮化物等高介電率材料。
之後，形成含硼102 0 cm－ 3 以上之多晶矽，蝕刻成所望之閘長、閘寬，形成閘電極16。此時，為閘電極16之P＋ 多晶矽之工作函數為約5.15eV，基板之101 7 cm－ 3 之n型矽層的工作函數為約4.25eV，因此，會產生約0.9eV之工作函數差。此時之空乏層厚度為約90nm左右，因此厚度45nm之SOI層完全空乏化。所以，本發明之累積型NMOS(n型MOS)電晶體成為正常斷開式。
工作函數差為0.9V時之基板雜質濃度與空乏層厚的關係如圖3所示。此處，基板雜質濃度與SOI膜厚，可於SOI膜厚較空乏層厚度為薄之範圍選擇。
之後，於NMOS電晶體區域之源極．汲極層17將砷以4×101 5 cm－ 2 、PMOS(p型MOS)電晶體區域之源極．汲極層18將硼以4×101 5 cm－ 2 ，進行離子植入，並使活性化。再者，以CVD形成SiO2 膜，並就配線層而言，形成閘配線19、輸出配線20、電源配線21及電源配線22，能於相同基板上，以圖1之方式，形成PMOS電晶體及本發明之累積型NMOS電晶體。此時之電晶體特性如圖4所示。
如圖4所示，如果SOI層係像(551)面為(110)面±10°以內傾斜之面方位，則NMOS電晶體與PMOS電晶體帶有大致相同之電流驅動能力。其結果，NMOS電晶體與PMOS電晶體之面積能良好地平衡，且大致相同。又，閘電極材料考慮工作函數差，如果SOI層為完全空乏化者，則不僅是多晶矽，也可使用W、Pt、Ni、Ge、Ru、及其金屬矽化物。
本發明之CMOS構造中，SOI層係定為(110)面±10°以內傾斜之面方位，且SOI層之厚度較閘電極與SOI層之工作函數差所致空乏層之厚度為薄的構造。藉由該等構造，能提高電流驅動能力，使NMOS電晶體與PMOS電晶體帶有大致相同之電流驅動能力的方式使平衡。又，藉由使NMOS電晶體與PMOS電晶體構成在同樣半導體基板上，尚具有使絶緣分離之面積分減小的好處。以該方式，藉由使NMOS電晶體與PMOS電晶體帶有大致相同之電流驅動能力使平衡，能得到集積度提高之半導體裝置。
(第2實施例)
第2實施例使用圖6加以説明。圖6(a)顯示本發明第2實施例之半導體裝置的概略立體圖、圖6(b)顯示圖6(a)之中A－A’線之剖面圖、圖6(c)顯示圖6(a)之中B－B’線之剖面圖。圖6之實施例為以相同方位(dimension)使電流驅動能力平衡之方式所設計之SOI型三維構造CMOS裝置。該CMOS裝置之中，PMOS電晶體僅製作在電洞移動度變大之(110)面，NMOS電晶體則除了電子移動度稍差的(110)面，在電子移動度大之側壁(100)面也構成閘的方式製作。也就是說，使NMOS電晶體為三維構造、PMOS電晶體為平面構造，因此皆為本發明之累積型。
如圖6(b)、(c)所示，準備一基板，在支持基板12上具有以200nm厚度埋入氧化膜13所分離、既定厚度(110)面方位之矽，也就是說n型(基板磷濃度101 7 cm－ 3 )之SOI(Silicon on Insulator)14－n、14－p。此處，SOI層14－n及14－p之表面，較佳為使通道長度方向成為<110>方向。其原因為，使於(110)面之電洞移動所致飽和電流量在(110)方向成為最大。另一方面，需要事先考慮由於在(100)面之電子移動所致飽和電流量的結晶方向依存性小。
圖示之例中，係將SOI層之中，形成NMOS電晶體的區域14－n及形成PMOS電晶體之區域14－p以外以蝕刻除去。其結果，各區域14－n、14－p在氧化膜13上分離．形成。SOI層可以i層形式與兩者區域共通，也可以為n型，於之後形成PMOS電晶體之區域14－p變換為p型。此時，可進行閾值調整用之雜質植入，並進行基板濃度調整。例如，於100nm級之時，基板濃度定為4×101 8 cm－ 3 。被分離之各區域側面，成為(100)面。該等側面之中，除了電晶體區域14－n之通道區域側面以外之側面，如圖6(b)所示，以公知方法形成有厚氧化膜25。
例如，厚氧化膜25可用以下方法形成。首先，以CVD法，將SiO2 沉積45nm以上後，使用損害小的異向性蝕刻，於側壁殘留氧化膜的狀態進行蝕刻後，在電晶體區域14－n區域以外蓋上遮罩，藉由濕蝕刻，除去電晶體區域14－n之通道區域側面側壁的厚氧化膜，而在電晶體區域14－p之側壁殘留厚氧化膜25。
圖6(b)之中，形成氧化膜25後，進行清洗，接著，將閘氧化以微波激發之電漿裝置進行，並將7nm之SiO2 膜(閘絶緣膜)15各自形成在電晶體區域14－n之通道區域上面及側面、電晶體區域14－p之通道區域上面。此時，也可形成為了得到所望電容之膜厚。又，閘絶緣膜15也可使用Si3 N4 、HfOx、ZrOx、La2 O3 等金屬氧化物、Prx Siy Nz 等金屬氮化物等高介電率材料。
之後，形成磷或砷、或、磷、砷之合計濃度含量102 0 cm－ 3 以上之多晶矽層，蝕刻所望之閘長、閘寬而形成閘電極16。之後，於NMOS電晶體區域之源極．汲極層17將砷以4×101 5 cm－ 2 、PMOS電晶體區域之源．汲極層18將砷以4×101 5 cm－ 2 '進行離子植入，並活性化。
再者，以CVD形成SiO2 膜，並如圖6(c)所示，形成閘配線19、輸出配線20、電源配線21及電源配線22作為配線層。藉此，在相同基板上能形成累積型(也就是説，累積形式PMOS電晶體100p與累積型(即，Accumulation－mode)NMOS電晶體100n。此處，令電晶體區域14－n之通道區域上面及側面合計面積與電晶體區域14－p之通道區域上面面積相等，並且使兩電晶體之動作速度為相同。
此處，係使兩電晶體100p、100n之通道區域長度L相等，並且以電晶體區域14－n之通道區域上面寬為Wn、側面高度為H，電晶體區域14－p於通道區域上面之寬為Wp。並且，使後述式(1)成立。
欲使兩電晶體之動作速度相等，必需後述式(2)成立。此處，如果將累積型NMOS電晶體之(100)及(110)面中的相互電導各定為gmn(100)及gmn(110)，累積型PMOS電晶體之(110)面中的相互電導定為gmp(110)，則該等相互電導gmn(100)、gmn(110)及、gmp(110)皆為已知。又，例如，如果將寬Wn定為適當值，則必要之高度H及寬Wp可由式(1)及式(2)的聯立方程式解求得。又，如果SOI層為像(551)面之從(110)面傾斜±10°以內之面方位，則NMOS電晶體與PMOS電晶體大致帶有相同的電流驅動能力。
於像這樣的條件之下，例如將寬Wn定為22nm，相互電導gmn(110)定為約0.7gmn(100)、相互電導gmp(110)定為0.8gmn(100)，則高度H為5.5nm、寬Wp為33nm。又，圖示之實施例中，兩電晶體之通道長皆為25nm。
Wp＝2H＋Wn (1)gmp(110)×Wp＝gmn(100)×2H＋gmp(110)×Wn (2)
如以該方式，則NMOS電晶體100n與PMOS電晶體100p之通道面積及閘面積大致相同，兩電晶體之電流驅動能力，更且動作速度能大致相同，可得到完全平衡的CMOS。藉著該構造，與習知例相比，所需面積為一半以下，能提高一位數程度的速度。再者，由於將pn兩電晶體之閘面積定為相同，兩電晶體之閘容量成為相同，該等電晶體所構成之類比開關的偏差雜訊能減低15dB。
圖7(a)及(b)顯示圖6(c)改變之另外二個實施例，為與圖6(c)相當之方向的剖面圖。
圖7(a)係NMOS電晶體103n為反轉(inversion)型，PMOS電晶體103p為累積型之例。該例由於係以相同導電型之井(well)(p井)與相同導電型(n＋ 型)之閘電極所形成，具有處理簡單化之優點。又，由於僅使用n＋ 型之多晶矽閘電極，因此能防止由於薄膜化所致硼的擴散(由於硼容易擴散到閘氧化膜，因此會產生界面移動度劣化的現象)。
圖7(b)係NMOS電晶體102n為累積型，PMOS電晶體102p為反轉型之例。圖7(b)之構成，由於係相同導電型之井(n井)與相同導電型(p＋ 型)之閘電極所形成，因此有處理簡單化之優點。又，藉由使用累積型的NMOS電晶體，能降低CMOS全體之1/f雜訊。如下所述，依照本發明，藉由使用累積型之電晶體，尚具有與反轉型相較，電流驅動能力增大(圖12)的優點。
此處，參照圖8至圖12，以圖6(c)、圖7(b)之NMOS電晶體100n、102n為例，說明本發明之累積型電晶體。
圖8(a)~(d)顯示累積型NMOS電晶體之動作原理。首先，如圖8(a)所示，閘極電壓Vg為零之情形，空乏層(depletion－layer)會擴開到SOI層14全體。如圖8(b)所示，如果施加閘極電壓Vg，則空乏層會後退到通道上面，而流出本體(bulk)電流Ibulk。接著，如果增加閘極電壓，如圖8(c)及(d)所示，還會流出蓄積電流Iacc。
如將該現象使用圖9(a)及(b)加以説明，採用SOI構造，使閘電極16與SOI層14之工作函數差所發生之空乏層寬較SOI層14之厚度為大，則圖9(a)所示累積構造可為正常斷開式型之MOS電晶體。此處，如圖示，NMOS電晶體，將p＋ 多晶矽(工作函數5.2eV)用在閘電極16，PMOS電晶體將n＋ 多晶矽(工作函數4.1eV)用在閘電極16，藉此能產生與SOI層14之工作函數差。
如圖12所示，藉由在矽之(110)面上形成累積構造之NMOS電晶體，能與矽(100)面上所構成之通常NMOS電晶體比較，實現同等的電流驅動能力。又，藉由在矽之(110)面上形成累積構造之PMOS電晶體，與形成在矽(100)面上之通常PMOS電晶體比較，能實現2.5倍之電流驅動能力。
又，如圖10所示，尚能降低1/f雜訊。本發明之累積型裝置不是藉由pn接合障壁而實現正常斷開式。本發明之累積型裝置，係將閘電極與SOI層之工作函數差、SOI層之厚度、汲極電壓、源．汲間距離加以最適化，只要圖9(a)所示閘極電壓為0V時，在源．汲間存在空乏層並能形成阻障，則成為正常斷開式。
如圖9(b)所示，由於在裝置導通(ON)時，通道形成在蓄積層，因此與形成通常反轉層之反轉(inversion)型MOS電晶體相比，通道區域之垂直電場變小，因此能使實效移動度增大。所以，即使SOI層之雜質濃度變高仍不發生移動度之劣化。再者，於裝置導通時，不僅是蓄積層，SOI層全體(主體(bulk)部亦有電流流通，因此SOI層之雜質濃度愈高，愈能使電流驅動能力增大。
通常之MOS電晶體，隨著微細化而通道區域之雜質濃度增高，則通道移動度會劣化，相對於此，本發明之累積型裝置對於微細化非常有利。為了使電流驅動能力儘可能增大，使對微細化有擊穿(Punch through)耐性而實現正常斷開式，較佳為，累積型NMOS電晶體使用工作函數儘可能大的閘電極，累積型PMOS電晶體使用工作函數儘可能小的閘電極。
本發明之累積型裝置，係以該方式使閘電極材料與SOI層之工作函數差增大，以在SOI層形成空乏層，並以對汲極電極施加之電壓所造成通道方向之電場不影響源端的方式，使帶有擊穿耐性。SOI層之厚度愈厚，則電流驅動能力變大，但是來自工作函數差所發生之閘的電場不容易影響到SOI層之下端(底面)。所以，使工作函數差增大為本發明累積型裝置最為重要的要件。
圖11(a)顯示在累積型NMOS電晶體之中，使用閘電極之工作函數為5.2eV及6.0eV者時，所容許(成為正常斷開式)之SOI層厚度。顯示閘絶緣膜為EOT且0.5nm及1.0nm之情形。成為正常斷開式所容許之各微細化級(閘長)的SOI層厚度，於工作函數愈大則愈厚，於22nm級，6.0eV之情形的厚度約為5.2eV時的2倍。
圖11(b)顯示使用5.2eV及6.0eV之閘電極時的能帶圖(絶緣膜厚1nm)。如該圖所示，如果工作函數變大，則SOI層可變厚，電流驅動能力增大。
圖3顯示空乏層厚度與基板雜質濃度之相關圖。如果參照該圖，本發明之累積型NMOS電晶體100n、102n，且閘電極16以P＋ 多晶矽形成，則其工作函數約為5.15eV，基板之101 7 cm－ 3 之n型矽層14n之工作函數約4.25eV，因此會產生約0.9eV之工作函數差。此時之空乏層厚度由於為約90nm左右，因此SOI層即使厚度成為45nm也會完全地空乏化。圖3所示者為，工作函數差0.9eV時，基板雜質濃度與空乏層厚度之關係。此處，基板雜質濃度與SOI膜厚，可於SOI膜厚較空乏層厚度為薄之範圍內選擇。又，閘電極材料，考慮工作函數差，只要SOI層係完全空乏化者，則使用不是多晶矽之W、Pt、Ni、Ge、Ru及其金屬矽化物也可以。
上述説明之中，係以通道區域形成在(110)面±10°以內之面的情形為前提説明，但是，通道區域形成在(110)面±10°以內之面以外的面，例如(100)面的電晶體，也能得到同樣的效果。
(產業上之可利用性)
本發明已基於數個實施例具體的説明，但本發明不限定於上述實施例，無庸贅言，可在不脫離其旨趣之範圍內做各種改變。例如，本發明不僅可使用作為邏輯電路元件，也同樣能適用於其他多樣的電子電路。
1．．．p型半導體基板
2．．．n型雜質區域
3a．．．高濃度p型雜質區域
3b．．．高濃度p型雜質區域
4a．．．高濃度n型雜質區域
4b．．．高濃度n型雜質區域
5．．．閘絶緣膜
6．．．閘電極
7．．．閘電極
8．．．閘配線
9．．．輸出配線
10．．．電源配線
11．．．電源配線
12．．．支持基板
13．．．氧化膜
14．．．SOI層
15．．．閘絶緣膜
16．．．閘電極
17．．．源極．汲極層
18．．．源極．汲極層
19．．．閘配線
20．．．輸出配線
21．．．電源配線
22．．．電源配線
25．．．厚氧化膜
100p、100n．．．電晶體
圖1係顯示本發明第1實施例之半導體裝置之剖面圖。
圖2係顯示本發明第1實施例中SOI基板之剖面圖。
圖3係顯示本發明實施例之空乏層厚度與基板雜質濃度之關係圖。
圖4係顯示代表本發明效果之電流－電壓特性，(a)汲極電壓－汲極電流特性圖、(b)閘極電壓－汲極電流特性圖。
圖5係顯示習知例之半導體裝置之(a)剖面圖、(b)平面圖。
圖6係顯示本發明第2實施例之半導體裝置圖，(a)為立體圖、(b)及(c)為沿著圖6(a)A－A’線及B－B’線之剖面圖。
圖7(a)及(b)係顯示本發明另外二個實施例之半導體裝置剖面圖。
圖8(a)、(b)、(c)、及(d)係顯示本發明之累積型電晶體之動作原理。
圖9(a)及(b)係顯示本發明累積型電晶體構造剖面圖及能帶構造圖。
圖10係顯示本發明累積型電晶體之1/f雜訊。
圖11(a)及(b)係顯示本發明累積型電晶體之中，閘電極之工作函數與SOI層厚度之關係圖。
圖12(a)及(b)係顯示本發明累積型電晶體之汲極電壓－汲極電流特性圖。
12．．．支持基板
13．．．氧化膜
14．．．SOI層
15．．．閘絶緣膜
16．．．閘電極
17．．．源極．汲極層
18．．．源極．汲極層
19．．．閘配線
20．．．輸出配線
21．．．電源配線
22．．．電源配線

Claims (13)

  1. 一種半導體裝置，包含具有相異導電型電晶體之電路，其特徵在於：包含至少一種電晶體，該電晶體具備：SOI層，設於SOI基板；及閘電極，由與該SOI層為相反導電型之高濃度層形成，設在該SOI層上，將SOI層之膜厚設定成使得因該閘電極與該SOI層之工作函數差而形成的空乏層之厚度較該SOI層厚為大，且具有形成通道之區域的表面包含(110)面±10°以內之面，並使該相異導電型之電晶體在平面上之面積及電流驅動能力大致相等。
  2. 一種半導體裝置，包含具有相異導電型電晶體之電路，其特徵在於：其中，具有：第一MOS電晶體，設於一SOI基板上，及第二MOS電晶體，具備：閘電極，在該SOI基板之第1面上，與該第一MOS電晶體為相同導電型；及相異導電型之源極.汲極層；且形成通道之區域的表面具有(110)面±10°以內之面，並控制該SOI基板上之SOI層膜厚，而使該相異導電型之電晶體在平面上之面積及電流驅動能力大致相等。
  3. 如申請專利範圍第1項之半導體裝置，其中，在該閘電極與該SOI層之間形成閘絶緣膜，該閘絶緣膜含有以微波激發之電漿所形成之SiO2 、Si3 N4 、金屬矽合金之氧化膜、金屬矽合金之氮化膜之中至少一種。
  4. 如申請專利範圍第3項之半導體裝置，其中，該閘絶緣膜於600℃以下之溫度形成。
  5. 一種半導體裝置，包含至少一對具有相異導電型之電晶體的電路，其特徵在於：該等電晶體中至少其一係至少包含：半導體層，設於一SOI基板；閘絶緣層，被覆於該半導體層表面的至少一部分；及閘電 極，形成於該閘絶緣層上；且以正常斷開式之累積型形成；選擇該閘電極之材料及該半導體層之雜質濃度，使得因該閘電極與該半導體層之工作函數差而形成於該半導體層之空乏層的厚度較該半導體層之膜厚為大，該正常斷開式之累積型電晶體具有形成在與(110)面±10°以內之面為相異之面的通道區域。
  6. 一種半導體裝置，包含具有相異導電型電晶體之電路，其特徵在於：包含至少一種電晶體，該電晶體具備：SOI層，設於SOI基板；及閘電極，設在該SOI層上；選擇SOI層之膜厚與電極之材料，使得因該閘電極與該SOI層之工作函數差而形成的空乏層之厚度較該SOI層厚為大，且形成通道之區域的表面具有(110)面±10°以內之面，並使該相異導電型之電晶體在平面上之面積及電流驅動能力大致相等。
  7. 一種半導體裝置，包含具有NMOS電晶體與PMOS電晶體之電路，其特徵在於：包含：基板，其中至少一個表面為絕緣；共通半導體層，設於該基板的其中一個絕緣表面上；成對之高濃度n型雜質區域，設於該共通半導體層的第1部分，且介於該成對之高濃度n型雜質區域間的該共通半導體層之該第1部分之區域係p型區域並用來作為第1通道區域；第1閘絕緣膜，設於該第1通道區域上；第1閘電極，設於該第1閘絕緣膜上；成對之高濃度p型雜質區域，設於該共通半導體層的第2部分，且介於該成對之高濃度p型雜質區域間的該共通半導體層之該第2部分之區域係n型區域並用來作為第2通道區域；第2閘絕緣膜，設於該第2通道區域上；及第2閘電極，設於該第2閘絕緣膜； 且該NMOS電晶體係正常斷開式之累積型NMOS電晶體，並包含該成對之高濃度n型雜質區域、該第1通道區域、該第1絕緣膜及該第1閘電極；該PMOS型電晶體係反轉型PMOS電晶體，並包含該成對之高濃度p型雜質區域、該第2通道區域、該第2絕緣膜及該第2閘電極，其中，該第1通道區域與該第2通道區域之表面且有(110)面±10°以內之面，並使該第1通道區域與該第2通道之該面之面積、及該PMOS與該NMOS電晶體之電流驅動能力，係大致相等。
  8. 如申請專利範圍第7項之半導體裝置，其中，該第1通道區域及第2通道區域之該表面均具有(551)面。
  9. 一種半導體裝置，包含具有相異導電型電晶體的電路，其特徵在於：包含：基板，其中至少一個表面為絕緣；第1半導體層，設於該基板的該絕緣表面上，該第1半導體層之上表面具有(110)面±10°以內之面，且該第1半導體層之該上表面及側表面係用來作為第1通道區域的表面；第2半導體層，與該第1半導體層分開地設於該基板的該絕緣表面上，該第2半導體層之上表面具有(110)面±10°以內之面，且該第2半導體層之該上表面及側表面係用來作為第2通道區域的表面；第1閘絕緣膜，設於該第1通道區域上；第1閘電極，設於該第1閘絕緣膜上；第2閘絕緣膜，設於該第2通道區域上；及第2閘電極，設於該第2閘絕緣膜上；且其中一該電晶體係具有一種導電型的三維構造電晶體，並包含該第1通道區域、該第1閘絕緣膜及該第1閘電極，另一電晶體係具有相反導電型的平面構造電晶體，並包含該第2通道區 域、該第2閘絕緣膜及該第2閘電極，並使該第1通道區域與該第2通道之面積、及該三維構造電晶體與該平面構造電晶體之電流驅動能力，係大致相等。
  10. 如申請專利範圍第9項之半導體裝置，其中，該三維構造電晶體與該平面構造電晶體均係累積型電晶體。
  11. 如申請專利範圍第9項之半導體裝置，其中，該三維構造電晶體係正常斷開式之累積型NMOS電晶體，該平面構造電晶體係正常斷開式之累積型電晶體。
  12. 如申請專利範圍第10或11項之半導體裝置，其中，該第1半導體層之厚度設定成使得因該第1閘電極與該第1半導體層之工作函數差而形成的空乏層之厚度較該第1半導體層厚為大，且該第2半導體層之厚度設定成使得因該第2閘電極與該第2半導體層之工作函數差而形成的空乏層之厚度較該第2半導體層厚為大。
  13. 如申請專利範圍第9至11項中任一項之半導體裝置，其中，該第1及第2共通半導體層的該上表面具有(551)面。
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