JPH04367278A - 絶縁ゲート薄膜トランジスタ及びその製造方法 - Google Patents
絶縁ゲート薄膜トランジスタ及びその製造方法Info
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- JPH04367278A JPH04367278A JP16913691A JP16913691A JPH04367278A JP H04367278 A JPH04367278 A JP H04367278A JP 16913691 A JP16913691 A JP 16913691A JP 16913691 A JP16913691 A JP 16913691A JP H04367278 A JPH04367278 A JP H04367278A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は絶縁ゲート薄膜トランジ
スタ（ＴＦＴ）及びその製造方法に関し、特に閾値バラ
ツキの小さいＴＦＴの製造方法に関するものである。
スタ（ＴＦＴ）及びその製造方法に関し、特に閾値バラ
ツキの小さいＴＦＴの製造方法に関するものである。
【０００２】
【従来の技術】従来、ＴＦＴの閾値を制御する方法とし
ては、半導体層表面に半導体層と同じ伝導型または反対
の伝導型をもつ不純物を注入する方法が用いられている
。
ては、半導体層表面に半導体層と同じ伝導型または反対
の伝導型をもつ不純物を注入する方法が用いられている
。
【０００３】一般に、半導体層が完全空乏化するＴＦＴ
の閾値ＶＴ は、
の閾値ＶＴ は、
【０００４】
【数１】
で定められることが知られている。
【０００５】ただし上記数１式において、 Ｎｓｕｂ
半導体層不純物濃度 φｆ
フェルミレベル ＣＯＸ 単位面積当りのゲー
ト容量 φＭＳ 仕事関数差 ｔＳＯＩ
半導体層厚さ ＮＳＳ
界面準位密度 ｑ 電荷素量 である。
半導体層不純物濃度 φｆ
フェルミレベル ＣＯＸ 単位面積当りのゲー
ト容量 φＭＳ 仕事関数差 ｔＳＯＩ
半導体層厚さ ＮＳＳ
界面準位密度 ｑ 電荷素量 である。
【０００６】図３は、従来のＴＦＴの閾値制御方法を説
明するためのＴＦＴの模式的断面図である。
明するためのＴＦＴの模式的断面図である。
【０００７】従来、図３に示す様な絶縁ゲート薄膜トラ
ンジスタを製造するには、まず、半導体基板１上に絶縁
膜として埋込酸化膜２を形成し、更にその上に半導体層
３を形成し、この半導体層３をエッチングして島状にし
た後、ゲート絶縁膜４を形成する。
ンジスタを製造するには、まず、半導体基板１上に絶縁
膜として埋込酸化膜２を形成し、更にその上に半導体層
３を形成し、この半導体層３をエッチングして島状にし
た後、ゲート絶縁膜４を形成する。
【０００８】さらにレジスト５をマスクにして、ＴＦＴ
のチャンネルとなる領域に、閾値を制御する不純物６を
注入する。その際、不純物６の注入飛程（不純物濃度分
布曲線におけるピーク値での表面からの深さ）が半導体
層３の内部に位置する様なエネルギーで注入する。
のチャンネルとなる領域に、閾値を制御する不純物６を
注入する。その際、不純物６の注入飛程（不純物濃度分
布曲線におけるピーク値での表面からの深さ）が半導体
層３の内部に位置する様なエネルギーで注入する。
【０００９】図４は、従来例のチャンネル部のＢ−Ｂ’
での不純物の濃度を示したモデル図である。
での不純物の濃度を示したモデル図である。
【００１０】同図に示されるように、従来例では、イオ
ン注入後の不純物の濃度分布の最高濃度領域は、ゲート
絶縁膜４と半導体層３との界面より下、即ち半導体層３
内部に存在している。
ン注入後の不純物の濃度分布の最高濃度領域は、ゲート
絶縁膜４と半導体層３との界面より下、即ち半導体層３
内部に存在している。
【００１１】そしてレジスト５を除去してアニールする
と、半導体層３の不純物濃度は、上述の半導体層不純物
濃度Ｎｓｕｂ になる。
と、半導体層３の不純物濃度は、上述の半導体層不純物
濃度Ｎｓｕｂ になる。
【００１２】
【発明が解決しようとしている課題】しかしながら、上
記従来例では、半導体層３が面方位の異なる単結晶で構
成されていると、半導体層３を酸素または水蒸気中で加
熱してゲート絶縁膜４を形成し不純物６を注入すると、
半導体層不純物濃度Ｎｓｕｂ の濃度は面方位によらず
一定になるのに対し、単位面積当りのゲート容量ＣＯＸ
と界面準位密度ＮＳＳは、面方位により異なってくる。 そのため、単位面積当りのゲート容量ＣＯＸが小さく、
界面準位密度ＮＳＳが大きい面方位では閾値は小さくな
り、単位面積当りのゲート容量ＣＯＸが大きく、界面準
位密度ＮＳＳが小さい面方位では閾値は大きくなり、面
方位により閾値がバラツクという問題があった。
記従来例では、半導体層３が面方位の異なる単結晶で構
成されていると、半導体層３を酸素または水蒸気中で加
熱してゲート絶縁膜４を形成し不純物６を注入すると、
半導体層不純物濃度Ｎｓｕｂ の濃度は面方位によらず
一定になるのに対し、単位面積当りのゲート容量ＣＯＸ
と界面準位密度ＮＳＳは、面方位により異なってくる。 そのため、単位面積当りのゲート容量ＣＯＸが小さく、
界面準位密度ＮＳＳが大きい面方位では閾値は小さくな
り、単位面積当りのゲート容量ＣＯＸが大きく、界面準
位密度ＮＳＳが小さい面方位では閾値は大きくなり、面
方位により閾値がバラツクという問題があった。
【００１３】また、ゲート絶縁膜４の堆積を、膜厚に面
方位依存性の無いＣＶＤ法等により行なったとしても、
界面準位密度ＮＳＳが面方位により異なっているため、
やはり界面準位密度ＮＳＳによる閾値のバラツキ問題が
あった。
方位依存性の無いＣＶＤ法等により行なったとしても、
界面準位密度ＮＳＳが面方位により異なっているため、
やはり界面準位密度ＮＳＳによる閾値のバラツキ問題が
あった。
【００１４】
【課題を解決するための手段】本発明は、上述した課題
を解決するため、絶縁膜上に半導体層を有し、該半導体
層上にゲート絶縁膜を有する絶縁ゲート薄膜トランジス
タにおいて、前記半導体層のチャンネル領域において、
閾値を制御する不純物の最高濃度域が、前記絶縁膜中に
あることを特徴とする絶縁ゲート薄膜トランジスタを提
供するものである。
を解決するため、絶縁膜上に半導体層を有し、該半導体
層上にゲート絶縁膜を有する絶縁ゲート薄膜トランジス
タにおいて、前記半導体層のチャンネル領域において、
閾値を制御する不純物の最高濃度域が、前記絶縁膜中に
あることを特徴とする絶縁ゲート薄膜トランジスタを提
供するものである。
【００１５】また、絶縁膜上の半導体層上にゲート絶縁
膜を形成する絶縁ゲート薄膜トランジスタの製造方法に
おいて、前記半導体層のチャンネル領域において、閾値
を制御する不純物の注入時に、その注入飛程が、前記半
導体層と前記絶縁膜の界面より深い位置になるように注
入することを特徴とする絶縁ゲート薄膜トランジスタの
製造方法を提供するものである。
膜を形成する絶縁ゲート薄膜トランジスタの製造方法に
おいて、前記半導体層のチャンネル領域において、閾値
を制御する不純物の注入時に、その注入飛程が、前記半
導体層と前記絶縁膜の界面より深い位置になるように注
入することを特徴とする絶縁ゲート薄膜トランジスタの
製造方法を提供するものである。
【００１６】また、前記半導体層が、面方位が異なる完
全空乏化以下の膜厚を有する単結晶シリコンであること
を特徴とする。
全空乏化以下の膜厚を有する単結晶シリコンであること
を特徴とする。
【００１７】
【作用】本発明のＴＦＴの製造方法は、閾値を制御する
不純物を注入する際に、半導体層と絶縁膜の界面より深
い位置に飛程を設けることにより、ゲート絶縁膜が厚く
なる面方位（（１１１），（１１０）面）の単結晶中の
閾値を制御する不純物の濃度は高く、ゲート絶縁膜が薄
くなる面方位（（１００）面）の単結晶中の閾値を制御
する不純物の濃度は低くするものである。
不純物を注入する際に、半導体層と絶縁膜の界面より深
い位置に飛程を設けることにより、ゲート絶縁膜が厚く
なる面方位（（１１１），（１１０）面）の単結晶中の
閾値を制御する不純物の濃度は高く、ゲート絶縁膜が薄
くなる面方位（（１００）面）の単結晶中の閾値を制御
する不純物の濃度は低くするものである。
【００１８】また前記半導体層が、面方位が異なる完全
空乏化以下の膜厚を有する単結晶シリコンであることに
より、上述の数１式を有効とすることができる。
空乏化以下の膜厚を有する単結晶シリコンであることに
より、上述の数１式を有効とすることができる。
【００１９】
【実施例】以下本発明の実施例について図面を用いて詳
細に説明する。
細に説明する。
【００２０】図１（ａ）〜（ｃ）は本発明のＴＦＴの製
造方法の実施例を示す工程図である。
造方法の実施例を示す工程図である。
【００２１】まず、図１（ａ）に示す様に、半導体基板
１を酸化して、厚さ５０００Åの埋込酸化膜（絶縁膜）
２を形成した後、多結晶シリコン膜１３を１０００Å堆
積しエッチングして島状にする。
１を酸化して、厚さ５０００Åの埋込酸化膜（絶縁膜）
２を形成した後、多結晶シリコン膜１３を１０００Å堆
積しエッチングして島状にする。
【００２２】その後更に、酸化膜１４を２００Åと、シ
リコン窒化膜１５を３００Å堆積する。この酸化膜１４
、シリコン窒化膜１５は、ＣＶＤ法によりレーザーで多
結晶シリコン膜１３を溶融するときにシリコンの蒸発を
防ぐためのものである。
リコン窒化膜１５を３００Å堆積する。この酸化膜１４
、シリコン窒化膜１５は、ＣＶＤ法によりレーザーで多
結晶シリコン膜１３を溶融するときにシリコンの蒸発を
防ぐためのものである。
【００２３】次に図１（ｂ）に示す様に、デュアルレー
ザービーム法により多結晶シリコン膜１３を単結晶化し
て半導体層３にすることにより、主に（１００），（１
１０），（１１１）面が形成される。
ザービーム法により多結晶シリコン膜１３を単結晶化し
て半導体層３にすることにより、主に（１００），（１
１０），（１１１）面が形成される。
【００２４】さらにシリコン窒化膜１５と酸化膜１４を
除去して、半導体層３を１０００℃の酸素雰囲気で４０
分間酸化を行なうと、（１００）面上には４００Åのゲ
ート絶縁膜４が形成され、（１１０）面と（１１１）面
上には５００Åのゲート絶縁膜４が形成される。
除去して、半導体層３を１０００℃の酸素雰囲気で４０
分間酸化を行なうと、（１００）面上には４００Åのゲ
ート絶縁膜４が形成され、（１１０）面と（１１１）面
上には５００Åのゲート絶縁膜４が形成される。
【００２５】次に、レジスト５をマスクにして、ＴＦＴ
のチャンネルとなる領域に閾値を制御する不純物６とし
て、ボロンを、３８ｋｅＶで１．８×１０１２（個／ｃ
ｍ２ ）注入する。この際、不純物６の注入飛程が、埋
込酸化膜（絶縁膜）２と半導体層３との界面より深い位
置になるような注入エネルギーとする。
のチャンネルとなる領域に閾値を制御する不純物６とし
て、ボロンを、３８ｋｅＶで１．８×１０１２（個／ｃ
ｍ２ ）注入する。この際、不純物６の注入飛程が、埋
込酸化膜（絶縁膜）２と半導体層３との界面より深い位
置になるような注入エネルギーとする。
【００２６】図２（ａ）は、本発明の上述の方法による
絶縁ゲート薄膜トランジスタの表面から深さ方向の不純
物の濃度を示すものであり、注入飛程は（１１１），（
１１０）面においても、（１００）面においても、半導
体層３と埋込酸化膜（絶縁膜）２との界面より深い位置
に存在し、従って不純物の最高濃度領域は埋込酸化膜（
絶縁膜）２中にある。
絶縁ゲート薄膜トランジスタの表面から深さ方向の不純
物の濃度を示すものであり、注入飛程は（１１１），（
１１０）面においても、（１００）面においても、半導
体層３と埋込酸化膜（絶縁膜）２との界面より深い位置
に存在し、従って不純物の最高濃度領域は埋込酸化膜（
絶縁膜）２中にある。
【００２７】また半導体層３のチャンネル部での不純物
濃度が（１００）面で小さく、（１１１），（１１０）
面で大きくなっていることが示されている。そのため、
（１００）と（１１１），（１１０）面での閾値ＶＴ
のバラツキを小さくすることができる。
濃度が（１００）面で小さく、（１１１），（１１０）
面で大きくなっていることが示されている。そのため、
（１００）と（１１１），（１１０）面での閾値ＶＴ
のバラツキを小さくすることができる。
【００２８】次に図１（ｃ）に示す様に、レジスト５を
除去して９５０℃の窒素雰囲気中でアニールすると、不
純物６としてのボロン濃度（半導体層不純物濃度）Ｎｓ
ｕｂ は、図２（ｂ）に示すように、（１００）面で１
×１０１７（個／ｃｍ３ ）、（１１０）面と（１１１
）面で１．２×１０１７（個／ｃｍ３ ）になる。
除去して９５０℃の窒素雰囲気中でアニールすると、不
純物６としてのボロン濃度（半導体層不純物濃度）Ｎｓ
ｕｂ は、図２（ｂ）に示すように、（１００）面で１
×１０１７（個／ｃｍ３ ）、（１１０）面と（１１１
）面で１．２×１０１７（個／ｃｍ３ ）になる。
【００２９】さらに、通常ＴＦＴを形成する方法を用い
て、ゲート電極７、ソース８、ドレイン９、酸化膜１０
、電極１１を形成する。
て、ゲート電極７、ソース８、ドレイン９、酸化膜１０
、電極１１を形成する。
【００３０】以上、多結晶シリコン膜１３にレーザーを
照射して単結晶となる半導体層３に形成したＴＦＴの閾
値を制御する例について述べたが、半導体層３となる膜
としては多結晶シリコン膜１３の他にアモルファス・シ
リコンでもよい。
照射して単結晶となる半導体層３に形成したＴＦＴの閾
値を制御する例について述べたが、半導体層３となる膜
としては多結晶シリコン膜１３の他にアモルファス・シ
リコンでもよい。
【００３１】また多結晶シリコン膜１３を溶融するエネ
ルギー源としては、レーザーの他に電子ビームやランプ
加熱でもよい。
ルギー源としては、レーザーの他に電子ビームやランプ
加熱でもよい。
【００３２】また多結晶シリコン膜１３は、半導体基板
１上の埋込酸化膜２上に堆積する他に、石英基板やガラ
スの上に堆積してもよい。以上説明した実施例において
は、閾値を制御する不純物の飛程を埋込酸化膜（絶縁膜
）２と半導体層３の界面より深い位置にすることにより
、半導体層３のチャンネル部での不純物濃度Ｎｓｕｂ
が（１００）面で小さく、（１１１），（１１０）面で
大きくなるようにすることができる。そのため、従来、
（１００）と（１１１），（１１０）面で０．３〜０．
４（Ｖ）あった閾値ＶＴ のバラツキが０．１（Ｖ）に
なった。
１上の埋込酸化膜２上に堆積する他に、石英基板やガラ
スの上に堆積してもよい。以上説明した実施例において
は、閾値を制御する不純物の飛程を埋込酸化膜（絶縁膜
）２と半導体層３の界面より深い位置にすることにより
、半導体層３のチャンネル部での不純物濃度Ｎｓｕｂ
が（１００）面で小さく、（１１１），（１１０）面で
大きくなるようにすることができる。そのため、従来、
（１００）と（１１１），（１１０）面で０．３〜０．
４（Ｖ）あった閾値ＶＴ のバラツキが０．１（Ｖ）に
なった。
【００３３】
【発明の効果】以上詳細に説明したように、本発明のＴ
ＦＴの製造方法によれば、単位面積当りのゲート容量Ｃ
ＯＸが小さく、界面準位密度ＮＳＳが大きい面方位では
、半導体層不純物濃度Ｎｓｕｂ が大きく、単位面積当
りのゲート容量ＣＯＸが大きく、界面準位密度ＮＳＳが
小さい面方位では、半導体層不純物濃度Ｎｓｕｂ を小
さくすることができるので、閾値ＶＴ のバラツキを小
さくすることができる。
ＦＴの製造方法によれば、単位面積当りのゲート容量Ｃ
ＯＸが小さく、界面準位密度ＮＳＳが大きい面方位では
、半導体層不純物濃度Ｎｓｕｂ が大きく、単位面積当
りのゲート容量ＣＯＸが大きく、界面準位密度ＮＳＳが
小さい面方位では、半導体層不純物濃度Ｎｓｕｂ を小
さくすることができるので、閾値ＶＴ のバラツキを小
さくすることができる。
【図１】本発明のＴＦＴの製造方法の実施例を示す工程
図である。
図である。
【図２】本発明の実施例で示したＴＦＴのチャンネル部
での閾値を制御する不純物の深さ方向の濃度分布を示す
図である。
での閾値を制御する不純物の深さ方向の濃度分布を示す
図である。
【図３】従来の方法によるＴＦＴの製造方法を示す図で
ある。
ある。
【図４】従来の方法によるＴＦＴチャンネル部での閾値
を制御する不純物の深さ方向の濃度分布を示す図である
。
を制御する不純物の深さ方向の濃度分布を示す図である
。
１ 半導体基板
２ 埋込酸化膜（絶縁膜）
３ 半導体層
４ ゲート絶縁膜
５ レジスト
６ 不純物
７ ゲート電極
８ ソース
９ ドレイン
１０，１４ 酸化膜
１１ 電極
１３ 多結晶シリコン膜
１５ シリコン窒化膜
Claims (4)
- 【請求項１】 絶縁膜上に半導体層を有し、該半導体
層上にゲート絶縁膜を有する絶縁ゲート薄膜トランジス
タにおいて、前記半導体層のチャンネル領域において、
閾値を制御する不純物の最高濃度域が、前記絶縁膜中に
あることを特徴とする絶縁ゲート薄膜トランジスタ。 - 【請求項２】 前記半導体層が、面方位が異なる完全
空乏化以下の膜厚を有する単結晶シリコンである請求項
１に記載の絶縁ゲート薄膜トランジスタ。 - 【請求項３】 絶縁膜上の半導体層上にゲート絶縁膜
を形成する絶縁ゲート薄膜トランジスタの製造方法にお
いて、前記半導体層のチャンネル領域において、閾値を
制御する不純物の注入時に、その注入飛程が、前記半導
体層と前記絶縁膜の界面より深い位置になるように注入
することを特徴とする絶縁ゲート薄膜トランジスタの製
造方法。 - 【請求項４】 前記半導体層が、面方位が異なる完全
空乏化以下の膜厚を有する単結晶シリコンである請求項
３に記載の絶縁ゲート薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16913691A JPH04367278A (ja) | 1991-06-14 | 1991-06-14 | 絶縁ゲート薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16913691A JPH04367278A (ja) | 1991-06-14 | 1991-06-14 | 絶縁ゲート薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04367278A true JPH04367278A (ja) | 1992-12-18 |
Family
ID=15880955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16913691A Pending JPH04367278A (ja) | 1991-06-14 | 1991-06-14 | 絶縁ゲート薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04367278A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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