JPS63192223A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63192223A JPS63192223A JP2355187A JP2355187A JPS63192223A JP S63192223 A JPS63192223 A JP S63192223A JP 2355187 A JP2355187 A JP 2355187A JP 2355187 A JP2355187 A JP 2355187A JP S63192223 A JPS63192223 A JP S63192223A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、絶縁膜上に半導体層を有するＳｏｔ構造（Ｓ
ｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ構造）を持つ
半導体装置の製造方法に関するものである。
ｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ構造）を持つ
半導体装置の製造方法に関するものである。
（従来の技術）
従来、このような分野の技術としては、例えば、１！ｘ
ｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｒ ｔｈｅ １
８ｔｈ （１９８６１ｎｔｅｒ−ｎａｔｔｏｎａｌ）
Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ５ｏｌｉｄ ５ｔａｔｅ
Ｄｅｖｉｃｅｓａｎｄ Ｍａｔｅｒｉａｌｓ、Ｔｏｋ
ｙｏ＋１９８６．ｐＰ ５５３”５５６に示されるもの
があった。
ｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｒ ｔｈｅ １
８ｔｈ （１９８６１ｎｔｅｒ−ｎａｔｔｏｎａｌ）
Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ５ｏｌｉｄ ５ｔａｔｅ
Ｄｅｖｉｃｅｓａｎｄ Ｍａｔｅｒｉａｌｓ、Ｔｏｋ
ｙｏ＋１９８６．ｐＰ ５５３”５５６に示されるもの
があった。
この文献に示される（第２図参照）ように、絶縁物上に
半導体膜を有するＳｏ！構造は半導体デバイスの高集積
化を促進する一方で、完全な素子分離によりＣＭＯ５回
路で問題になるラッチアップを解決できること、拡散容
量の低減により素子の高速動作が可能なこと及びα線に
対する耐性が大きいことなどの利点があるため、実用化
が進められている。
半導体膜を有するＳｏ！構造は半導体デバイスの高集積
化を促進する一方で、完全な素子分離によりＣＭＯ５回
路で問題になるラッチアップを解決できること、拡散容
量の低減により素子の高速動作が可能なこと及びα線に
対する耐性が大きいことなどの利点があるため、実用化
が進められている。
このｓｏｒ構造を形成する手法の内で横方向固相成長法
（Ｌａｔｅｒａｌ ５ｏｌｉｄ−Ｐｈａｓｅ Ｅｐｔｔ
ａｘｙＨＬ−５ＰＥ法）はその形成を低温（約６００℃
）で行うことができるため、有利な方法である。
（Ｌａｔｅｒａｌ ５ｏｌｉｄ−Ｐｈａｓｅ Ｅｐｔｔ
ａｘｙＨＬ−５ＰＥ法）はその形成を低温（約６００℃
）で行うことができるため、有利な方法である。
以下、第２図を用いて係るＬ−３ＰＥ法をシリコンに適
用した場合について説明する。
用した場合について説明する。
シリコン（Ｓｉ）基板１０表面の一部にシリコン酸化（
Ｓｉｎｔ）膜２を形成する。更に、この基板上にＣＶＤ
法、真空蒸着法又は多結晶シリコンのイオン注入による
非晶質化法により、非晶質（ａｍｏｒｐｈｏｕｓ）シリ
コン（ａ−３ｉ）層３を形成する。この基板を、６００
℃で熱処理することにより、ａ−３ｉＪｉ３はＳｔ基板
１と接触した部分から単結晶Ｓｉ層３ａとなり、ＳｉＯ
！膜２上まで結晶化が進行する。熱処理時間が長くなる
につれて、ａ−５ｉ層３中に多結晶Ｓｉが形成され、Ｌ
−５ＰＥ成長を妨げるようになり、成長が停止する。
Ｌ−３ＰＥ法によりｓｏｒ構造を形成する場合、５ｉ０
２膜２の端から測定したＬ−５ＰＥ ＩｉＩの成長長さ
しが大きな要素になる。
Ｓｉｎｔ）膜２を形成する。更に、この基板上にＣＶＤ
法、真空蒸着法又は多結晶シリコンのイオン注入による
非晶質化法により、非晶質（ａｍｏｒｐｈｏｕｓ）シリ
コン（ａ−３ｉ）層３を形成する。この基板を、６００
℃で熱処理することにより、ａ−３ｉＪｉ３はＳｔ基板
１と接触した部分から単結晶Ｓｉ層３ａとなり、ＳｉＯ
！膜２上まで結晶化が進行する。熱処理時間が長くなる
につれて、ａ−５ｉ層３中に多結晶Ｓｉが形成され、Ｌ
−５ＰＥ成長を妨げるようになり、成長が停止する。
Ｌ−３ＰＥ法によりｓｏｒ構造を形成する場合、５ｉ０
２膜２の端から測定したＬ−５ＰＥ ＩｉＩの成長長さ
しが大きな要素になる。
第３図は係るアニーリング時間とＬ−５ＰＥ成長長さの
関係を示した特性図である。
関係を示した特性図である。
この図から明らかなように、ドーピングしないａ−５ｉ
の場合、２０時間の熱処理により最大７μｍの成長長さ
が得られる。しかし、この長さでは寸法の大きな素子が
形成できない等の制約を受ける。
の場合、２０時間の熱処理により最大７μｍの成長長さ
が得られる。しかし、この長さでは寸法の大きな素子が
形成できない等の制約を受ける。
ａ−Ｓｔに１０”／、’と高濃度にリンをドーピングし
た場合、結晶化速度が太き（なることが報告されている
。この結果、Ｌ−５ＰＥ成長長さが大きくなり、２５時
間の熱処理で４０μｍのＬ−３ＰＥ結晶層が得られてい
る。
た場合、結晶化速度が太き（なることが報告されている
。この結果、Ｌ−５ＰＥ成長長さが大きくなり、２５時
間の熱処理で４０μｍのＬ−３ＰＥ結晶層が得られてい
る。
（発明が解決しようとする問題点）
しかしながら、この方法では大きなし一３ＰＥ ｉの成
長長さが得られるものの、Ｓｉ中にリンが高濃度にドー
ピングされたことにより、デバイスの形成が不可能であ
る。リンを選択的にドーピングすれば、ＭＯＳＦＥＴを
形成することができるが、（１）素子の配置に制約を受
け、広い面積のＳＯｔ層を有効に利用できない。
長長さが得られるものの、Ｓｉ中にリンが高濃度にドー
ピングされたことにより、デバイスの形成が不可能であ
る。リンを選択的にドーピングすれば、ＭＯＳＦＥＴを
形成することができるが、（１）素子の配置に制約を受
け、広い面積のＳＯｔ層を有効に利用できない。
（２）ソース・ドレインをゲート電極に対して自己整合
的に形成できないため、素子の高密度化が困難である。
的に形成できないため、素子の高密度化が困難である。
等の問題があった。
本発明は、上記問題点を除去し、大きなＬ−５ＰＥ層の
成長長さを得ると同時に、高濃度ドーピングされていな
いデバイスの形成に適した結晶層を有する半導体装置の
製造方法を提供することを目的とする。
成長長さを得ると同時に、高濃度ドーピングされていな
いデバイスの形成に適した結晶層を有する半導体装置の
製造方法を提供することを目的とする。
（問題点を解決するための手段）
本発明は、上記問題点を解決するために、基板上に形成
される絶縁膜上に形成された高濃度ドーピングのＬ−３
ＰＥ層の上に、更に、エピタキシャル成長法により低濃
度ドーピングの結晶層を形成するようにしたものである
。
される絶縁膜上に形成された高濃度ドーピングのＬ−３
ＰＥ層の上に、更に、エピタキシャル成長法により低濃
度ドーピングの結晶層を形成するようにしたものである
。
（作用）
本発明によれば、上記のように構成したので、Ｌ−５Ｐ
Ｅ ［の上にエピタキシャル成長する工程を導入したこ
とにより、高濃度に不純物を含むＳｉ層の上に低濃度の
５ｉＪｌｉを形成できることになる。従って、デバイス
を形成することが可能になる。
Ｅ ［の上にエピタキシャル成長する工程を導入したこ
とにより、高濃度に不純物を含むＳｉ層の上に低濃度の
５ｉＪｌｉを形成できることになる。従って、デバイス
を形成することが可能になる。
更に、Ｌ−３Ｐｆｉ層の上にエピタキシャル成長するこ
とにより、単結晶Ｓｉ層の結晶欠陥を低減することがで
きる。つまり、Ｌ、ＳＰＥ １１には、双晶転移等の結
晶欠陥を含み、その上に形成したデバイスの性能を悪化
させる原因となっていが、この欠陥を含む結晶層の上に
新たにエピタキシャル成長することにより、エピタキシ
ャル層が厚くなるに従い表面の結晶欠陥を低減させるこ
とができる。
とにより、単結晶Ｓｉ層の結晶欠陥を低減することがで
きる。つまり、Ｌ、ＳＰＥ １１には、双晶転移等の結
晶欠陥を含み、その上に形成したデバイスの性能を悪化
させる原因となっていが、この欠陥を含む結晶層の上に
新たにエピタキシャル成長することにより、エピタキシ
ャル層が厚くなるに従い表面の結晶欠陥を低減させるこ
とができる。
これにより、このエピタキシャル層上に形成されるデバ
イスの特性の向上を図ることができる。
イスの特性の向上を図ることができる。
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図は本発明の半導体装置の製造方法を説明する製造
工程断面図である。
工程断面図である。
まず、ＬＯＣＯ３法を用いて、Ｓｔ基板１１上に２００
ｎｍのシリコン酸化（ＳｉＯｚ）膜１２（パターン）を
形成する〔第１図（ａ） ） 。
ｎｍのシリコン酸化（ＳｉＯｚ）膜１２（パターン）を
形成する〔第１図（ａ） ） 。
このＳｉ基板１１をＲＣＡ溶液により洗浄した後、超高
真空装置内に導入する。そこで、８００℃に３０分間加
熱し、そのＳｉ基板１１の表面を清浄化した後、基板温
度を５００℃に保持し、電子ビーム蒸着法によりＳｉを
２２０ｎｍ；９着し、Ｓｉ膜１３を形成する。この場合
、形成された膜はＳ ｉ Ｏ１Ｈ１２上は多結晶Ｓｉに
、その他の部分は単結晶Ｓｔになる。この形成された膜
にＳｉをイオン注入（１６０ＫｅＶ、 ２．４ ＸＩＯ
”／ｃ＋Ｊ。
真空装置内に導入する。そこで、８００℃に３０分間加
熱し、そのＳｉ基板１１の表面を清浄化した後、基板温
度を５００℃に保持し、電子ビーム蒸着法によりＳｉを
２２０ｎｍ；９着し、Ｓｉ膜１３を形成する。この場合
、形成された膜はＳ ｉ Ｏ１Ｈ１２上は多結晶Ｓｉに
、その他の部分は単結晶Ｓｔになる。この形成された膜
にＳｉをイオン注入（１６０ＫｅＶ、 ２．４ ＸＩＯ
”／ｃ＋Ｊ。
８０にｅＶ、７．６ ＸＩＯ”／−及び４０ＫｅＶ、３
．８ Ｘｌ０１４／ｃｄ）し、非晶質化した後、リンを
イオン注入（１８０ＫｅＶ。
．８ Ｘｌ０１４／ｃｄ）し、非晶質化した後、リンを
イオン注入（１８０ＫｅＶ。
５．４ Ｘ１０’Ｓ／ｃｄ、９０Ｋｅν＋ ２．４×１
ＯＩＳ／ ｃシ及び４０ＫｅＶ１．１ ｘｌＯ”／ｃｉ
）によりドーピングする。この場合、ａ−Ｓｉ膜１３中
のリン濃度は約３ｘｌＱ”／ｃｊになる。（第１図（ｂ
） ） 。
ＯＩＳ／ ｃシ及び４０ＫｅＶ１．１ ｘｌＯ”／ｃｉ
）によりドーピングする。この場合、ａ−Ｓｉ膜１３中
のリン濃度は約３ｘｌＱ”／ｃｊになる。（第１図（ｂ
） ） 。
このＳｉ基板１１をＮｔ中で６００℃の熱処理により、
Ｌ−３ＰＥ成長させる。この場合、例えば、２５時間の
熱処理により、約４０μｍのＬ−ＳＰＥ成長による単結
晶Ｓｉ膜１３ａが得られ、Ｓ ｉ Ｏｚ Ｍ １２端よ
りそれ以上離れた箇所は多結晶Ｓｉ膜１３ｂになる〔第
１図（Ｃ）〕。
Ｌ−３ＰＥ成長させる。この場合、例えば、２５時間の
熱処理により、約４０μｍのＬ−ＳＰＥ成長による単結
晶Ｓｉ膜１３ａが得られ、Ｓ ｉ Ｏｚ Ｍ １２端よ
りそれ以上離れた箇所は多結晶Ｓｉ膜１３ｂになる〔第
１図（Ｃ）〕。
この基板上に更にＳｉをエピタキシャル成長させる。即
ち、再びｌ？ｃＡ溶液により基板を洗浄し、超高真空装
置中で加熱し、表面を清浄化した後、基板温度８００℃
で電子ビーム蒸着法により、５ｉ１４ａ＋１４ｂを更に
５００ｎｍ蒸着する。先の単結晶Ｓｉ膜１３ａ。
ち、再びｌ？ｃＡ溶液により基板を洗浄し、超高真空装
置中で加熱し、表面を清浄化した後、基板温度８００℃
で電子ビーム蒸着法により、５ｉ１４ａ＋１４ｂを更に
５００ｎｍ蒸着する。先の単結晶Ｓｉ膜１３ａ。
上に蒸着されたＳｉは単結晶Ｓｉ膜１４ａに、多結晶Ｓ
ｉ膜１３ｂ上に蒸着されたＳｉは多結晶Ｓｉ膜１４ｂに
なる〔第１図（ｄ）〕。
ｉ膜１３ｂ上に蒸着されたＳｉは多結晶Ｓｉ膜１４ｂに
なる〔第１図（ｄ）〕。
その後、素子の能動領域以外をＣＦ、を用いてエツチン
グし、ＬＯＣＯ３法により７００ｎｍのＳｉｎｇ膜１５
膜形５することにより、Ｓｏｌ構造の単結晶層が得られ
る〔第１図（ｅ）〕。
グし、ＬＯＣＯ３法により７００ｎｍのＳｉｎｇ膜１５
膜形５することにより、Ｓｏｌ構造の単結晶層が得られ
る〔第１図（ｅ）〕。
以上の説明には、ａ−３ｉの形成方法として、多結晶Ｓ
ｉのイオン注入による非晶質化法の例を挙げたが、酸素
、炭素などの結晶成長を阻害する不純物の少ない、完全
な非晶質膜が得られれば、他の方法でも良い。例えば、
（１）シラン（Ｓｉｇｎ）の熱分解により基板温度５５
０℃以下でａ−Ｓｉを気相成長（ＣＶＤ）させる方法、
（２）超高真空中で基板温度１００℃以下で、電子ビー
ム蒸着法によりａ−５ｉを蒸着する方法により形成でき
る。
ｉのイオン注入による非晶質化法の例を挙げたが、酸素
、炭素などの結晶成長を阻害する不純物の少ない、完全
な非晶質膜が得られれば、他の方法でも良い。例えば、
（１）シラン（Ｓｉｇｎ）の熱分解により基板温度５５
０℃以下でａ−Ｓｉを気相成長（ＣＶＤ）させる方法、
（２）超高真空中で基板温度１００℃以下で、電子ビー
ム蒸着法によりａ−５ｉを蒸着する方法により形成でき
る。
また、上層のＳｉの成長方法として、ＣＶＤ法によるエ
ピタキシャル成長法を利用しても良い、 ＣＶｆｌ法
では実施例のところで述べたＩＪＩＩＶ中での電子ビー
ム蒸着法に比べて、堆積温度が大きいため、一枚当たり
の処理時間が短い上に、一度に数１０枚を処理すること
ができるので、全体として処理量が大きく量産に適した
方法である。
ピタキシャル成長法を利用しても良い、 ＣＶｆｌ法
では実施例のところで述べたＩＪＩＩＶ中での電子ビー
ム蒸着法に比べて、堆積温度が大きいため、一枚当たり
の処理時間が短い上に、一度に数１０枚を処理すること
ができるので、全体として処理量が大きく量産に適した
方法である。
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果）
以上、詳細に説明したように、本発明によれば、し−Ｓ
ＰＥ層の上にＳｉをエピタキシャル成長する工程を導入
したことにより、高濃度に不純物を含むＳｉ層の上に低
濃度のＳｉ層を形成できることになり、デバイスを形成
することが可能になる。
ＰＥ層の上にＳｉをエピタキシャル成長する工程を導入
したことにより、高濃度に不純物を含むＳｉ層の上に低
濃度のＳｉ層を形成できることになり、デバイスを形成
することが可能になる。
また、得られるエピタキシャルＳｉ層の大きさは、下層
のＳｉ層のＬ−５ＰＥ層の大きさで決まり、実施例の場
合で約４０μｍであり、Ｓｉ層が不純物を含まない場合
に比べて５倍の面積を得ることができる。
のＳｉ層のＬ−５ＰＥ層の大きさで決まり、実施例の場
合で約４０μｍであり、Ｓｉ層が不純物を含まない場合
に比べて５倍の面積を得ることができる。
更に、Ｌ−５ＰＥ層の上にエピタキシャル成長すること
により、単結晶Ｓｉ層の結晶欠陥を低減することができ
る。即ち、Ｌ−ＳＰＥ層には、双晶転移等の結晶欠陥を
含み、その上に形成したデバイスの性能を悪化させる原
因となっている。この欠陥を含む結晶層の上に新たにエ
ピタキシャル成長することにより、エピタキシャル層が
厚くなるに従い表面の結晶欠陥が低減することが一般に
知られている。実際、ノンドープのＬ−ＳＰＥ層の上に
５００ｎｍのエピタキシャル層を形成した場合、表面で
の結晶欠陥密度が１．２Ｘ１０” ／ｃ＋（から４Ｘ１
０’／ｃ＋１と約１７３に減少した。この結果から明ら
かなように、エピタキシャル成長により結晶欠陥が減少
することが確認された。これにより、このエピタキシャ
ル層上に形成されるデバイスの特性の向上を図ることが
できる。
により、単結晶Ｓｉ層の結晶欠陥を低減することができ
る。即ち、Ｌ−ＳＰＥ層には、双晶転移等の結晶欠陥を
含み、その上に形成したデバイスの性能を悪化させる原
因となっている。この欠陥を含む結晶層の上に新たにエ
ピタキシャル成長することにより、エピタキシャル層が
厚くなるに従い表面の結晶欠陥が低減することが一般に
知られている。実際、ノンドープのＬ−ＳＰＥ層の上に
５００ｎｍのエピタキシャル層を形成した場合、表面で
の結晶欠陥密度が１．２Ｘ１０” ／ｃ＋（から４Ｘ１
０’／ｃ＋１と約１７３に減少した。この結果から明ら
かなように、エピタキシャル成長により結晶欠陥が減少
することが確認された。これにより、このエピタキシャ
ル層上に形成されるデバイスの特性の向上を図ることが
できる。
第１図は本発明の半導体装置の製造方法を説明する製造
工程断面図、第２図は従来のＬ−５ＰＥ法をシリコンに
適用した半導体装置の断面図、第３図は従来のＬ−３Ｐ
Ｂ法による加熱時間とＬ−３ＰＥ長さとの関係を示す特
性図である。 １ｌ−３ｉ基板、１２．１５・・・５ｉＯｔ膜、１３−
３ｔ層、１３ａ・・・単結晶Ｓｉ膜、１３ｂ・・・多結
晶Ｓｉ膜、１４ａ・・・上層の単結晶Ｓｉ膜、１４ｂ・
・・上層の多結晶Ｓｉ膜。
工程断面図、第２図は従来のＬ−５ＰＥ法をシリコンに
適用した半導体装置の断面図、第３図は従来のＬ−３Ｐ
Ｂ法による加熱時間とＬ−３ＰＥ長さとの関係を示す特
性図である。 １ｌ−３ｉ基板、１２．１５・・・５ｉＯｔ膜、１３−
３ｔ層、１３ａ・・・単結晶Ｓｉ膜、１３ｂ・・・多結
晶Ｓｉ膜、１４ａ・・・上層の単結晶Ｓｉ膜、１４ｂ・
・・上層の多結晶Ｓｉ膜。
Claims (3)
- （１） （ａ）シリコン基板の表面の一部に絶縁膜を形成する工
程と、 （ｂ）前記絶縁膜上の少なくとも一部及びその絶縁膜に
隣接したシリコン基板表面上に非晶質シリコン層を形成
する工程と、 （ｃ）固相エピタキシャル成長に適した温度で熱処理し
、前記非晶質シリコン層に隣接したシリコン基板表面よ
りエピタキシャル成長させ、前記非晶質シリコン層の一
部を単結晶シリコン層に変化させる工程と、 （ｄ）該単結晶シリコン層上にエピタキシャル成長法に
より不純物濃度の低い単結晶シリコン層を形成する工程
とを施すようにしたことを特徴とする半導体装置の製造
方法。 - （２）前記非晶質シリコン層中に高濃度のリン、ヒ素或
いはボロンを含むことを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。 - （３）前記上層の単結晶シリコン層を化学的気相成長法
により形成することを特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2355187A JPS63192223A (ja) | 1987-02-05 | 1987-02-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2355187A JPS63192223A (ja) | 1987-02-05 | 1987-02-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63192223A true JPS63192223A (ja) | 1988-08-09 |
Family
ID=12113624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2355187A Pending JPS63192223A (ja) | 1987-02-05 | 1987-02-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63192223A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5402989A (en) * | 1991-06-11 | 1995-04-04 | Rohm Co., Ltd. | Method for manufacturing semiconductor device having grown layer on insulating layer |
| US5457058A (en) * | 1989-10-09 | 1995-10-10 | Canon Kabushiki Kaisha | Crystal growth method |
| US5656537A (en) * | 1994-11-28 | 1997-08-12 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having SOI structure |
-
1987
- 1987-02-05 JP JP2355187A patent/JPS63192223A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5457058A (en) * | 1989-10-09 | 1995-10-10 | Canon Kabushiki Kaisha | Crystal growth method |
| US5402989A (en) * | 1991-06-11 | 1995-04-04 | Rohm Co., Ltd. | Method for manufacturing semiconductor device having grown layer on insulating layer |
| US5656537A (en) * | 1994-11-28 | 1997-08-12 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having SOI structure |
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