JPS59159563A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS59159563A
JPS59159563A JP58034174A JP3417483A JPS59159563A JP S59159563 A JPS59159563 A JP S59159563A JP 58034174 A JP58034174 A JP 58034174A JP 3417483 A JP3417483 A JP 3417483A JP S59159563 A JPS59159563 A JP S59159563A
Authority
JP
Japan
Prior art keywords
film
silicon film
interface
substrate
heat treatment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP58034174A
Other languages
English (en)
Other versions
JPH0454993B2 (ja
Inventor
Takao Oota
多禾夫 太田
Junichi Ono
淳一 大野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP58034174A priority Critical patent/JPS59159563A/ja
Priority to US06/583,833 priority patent/US4523963A/en
Publication of JPS59159563A publication Critical patent/JPS59159563A/ja
Publication of JPH0454993B2 publication Critical patent/JPH0454993B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02694—Controlling the interface between substrate and epitaxial layer, e.g. by ion implantation followed by annealing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H01L29/78657—SOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76267—Vertical isolation by silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76281—Lateral isolation by selective oxidation of silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Materials Engineering (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明Ｉ／′ｉ絶縁基板上の半導体膜に素子等が形成さ
れた半導体装置の製造方法に関する。
〔発明の技術的背景とその問題点〕
従来、この種の半導体装置、例えばｎチャンネルＭＯＳ
／Ｓ　ＯＳは次のような方法により製造系れている。
壕ず、餓１図（ａ）に示す如くサファイア基板ｌ上にシ
リコン膜２をエピタキシャル成長させた後、該シリコン
膜２上に５ｉＣｈ膜、Ｓｔ、、Ｎ、膜を順次堆稼し、こ
れらをバターニングしてＳ　ｉ　３　Ｎ４パターン３及
びＳｉＯ□バクーン４を形成スる。つづいて、Ｓ　ｉ　
ｓ　Ｎ’！パターン３をマスクとしてシリコン膜４をＦ
Ｌ　ＯＨ系のエッチャントで所望深さ異方性エツナング
する　（第１図（ｂ）図示）。ひ外つづき、Ｓｉ３Ｎ、
パターン３を耐酸化性マスクとして高温、酸素雰囲気中
で熱処理・してフィールド酸化膜５を選択的に形成する
と共に、フィールド酸化膜５て分離された島状シリコン
膜６を形成する（　ｍ　１　［’Ｘｌ　（ｃ）図示）。
次いで、Ｓｉ、Ｎ、パターン３及び５ｉＯｚパターン４
を除去し、島状シリコン膜６のチャンネル形成予定部に
ｐ型不純物、例えけホロンをイオン注入した後、熱酸化
処昭を施し７て島状シリコン膜６表面にゲート酸化ｔｉ
ｉ％　７を成長させる。
つづいて、全面に例えばリン下−ブ多結晶シリコン膜を
堆積し、これをパターニングしてケート電惨８を形成し
た後、ゲート電極８及びフィールド酸化１ｊ鶴５をマス
クとし７てｎ型不純物、例えは砒素をイオン注入し、活
性化してｎ　型のソース、ドレイン領域９．ｌＯを形成
する　（紀］図（ｄ）図示）。ひきつづき、全面にＣＶ
　’Ｉ）　−８ｉＯ，ｐ１ノ、ポロンリン硅化カラスＩ
摸（ｂ　ＰＳｋｉ体）１２を順次堆積し、Ｂ　Ｉ）　Ｓ
　Ｇｌ！纜’１２を溶融し１表面を平坦化した後、ＢＰ
ＳＧ膜１２、ＣＶＤ−８ｉＣｈｌ！偽１１及びゲート酸
化ｊ葆７を選択的に除去してコンタクトホール する。その後全面にＡｌ膜を真空蒸着し，、こノ１。
をパクーニングしてソース、ドレイン領域９。
１０とコンタクＩ・ホールｌｓ，ｘｓ４介して夫々ゼｆ
続するＡｅ自己線１４，１５を形成し、更に全面にリン
什化ガラス膜（ＰＳＧ＃）７６を稚仔；し７てｎヂャン
ネルＭＯＳ／ＳＯＳを製造する（第１図（ｅ）図示）。
しかしながら、」二り己方法にあってはサファイア基板
ｌとシリコン膜２　（島状シリコン膜６）の界面領域で
の結晶構造の不完全４′１：のために、島状シリコン膜
６の界面領域．が反転し、ここを通してソース、ドレイ
ン領域９，１０間に電流が流れる、いわゆるハックチャ
ンネル電流が起こり、しかも移ｌｒｈ度の低下を招く欠
点があった。
かかる結晶構造の不完全性が生じるのは次のような４つ
の大ぺな原因によるものと考えられるＯα）　ミスマツ
チ サファイア基板１の（１　１　０　２）而にシリコン膜
２の（１．００）面が成長するので、これらの結晶構造
の違いにより、約１２５％の結晶構造のミスマツチが生
じる。
■　サファイア基板の影響 サファイア基板１土へのシリコン膜２のエピタキシャル
成長はシランカス（ＳｉＨ．）によって行なわｆ］．る
ので、下記に示すいくつかの副生成反応が生じる。
２　Ｓｉ　＋　ＡＩ，　０３→Ａ１２　０　＋　２Ｓｉ
０２　Ｈ，　＋　Ａｌ，　０，　−＋Ａ．Ｉｌ！，　０
　＋　２Ｈ２０こうした副生成反応によって主反応が阻
害これる。
■　スト１．ミス サファイア基板ｌの熱膨張係数（ｒｊシリコン膜２のそ
れより約２倍大きいので、ＳＯＳウェハを高温から急冷
した場合、−１Ｊ−ファイア基板１がシリコン膜２を圧
縮してストレスを発ＩＦシ、これに伴なってシリコン膜
２に欠陥が生じる。
■　ｈｌのオートドーピング サファイア基板ｌ上にシリコン膜２をエピタキシャル成
長させる際、−リーファイア（Ａ１２０３）中のＡ７が
シリコン膜２に１０２１〜１０”ａｔｏ朋儲程度オート
ドーピングする（文献；　Ｔｒｉｌｈｅ　、Ｊ．ｅｔ　
ａｌ，４ｔｈ　ＩｎＬＣｏｎｆ。ＶａｐｏｒＧｒｏｗｔ
ｈ　＆　Ｅｐｉｔａｘ３’　、　ＮＡＧＯＹＡ，　ＰＰ
６５　〜６６。
１９７７に記載）。
このようなことから、最近、第２図に示す如くサフつ′
イア基板１上に単結晶シリコン膜をエピタキシャル成長
させ、該基板ｌと企するシリコン膜の界面付近に酸素を
例えば加速電圧１５０に．　ｅ　Ｖ　、ドーズ元１．　
２　ｘ　１　０”７ｃボの条件でイオン注入し、１１５
０’Ｏで２時間熱処理して界面に酸化膜１７を形成して
ＳＯＳウェハを作り、以下、前述と同様な工程によりｎ
チャンネルＭＯＳ／ＳＯＳ　を製造する方法が知られて
いる。こうしたフコ法によれば、トＬ／イン・リーク電
流をある程度低減できるものの、前記Ｑ）の副生成反応
により生じたＡ１２０等を効果的に除去できない〇壕だ
、別の方法として文献（ゝゝ電子材料７１９８１年１月
、Ｐ　１　１　５）に記載されているように、シリコン
をエピタキシャル成長させる前に、ザファイア基＆表面
に低エネルギーのＳｉ＋及びＯ＋を１×１０１３／（−
ｎｙ〜５×１０′３Ａの条件でイオン注入した後、ブラ
スマＣＶＤ法により８００°０の低温エピタキシャル成
長を行なう方法が知られている。この方法によればＳＯ
Ｓウェハ中のシリコン膜中に存在するＡｌ濃度はＳｔ　
　及びＯ　のイオン注入によって夫々１５％、０．２％
まで低下すると同時に、電子のホール移動度もバルク値
の６５％及び７５％まで回復する。しかしながら、この
方法にあってはＡｅ濃度は減少するものの、イオン注入
によって表面の結晶が乱されたサファイア基板上にシリ
コン膜をエピタキシャル成長させるので、μ記ののミス
マツチ、■のストレスの増加を招き、リーク電流が増え
るという不都合さを生じる０ 士た、別の方法として、ボロンを島状シリコン膜にイオ
ン注入してしきい値制御を行なうと共に、ポロンをサフ
ァイア基板と島状シリコン膜の界面にピークをもつよ・
うにイオン注入してその界面付近での反転を防止するこ
とが行なわれている。しかしながら、シリコン膜は素子
の微細化にともなって増々薄膜化する傾向にあるため、
そのシリコン膜ン面近傍とサファイア基板界面との不純
物プロファイルを夫々制御することは困Ｈ，’？：’あ
る。
〔発明の目的〕
本発明はドレインリーク電流の減少化、移動度の向上化
を達成したＭＯＳ／Ｓ　ＯＳ等の半導体装置の製造方法
を提供しようとするものである。
〔発明の概要〕
本発明は絶縁基板上に宇導体膜を成長させ、該基板と接
する半導体膜の界面付近にシリコンと酸素をイオン注入
した後、熱処理を施して前記半導体膜の界面付近を絶縁
物とすることによって、ドレイン−リーク電流の増加及
び移動度の低下原因となる絶縁基板と半導体膜の界面付
近の不安定状態を改善することを骨子とするものである
。
〔発明の実施例〕
次に、本発明をｎチャンネルＭＯ８／ＳＯ８の製造に適
用した例について第３図（ａ）〜（ｅ）を参照して説明
する。
（１）ｔず、（１１０２）面の結晶方位をもつ厚さ６２
５μｍのサファイア基板（α−Ａｌ、０．）２ノ上にシ
ラン　（Ｓ　ｉ　ＨＡ　）の熱分解によって（１００面
）の結晶方位をもつシリコン膜２２をエピタキシャル成
長させた後、厚さ６００　Ａｏに’）　Ｓ　ｉ０２膜２
３、厚ｇ　４５００　ＡｏノＳｉ、Ｎ４形１２４を順次
形成した。つづいて、シリコンをサファイア基板２１界
面付近のシリ・フン膜２２の濃度が１０１７／ｃｔｄ　
　となるように加速エネルギー、及びドーズ九をＮｍし
てＳ　ｉ、　Ｎ、　、ｐ侍２４及ヒＳ　ｉＯｚ　Ｐ２３
　＠通しテシリゴンＱ　２２にイオン注入し、更１／Ｃ
酸素をシリコンと同様な加速エネルギー、ドーズ索でイ
オン注入した（第、３図（ａ）図示）。
（１１）　　次いで、Ｓ　ｉ３　Ｎ４　Ｂ刈２４、Ｓ　
ｉ０２　）ｌ”Ａ　２３　全順次フォトエツチング技術
によりパターニングしてＳｉ３Ｎ、パフ−７２５、Ｓｉ
Ｏ，パターン２６を形成した後、該ＳｉＯ２パターン２
６をマスクとしてＫ（１））１　系のエッチャントを用
いてシリコン膜２２を０．３μｍ程度異方性エツチング
した（第３図（ｂ）図示）。
（ｉｉＤ　　次いで、Ｓｉ、Ｎ、パターン２５を耐酸化
性マス列として９００　’（！で１０時間熱酸化処理ヲ
施シてシリコン膜２２のエツチング部に７　０イールド
酸化膜２７を形成した。つづいて、Ｓ　ｉ　３　Ｎ４パ
ターン２５及びＳｉｇｈパターン２７を順次除去し、再
度９５０°Ｃで１時間熱酸化処理を施してフィールド酸
化膜２７によって分離きれた島状シリコン膜２８上にｊ
セ、さ５００　ＡＯのゲート酸化膜２９を形成した。こ
のようなフィールド酸化とゲート酸化の２回の熱処理に
より、先にイオン注入したシリコンと酸素がシリコン及
びサファイア基板２１からのＡｌ、酸素と反応して絶縁
層３０が形成された（第３図（ｃ）図示）。つまり、１
０００℃付近では酸化シリコン　（Ｓｉｆｔ）　と酸化
アルミニウム（Ａ１２０ｓ　）の系が５ｔＯ２２ＡＡ！
２０、．５ｉＣｈ　−ＡＡ、　０．などの電比化合物や
５ｉｘＡＡｙＯｚ　（ｘｖ　Ｖ　ｔ　ｚは正′＃Ｓ、）
の不定比化合物を生成し、これらがシリコン及び酸素の
イオン注入によりアモルファス化したシリコン膜領域に
入り込み絶縁物層３０となると考えられる。
／）＆いで、島状シリコン膜２８のチャンネル領域形成
予定部にｐ型不純物、例えばボロン４ヶ−１・酸化１１
９２９４通して１べ数的にイオン注入Ｌ　、４！を性化
した後、全ｍ］に例えばリンドープ多糸ｊｉ　（＋山う
リコン、膜をｇｉ漬１−１、こ）′ｊをバターニングＩ
−７てゲート電極３１を形成した。ひへつつへ、ゲート
電１？”ｔｉ、　３１及びフィールド酸化膜２７をマス
クと１７てｎ八”；不純物、例え（ｒ、、ｆ砒素を／７
”　　Ｈ酸化１ＩＱ２９を仙し２て島状シリコン膜２８
にイｄ’　７　（）Ｅ人し、活１イ１化してｎ＋１（り
のソース、ト１／イン領域、？　２．３　、？を、Ｉト
成した（〜？、３１東１（ｄ）〆１示フ。
（Ｖ）　　次いＣ１全［ｍにＣＶＤ−８ｊＯ２１ｉｃＬ
ｑ４、Ｅ　Ｐ　Ｓ　Ｇ　）ｉ’ｉｌ　３ｓを順次堆積し
、ｋ　Ｂ　Ｐ　Ｓ　Ｇ　１％；？　５　ｉ溶融しテ：′
Ｉノ旬化しまた後、ＢＰＳＧＩｆＭ３５、ＣＶ　Ｄ−８
ｉ　Ｏ，Ｉ摸３４及びケー・１・酸化膜２９を５．＋ｔ
：択的に除法し７てコンタクトポール３６・・・を開仕
した○っついて、全面にＡｌＩＩ像ヲ７！４″′必イｌ
’　シ、　、こ力、をバターニンクシテコンタクトホー
ル、９６　、３６を介し、てソース、ドレイン飴域３２
　、、？　３と夫々接続するＡｌ配ｚ’ａ３ｙ　、　３
ｓを形ｒａ　Ｌ　ｙ、：後、全ＴＹ［Ｋ　Ｐ　Ｓ　Ｇ膜
３９を堆積してｎチャンネル長ＯＳ／Ｓ　ＯＳを製ユー
リした（第３図（ｅ）図承）。
１〜かして、本発明によＣ７、Ｕ°→ノーファイア基板
２ノと接するシリコン膜２２の界面付近にシリコンと酸
素をイオン注入した後、熱処理を施してシリコン膜２２
の界面伺近に絶縁物層３０をプレ族することによって、
サファイア基板２１とシリコン膜２２　（島状シリコン
膜２８）の界ｍ１刊近の不安定状態を改善でへるため、
ドレイン・）ノ〜り電流を著しく低減できる。」へ得ら
　　　　几たｎチャンネルＭＯ８／５Ｏ８（チャンネル
長２／ｌｒｎ、チャンネル幅１００μｍ−）の１−レイ
ン領域３３に＋５■の電圧を印加し、′Ｔ“−ト電極３
１への電圧（Ｖ　　　）を変化埒せてｌ’　ｌ／インＳ 電６ｉｔを調べた。その結果、第４は１の特性図に示ず
如く、本発明のＭＯ８／５Ｏ８（図中の曲線Ａ）はサフ
ァイア基板と島状シリコン膜の界面に（ｔｉＪんら絶縁
物層を形成しないｎチャンネルＭＯ８／ＳＯ３（図中の
曲線Ｂ）に比べてドし・イン電流（Ｉ　　　）が約２桁
低下し、ドレイン・リークＳ 筆蒲を名しく低減できるこ、Ｊ：がイ酢昭ざえ１．た。
ｎた、゛リーフアイつ′基板２ノと７３．状シリコン膜
２８の界面に絶縁物層３０’５形成づ−るＶＪ＋　％　
”ｊて７アイア基板２ノからオートドービンダされたＡ
Ｉはｉ咳絶縁物層３ｏにどり込１バ、島状シリ：ｌン膜
Ｚ８への拡散を＋；＋、１止できるｆＸめ、ギートリア
＃動度が敗亡された高述動作が可能なＡ’ｆ　ＯＳ　７
′ＳＯＳをｆ尋ることができる。
な、１′？、シリニＩン及び酸素＋７）　４オン７′Ｔ
人逢ｆ／１（仕上記寅施世Ｉ　Ｋ限定さえＬず、シリコ
ンのイオン注入条件についてはその界面’ｈ」：ｉ！’
ｍてζ７月／：８１隻が１０”〜１０２２／ｃｍとｉ　
ル力＋１’１Ｍ　：ｒ−才、ルキー及ヒトース−）ｔｊ
を選べ（パゴよい。創始１４．ｊ温ｉについてｉｒｉ　
１４００“Ｃ以下゛Ｃ１絶物物を）１ａ成しうる約９０
０　’Ｃ以上にす１ｌ−７ｒ：ｊ’よい。
−５ノ’、：、　、不発［！Ｊ］　ｕ　ｎナヤンネルＭ
Ｏ８／ＳＯ８の製ｊν、のみならず、■）チャンネルＭ
Ｏ８／ＳＯ８ＣＭＯ８／ＳＯ８等の製造にも同様に適７
１１できる。
〔発明の効果〕
以−１ニ詳〕ボした如く、本発明によればトレイン・リ
ーク電流の減少化、移動度の同士化をｊ搾成しｆ：商性
能、高佃雅ＩＶト及び高速性のＭＵ　Ｓ／ＳＯ８等の、
￥格２体装齢′を般ｉ↑（、シ得る方法を提有（て−へ
る。
４　図１１０１　の　ｉＤ　　単　Ｚ計　Ｗ２　明第１
ｉＸｌ（ａ）〜（ｅ）は従来方法によるｎ−１ヤンネル
ＭＯ８／ＳＯ８のガワ、ｌへ一丁札１をｉ１＼すＩｆｊ
（偵ｊ　ｈ′１％　ｉ’＋　２図は従来の改良さｈた方
法により製造σ）ｌ、たｌ〕チャンネルＭＯＳ／Ｓ　Ｏ
Ｓ　のｆｊ＞Ｅ面図、Ｚ　３　〆ｌ　（ａ）　〜（ｅ）
は本発明の実施例におけるＴ１ヂＹ′〕／ネルＭＯ８／
ＳＯＳの堰竜王・作を示すｆｉＪ’ｒ面図、’、’；’
、　４１．”１□は本発明方法及び従来方法により得ら
′ｉｉ、　フこ１１千〜・ンネルＭ　ＯＳ、　／　Ｓ　
ＯＳ　　におけ乙■　　−１の関係り　Ｓ　　　　　　
　１１　８ を示ず特性図である。

Claims (2)

    【特許請求の範囲】
  1. （１）絶縁基板上に半導体膜を形成し、該基板と接する
    半導体膜の界面付近にシリコンと酸素をイオン注入した
    後、熱処理を施して前記半導体膜の界面付近の結晶性を
    改善することを特徴とする半導体装置の設造方法。
  2. （２）熱処理の温度が９００〜１４００°Ｃであること
    を特徴とする特許暦杓求の範囲第（１）項記載の半導体
    装置の製造方法。
JP58034174A 1983-03-02 1983-03-02 半導体装置の製造方法 Granted JPS59159563A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP58034174A JPS59159563A (ja) 1983-03-02 1983-03-02 半導体装置の製造方法
US06/583,833 US4523963A (en) 1983-03-02 1984-02-27 Method of fabricating MOS device on a SOS wafer by stabilizing interface region with silicon and oxygen implant

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58034174A JPS59159563A (ja) 1983-03-02 1983-03-02 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPS59159563A true JPS59159563A (ja) 1984-09-10
JPH0454993B2 JPH0454993B2 (ja) 1992-09-01

Family

ID=12406837

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58034174A Granted JPS59159563A (ja) 1983-03-02 1983-03-02 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US4523963A (ja)
JP (1) JPS59159563A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62293637A (ja) * 1986-06-12 1987-12-21 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4659392A (en) * 1985-03-21 1987-04-21 Hughes Aircraft Company Selective area double epitaxial process for fabricating silicon-on-insulator structures for use with MOS devices and integrated circuits
EP0199497B1 (en) * 1985-04-10 1992-01-02 Fujitsu Limited Process for fabricating a self-aligned bipolar transistor
US4751554A (en) * 1985-09-27 1988-06-14 Rca Corporation Silicon-on-sapphire integrated circuit and method of making the same
US4758529A (en) * 1985-10-31 1988-07-19 Rca Corporation Method of forming an improved gate dielectric for a MOSFET on an insulating substrate
US4870475A (en) * 1985-11-01 1989-09-26 Nec Corporation Semiconductor device and method of manufacturing the same
US4735917A (en) * 1986-04-28 1988-04-05 General Electric Company Silicon-on-sapphire integrated circuits
US4722912A (en) * 1986-04-28 1988-02-02 Rca Corporation Method of forming a semiconductor structure
US4755481A (en) * 1986-05-15 1988-07-05 General Electric Company Method of making a silicon-on-insulator transistor
US4903094A (en) * 1986-08-26 1990-02-20 General Electric Company Memory cell structure having radiation hardness
US4989061A (en) * 1986-09-05 1991-01-29 General Electric Company Radiation hard memory cell structure with drain shielding
US4766482A (en) * 1986-12-09 1988-08-23 General Electric Company Semiconductor device and method of making the same
US4753895A (en) * 1987-02-24 1988-06-28 Hughes Aircraft Company Method of forming low leakage CMOS device on insulating substrate
JPH0637317A (ja) * 1990-04-11 1994-02-10 General Motors Corp <Gm> 薄膜トランジスタおよびその製造方法
KR920010963A (ko) * 1990-11-23 1992-06-27 오가 노리오 Soi형 종채널 fet 및 그 제조방법
US5145802A (en) * 1991-11-12 1992-09-08 United Technologies Corporation Method of making SOI circuit with buried connectors
US5323047A (en) * 1992-01-31 1994-06-21 Sgs-Thomson Microelectronics, Inc. Structure formed by a method of patterning a submicron semiconductor layer
KR0171625B1 (ko) * 1992-02-20 1999-02-01 단죠 카즈마 고체촬상장치의 제조방법
EP0566838A3 (en) * 1992-02-21 1996-07-31 Matsushita Electric Ind Co Ltd Manufacturing method of thin film transistor
US5973382A (en) * 1993-07-12 1999-10-26 Peregrine Semiconductor Corporation Capacitor on ultrathin semiconductor on insulator
US5416043A (en) * 1993-07-12 1995-05-16 Peregrine Semiconductor Corporation Minimum charge FET fabricated on an ultrathin silicon on sapphire wafer
US5973363A (en) * 1993-07-12 1999-10-26 Peregrine Semiconductor Corp. CMOS circuitry with shortened P-channel length on ultrathin silicon on insulator
US5572040A (en) * 1993-07-12 1996-11-05 Peregrine Semiconductor Corporation High-frequency wireless communication system on a single ultrathin silicon on sapphire chip
US5863823A (en) * 1993-07-12 1999-01-26 Peregrine Semiconductor Corporation Self-aligned edge control in silicon on insulator
US5930638A (en) * 1993-07-12 1999-07-27 Peregrine Semiconductor Corp. Method of making a low parasitic resistor on ultrathin silicon on insulator
US5864162A (en) * 1993-07-12 1999-01-26 Peregrine Seimconductor Corporation Apparatus and method of making a self-aligned integrated resistor load on ultrathin silicon on sapphire
JPH0766424A (ja) * 1993-08-20 1995-03-10 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TW264575B (ja) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JP3497627B2 (ja) * 1994-12-08 2004-02-16 株式会社東芝 半導体装置およびその製造方法
US6746905B1 (en) * 1996-06-20 2004-06-08 Kabushiki Kaisha Toshiba Thin film transistor and manufacturing process therefor
US5930642A (en) * 1997-06-09 1999-07-27 Advanced Micro Devices, Inc. Transistor with buried insulative layer beneath the channel region
US6022793A (en) * 1997-10-21 2000-02-08 Seh America, Inc. Silicon and oxygen ion co-implantation for metallic gettering in epitaxial wafers
US6100172A (en) * 1998-10-29 2000-08-08 International Business Machines Corporation Method for forming a horizontal surface spacer and devices formed thereby
US6211095B1 (en) * 1998-12-23 2001-04-03 Agilent Technologies, Inc. Method for relieving lattice mismatch stress in semiconductor devices
JP2004152962A (ja) * 2002-10-30 2004-05-27 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2005203685A (ja) * 2004-01-19 2005-07-28 Oki Electric Ind Co Ltd 半導体装置，及び半導体装置の製造方法
US10103021B2 (en) * 2012-01-12 2018-10-16 Shin-Etsu Chemical Co., Ltd. Thermally oxidized heterogeneous composite substrate and method for manufacturing same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2344320C2 (de) * 1973-09-03 1975-06-26 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Kompensation von Grenzflächenladungen bei epitaktisch auf ein Substrat aufgewachsenen Siliziumdünnschichten
US4177084A (en) * 1978-06-09 1979-12-04 Hewlett-Packard Company Method for producing a low defect layer of silicon-on-sapphire wafer
US4178191A (en) * 1978-08-10 1979-12-11 Rca Corp. Process of making a planar MOS silicon-on-insulating substrate device
US4385937A (en) * 1980-05-20 1983-05-31 Tokyo Shibaura Denki Kabushiki Kaisha Regrowing selectively formed ion amorphosized regions by thermal gradient
JPS57126131A (en) * 1981-01-28 1982-08-05 Toshiba Corp Manufacture of semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62293637A (ja) * 1986-06-12 1987-12-21 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
JPH0454993B2 (ja) 1992-09-01
US4523963A (en) 1985-06-18

Similar Documents

Publication Publication Date Title
JPS59159563A (ja) 半導体装置の製造方法
JP2615390B2 (ja) 炭化シリコン電界効果トランジスタの製造方法
CN101233606B (zh) 用于制造受应力的mos器件的方法
JPS5856409A (ja) 半導体装置の製造方法
JPH0945906A (ja) 半導体装置およびその製造方法
JPS62570B2 (ja)
US4494996A (en) Implanting yttrium and oxygen ions at semiconductor/insulator interface
JP2560376B2 (ja) Ｍｏｓトランジスタの製造方法
JPS58178565A (ja) 半導体装置およびその製造方法
CN100477151C (zh) 沟渠隔离工艺及方法
JPS6119118A (ja) 半導体基板の製造方法
JPS5878457A (ja) 半導体装置の製造方法
JPS63192223A (ja) 半導体装置の製造方法
JP2503626B2 (ja) Ｍｏｓ型電界効果トランジスタの製造方法
JP2981777B2 (ja) 半導体基板の製造方法
JPS63117420A (ja) シリサイド層の形成方法
JP2565192B2 (ja) 半導体装置の製造方法
JPH0529621A (ja) 炭化珪素薄膜回路素子とその製造方法
JPH04286335A (ja) 薄膜半導体装置の製造方法
JPH0945916A (ja) 半導体装置及び半導体装置の製造方法
JPS60752A (ja) 半導体装置の製造方法
JPH01110772A (ja) 半導体装置の製造方法
JPH0982957A (ja) 半導体装置の製造方法
JPH0370126A (ja) 多結晶シリコン電極およびその製造方法
JPH077793B2 (ja) 半導体装置の製造方法