JPS58178565A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS58178565A JPS58178565A JP6147082A JP6147082A JPS58178565A JP S58178565 A JPS58178565 A JP S58178565A JP 6147082 A JP6147082 A JP 6147082A JP 6147082 A JP6147082 A JP 6147082A JP S58178565 A JPS58178565 A JP S58178565A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置およびその製造方法に関し、絶縁膜
−ヒに特性のすぐれた、ｑｍ（相〃、コングクタンス）
の大きな電界効果トランジスタ等の素子を形成す（ｓｉ
ｌｉｃｏｎ ｏｎ ５ａｐｈａｉａ ）構造では
寄生容献の低減によって、素子スピードの商運化を実現
することかり能である。しかし、Ｓ ＯＳは、−一１曲
な、サファイアを用いることや、サファイアの主要原子
であるＡｅのオートドーピング等の点から素子形成−ヒ
問題がある。一方、エネルギービームの照射によって非
晶質のｅ縁膜の−Ｌに、特性の良い多結晶Ｓｔ（シリコ
ン）を形成する方法を用いると、５Ｏ８Ｋ変わる基板さ
らにはガラス土に素子を形成する構造を実現する可能性
をあわせもっている。
−ヒに特性のすぐれた、ｑｍ（相〃、コングクタンス）
の大きな電界効果トランジスタ等の素子を形成す（ｓｉ
ｌｉｃｏｎ ｏｎ ５ａｐｈａｉａ ）構造では
寄生容献の低減によって、素子スピードの商運化を実現
することかり能である。しかし、Ｓ ＯＳは、−一１曲
な、サファイアを用いることや、サファイアの主要原子
であるＡｅのオートドーピング等の点から素子形成−ヒ
問題がある。一方、エネルギービームの照射によって非
晶質のｅ縁膜の−Ｌに、特性の良い多結晶Ｓｔ（シリコ
ン）を形成する方法を用いると、５Ｏ８Ｋ変わる基板さ
らにはガラス土に素子を形成する構造を実現する可能性
をあわせもっている。
しかし、レーザや電子ビームを酸化膜上全面に形成した
Ｓｔに照射した場合には、微結晶からの結晶成長が発生
するため、全面を均一な巨大グレインの膜にしてしまう
ことは困難である。一方、島状に形成したＳｉ島へこれ
らエネルギービームを照射したとき、Ｓｉ島の照射部が
エネルギービーム径に比べ十分小さければ完全な単結晶
になることが、Ａｐｐｌ Ｐｈｙｓ 、Ｌｅｔ ｔ
、３４（１２） ８３１（１９７９）でＪ 、Ｆ、Ｇ
ｉｂｂｏｎｓ 等によって報告され、一般的に良く知ら
れている。したがって、エネルギービーム径は通常約１
０μｍ〜約７０μｍの為、Ｓｉ島の幅は１０μｍ程度以
下とすることが好ましい。
Ｓｔに照射した場合には、微結晶からの結晶成長が発生
するため、全面を均一な巨大グレインの膜にしてしまう
ことは困難である。一方、島状に形成したＳｉ島へこれ
らエネルギービームを照射したとき、Ｓｉ島の照射部が
エネルギービーム径に比べ十分小さければ完全な単結晶
になることが、Ａｐｐｌ Ｐｈｙｓ 、Ｌｅｔ ｔ
、３４（１２） ８３１（１９７９）でＪ 、Ｆ、Ｇ
ｉｂｂｏｎｓ 等によって報告され、一般的に良く知ら
れている。したがって、エネルギービーム径は通常約１
０μｍ〜約７０μｍの為、Ｓｉ島の幅は１０μｍ程度以
下とすることが好ましい。
しかしながら、このように１０μｍ以−Ｆという幅の狭
いＳｉ島をたとえ、ば電界効果トランジスタのチャンネ
ルとすると、ｑｍが小さい素子しか得ることができない
。
いＳｉ島をたとえ、ば電界効果トランジスタのチャンネ
ルとすると、ｑｍが小さい素子しか得ることができない
。
本発明は、この点に鑑みなされたもので、絶縁゛膜上に
ｑｍの高い特性の良い素子を形成できる構造ならびにそ
の製造方法を提供するものである。
ｑｍの高い特性の良い素子を形成できる構造ならびにそ
の製造方法を提供するものである。
下
以ホ、実施レリについて、第１図、第２図の工程図に従
って説明を行なう。第１図は、本発明の一実施例のＭＯ
Ｓ型電界効果トランジスタの製造工程を示すものである
。基板１上に１μｍの酸化膜２を形成し、減圧ＣＶＤ（
ｃｈｅｍｉｃａｌ □ｖａｐｏｕｒｄｅｐｏｓｉｔｉｏ
ｎ） 法で多結晶Ｓ１を堆積後、この一部を選択酸化
法で選択酸化して酸化膜３を形成して多結晶Ｓｉ島・領
域４を形成する体）。第１図（ａ）は第２図のＡ−Ａ／
純の断面を示し、島領域４は第２図（−）のように複数
個形成する。そして選択酸化に際して酸化膜３の表面は
島領域４の表面と平坦になるようにする。次に、基板全
体を３５０℃に予備加熱した状態で連続発撮Ｎレーザを
レーザビーム５を第２図（−）の矢印６の方向に次の条
件で島領域４に照射した。ビーム径は島領域４の幅より
も大きくたとえば約６０μｍで走査スピード１００ＭＬ
／Ｂ ＠ ｃ 、ステップ１０μｍで全面走査を行な
って領域４を溶融した。この結果多結晶Ｓｔ島碩域４の
結晶粒径を拡大し膜質の数倍を行い望ましくは単結晶化
きれたｐ型Ｓｉ島領域４１を形成した。
って説明を行なう。第１図は、本発明の一実施例のＭＯ
Ｓ型電界効果トランジスタの製造工程を示すものである
。基板１上に１μｍの酸化膜２を形成し、減圧ＣＶＤ（
ｃｈｅｍｉｃａｌ □ｖａｐｏｕｒｄｅｐｏｓｉｔｉｏ
ｎ） 法で多結晶Ｓ１を堆積後、この一部を選択酸化
法で選択酸化して酸化膜３を形成して多結晶Ｓｉ島・領
域４を形成する体）。第１図（ａ）は第２図のＡ−Ａ／
純の断面を示し、島領域４は第２図（−）のように複数
個形成する。そして選択酸化に際して酸化膜３の表面は
島領域４の表面と平坦になるようにする。次に、基板全
体を３５０℃に予備加熱した状態で連続発撮Ｎレーザを
レーザビーム５を第２図（−）の矢印６の方向に次の条
件で島領域４に照射した。ビーム径は島領域４の幅より
も大きくたとえば約６０μｍで走査スピード１００ＭＬ
／Ｂ ＠ ｃ 、ステップ１０μｍで全面走査を行な
って領域４を溶融した。この結果多結晶Ｓｔ島碩域４の
結晶粒径を拡大し膜質の数倍を行い望ましくは単結晶化
きれたｐ型Ｓｉ島領域４１を形成した。
しかるのち、チャンネルとなる島領域４′−Ｆにゲート
酸化膜７をｄｒｙ酸化法で形成しくｂ）、そのににゲー
ト電極となる多結晶Ｓｉ膜８を選択的に形成した。さら
に、通常のセリフアライン法すなわち燐イオンを１２０
ＫｅＶ、４ｘ１０ イオノ注入し、ｎ型ソース、ドレ
イン領域９．１０を形成する（Ｃ）０しかルノち、ＣＶ
Ｄ Ｓ １０２膜１１を４０００Ａ程度形成し、１ｏ
ｏＯ°Ｃで：ａ □ ｍ ｉ ｎの熱処理を加えた後、
Ａｅよりなるソース、ドレイン電極１２．１３を形成し
て第１図（ｄ）に示すＭＯＳトランジスタを形成する。
酸化膜７をｄｒｙ酸化法で形成しくｂ）、そのににゲー
ト電極となる多結晶Ｓｉ膜８を選択的に形成した。さら
に、通常のセリフアライン法すなわち燐イオンを１２０
ＫｅＶ、４ｘ１０ イオノ注入し、ｎ型ソース、ドレ
イン領域９．１０を形成する（Ｃ）０しかルノち、ＣＶ
Ｄ Ｓ １０２膜１１を４０００Ａ程度形成し、１ｏ
ｏＯ°Ｃで：ａ □ ｍ ｉ ｎの熱処理を加えた後、
Ａｅよりなるソース、ドレイン電極１２．１３を形成し
て第１図（ｄ）に示すＭＯＳトランジスタを形成する。
第１図（ｄ）の平面状態を第２図（１））に示す。なお
、第２図（ｂ）はＭＯＳトランジスタの要部を小してい
る。このトランジスタは第２図から明らかなように、チ
ャンネルとなる島領域４′は複数１固たとえば４個形成
されており、それぞれの島領域４′端のノース、ドレイ
ン領域９，１０は電極１２ 、１３で接続されており、
ゲート電極８も４個の島領域４１−トにまたがって形成
されている。
、第２図（ｂ）はＭＯＳトランジスタの要部を小してい
る。このトランジスタは第２図から明らかなように、チ
ャンネルとなる島領域４′は複数１固たとえば４個形成
されており、それぞれの島領域４′端のノース、ドレイ
ン領域９，１０は電極１２ 、１３で接続されており、
ゲート電極８も４個の島領域４１−トにまたがって形成
されている。
たとえば、島領域４の大きさを幅４μｍ１長さ２０μｍ
とし島領域４間のスペース寸法は１μｍとし矢印６の方
向にレーザビーム６を走査した。
とし島領域４間のスペース寸法は１μｍとし矢印６の方
向にレーザビーム６を走査した。
以上の方法で形成したＭＯＳトランジスタは通常の単結
晶Ｓｉ基板中に作成した素ｒ−に劣らない素子時性を有
し、通常のＳＯ８構造によるトランジスタ素子よりも易
動度が２０％大きな素子特性ンジスタを作成したが、島
領域が大きいためにその結晶粒界が存在し、リーク′屯
流が極めて犬きく、パラツ千も大きがった。また、第１
．２図で示したＮ１０Ｓトランジスタは、１つの島に作
成した幅４ ／／ ｍ ｘ ２０ ｐ ｍのＭ ＯＳ素
子の６倍のｑｍであり、十分大きなｑｍの１ｖｆＯｓト
ランジスタ素子が形成できた。また昶１長い島４の長手
方向でなく短辺方向にレーザビーム、を照射して形成し
た島４′ニ形成したＭＯＳトランジスタはｑｍが低く、
チャンネル に横切る粒界の影響が大きく特性は悪かっ
た。したがって、レーザビームの照射は多結晶Ｓｌ島の
長手方向に行なうことが漬ましく、集積回路においては
、Ｓｌ島の長手方向をそろえた集積回路を設計すること
が望ましい。また、基板としてはたとえば（１００）Ｓ
ｔ基板を用いてもよく、端部４Ａの多結晶シリコンにて
島４を接続したもので、この揚高４′の端部の結晶性が
良好となり、さらに良好なＭＯＳ）ランジスタを形成す
ることができる。
晶Ｓｉ基板中に作成した素ｒ−に劣らない素子時性を有
し、通常のＳＯ８構造によるトランジスタ素子よりも易
動度が２０％大きな素子特性ンジスタを作成したが、島
領域が大きいためにその結晶粒界が存在し、リーク′屯
流が極めて犬きく、パラツ千も大きがった。また、第１
．２図で示したＮ１０Ｓトランジスタは、１つの島に作
成した幅４ ／／ ｍ ｘ ２０ ｐ ｍのＭ ＯＳ素
子の６倍のｑｍであり、十分大きなｑｍの１ｖｆＯｓト
ランジスタ素子が形成できた。また昶１長い島４の長手
方向でなく短辺方向にレーザビーム、を照射して形成し
た島４′ニ形成したＭＯＳトランジスタはｑｍが低く、
チャンネル に横切る粒界の影響が大きく特性は悪かっ
た。したがって、レーザビームの照射は多結晶Ｓｌ島の
長手方向に行なうことが漬ましく、集積回路においては
、Ｓｌ島の長手方向をそろえた集積回路を設計すること
が望ましい。また、基板としてはたとえば（１００）Ｓ
ｔ基板を用いてもよく、端部４Ａの多結晶シリコンにて
島４を接続したもので、この揚高４′の端部の結晶性が
良好となり、さらに良好なＭＯＳ）ランジスタを形成す
ることができる。
以上のように本発明は絶縁膜−Ｌにｇｍの犬さい高性能
な半導体素子の実境に大きく寄りするものである。
な半導体素子の実境に大きく寄りするものである。
第１図（ａ）〜（ｄ）は本発明の一実施Ｉｙ１１にかか
るＭＯＳトランジスタの製造工程断面図、第２図（ａ）
、 （ｂ）、第３図（ａ） Ｓ （ｂ）は本発明にお
ける製造工程途中の要部概略平面図である。 １・・・・・・基板、２，３・・・・・・酸化膜、４・
・・・・多結晶Ｓｉ島領域、４′・・・・・・チャンネ
ルとなる島唄域、８値１図 ゲート電極、９．１０・・・・・ソース、ドレイン領域
。 代理人の氏名 弁理士 中 尾 敏 勇ｔ！７５１１名
第２図
るＭＯＳトランジスタの製造工程断面図、第２図（ａ）
、 （ｂ）、第３図（ａ） Ｓ （ｂ）は本発明にお
ける製造工程途中の要部概略平面図である。 １・・・・・・基板、２，３・・・・・・酸化膜、４・
・・・・多結晶Ｓｉ島領域、４′・・・・・・チャンネ
ルとなる島唄域、８値１図 ゲート電極、９．１０・・・・・ソース、ドレイン領域
。 代理人の氏名 弁理士 中 尾 敏 勇ｔ！７５１１名
第２図
Claims (4)
- （１）絶縁物にて互いに分離された複数１固の半導体島
領域を１つの電界効果トランジスタのチャンネル領域と
することを特徴とする半導体装置。 - （２）複数個の半導体島領域上に絶祿膜を介してゲート
電極が設置され、前記複数１固の島領域の両端部にソー
ス、ドレイン電極が設置されてなることを特徴とする特
許請求の範囲第１項に記載の半導体装置。 - （３） Ｐ３縁膜上に非晶質あるいは多結晶シリコン
よと りなる複数のチャンネル形成部を勺゛する島領域≠選択
的に形成する工程と、エネルギービーム照射により前記
多結晶シリコンを済融させ前６己島娘域を良質化する工
程と、単一の電界＠末形トランジスタの単一のゲート頭
載を二個以上の分離したＡｉＪ記島領域上に形成する工
程とを備えだことを特徴とする半導体装置の製造方法。 - （４）島領域においてチャンネルを形成する部分のパタ
ーン幅ヲエネルギービームの溶融幅より小さい幅とし、
前記島領域の長手方向と平行にエネルギービームを走査
することを特徴とする特許請求の範囲第３項に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6147082A JPS58178565A (ja) | 1982-04-12 | 1982-04-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6147082A JPS58178565A (ja) | 1982-04-12 | 1982-04-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58178565A true JPS58178565A (ja) | 1983-10-19 |
Family
ID=13171966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6147082A Pending JPS58178565A (ja) | 1982-04-12 | 1982-04-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58178565A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0149033A2 (en) * | 1983-12-22 | 1985-07-24 | Texas Instruments Deutschland Gmbh | Field-effect transistor with insulated gate electrode |
| JPS60195976A (ja) * | 1984-03-16 | 1985-10-04 | Nippon Telegr & Teleph Corp <Ntt> | 薄膜電界効果トランジスタ |
| JPS6136972A (ja) * | 1984-07-30 | 1986-02-21 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ |
| JPS61144876A (ja) * | 1984-12-19 | 1986-07-02 | Seiko Epson Corp | 半導体装置 |
| WO1999031719A1 (fr) * | 1997-12-17 | 1999-06-24 | Matsushita Electric Industrial Co., Ltd. | Couche mince de semi-conducteur, son procede et son dispositif de fabrication, composant a semi-conducteur et son procede de fabrication |
| JP2003234478A (ja) * | 2002-02-08 | 2003-08-22 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2003234477A (ja) * | 2002-02-08 | 2003-08-22 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2008511168A (ja) * | 2004-08-24 | 2008-04-10 | フリースケール セミコンダクター インコーポレイテッド | 幅方向に応力修正および容量減少特徴を備えたトランジスタ構造および方法 |
| US20140117803A1 (en) * | 2011-06-16 | 2014-05-01 | Williams Hybrid Power Ltd | Magnetically loaded composite rotors and tapes used in the production thereof |
-
1982
- 1982-04-12 JP JP6147082A patent/JPS58178565A/ja active Pending
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| US6806498B2 (en) | 1997-12-17 | 2004-10-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor thin film, method and apparatus for producing the same, and semiconductor device and method of producing the same |
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