JPH01135014A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01135014A JPH01135014A JP29201787A JP29201787A JPH01135014A JP H01135014 A JPH01135014 A JP H01135014A JP 29201787 A JP29201787 A JP 29201787A JP 29201787 A JP29201787 A JP 29201787A JP H01135014 A JPH01135014 A JP H01135014A
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- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に係り、特にSOI構
造の形成に好適な方法に関する。
造の形成に好適な方法に関する。
近年、LSIの3次元集積化、あるいは、MOSFET
の短チャンネル効果の抑制、α線によるソフトエラーの
防止等を目的としてSOI構造が注目されている。これ
には、絶縁膜上に県結晶Siを形成する技術が必要であ
るが、特に、絶縁膜をSiO2膜のような非晶質膜とす
る場合、非晶質の上にm結晶Siを形成する必要がある
。この要求を満たす種々の方法が提案されている中で、
非晶質Siの横方向固相エピタキシャル成長法(lat
eral 5olid phase [Epitaxy
; L −S P E )は、低温プロセス、かつウェ
ーハ面内均−性などの点で、将来のサブミクロンU L
S Iに最も適合した技術と考えられる。
の短チャンネル効果の抑制、α線によるソフトエラーの
防止等を目的としてSOI構造が注目されている。これ
には、絶縁膜上に県結晶Siを形成する技術が必要であ
るが、特に、絶縁膜をSiO2膜のような非晶質膜とす
る場合、非晶質の上にm結晶Siを形成する必要がある
。この要求を満たす種々の方法が提案されている中で、
非晶質Siの横方向固相エピタキシャル成長法(lat
eral 5olid phase [Epitaxy
; L −S P E )は、低温プロセス、かつウェ
ーハ面内均−性などの点で、将来のサブミクロンU L
S Iに最も適合した技術と考えられる。
第2図は、L−8PE法の原理を示したものである。S
i基板1に、SiO2膜2を形成し、開孔部3を設ける
。続いて、非晶質Si4を全面に堆積し、600℃程度
の熱処理を行うことにより、開花部3をシード(種結晶
)として、非晶質Siを単結晶化し、SOI層5を形成
するのが、L−8PE法である。
i基板1に、SiO2膜2を形成し、開孔部3を設ける
。続いて、非晶質Si4を全面に堆積し、600℃程度
の熱処理を行うことにより、開花部3をシード(種結晶
)として、非晶質Siを単結晶化し、SOI層5を形成
するのが、L−8PE法である。
L−8PEにおいては、得られるSOI層の広さ及び結
晶性は、結晶成長の進行する面(ファセット)に大きく
依存する。すなわち、MO5FET応用に有利な(10
0)Si基板を用いた場合を例にとると、<100>方
向へのL−8PEでは(110)ファセットで結晶成長
が進行し、広くかつ結晶性の良好な5OIfi5が得ら
れるのに対し、<110>方向では(111)ファセッ
トで進行し、狭くかつ結晶性の悪い(微小双晶6を多く
含む)SOI層しか得られないことが知られている。第
3図は、その様子を示す実験結果の平面図である。従っ
て、従来は(100) Si基板を用い<100>方向
へ、L−8PEさせることが最適と考えられている。す
なわち、シード部は、SiO2膜を<100>方向を辺
とするストライプ状に孔あけして作られている。
晶性は、結晶成長の進行する面(ファセット)に大きく
依存する。すなわち、MO5FET応用に有利な(10
0)Si基板を用いた場合を例にとると、<100>方
向へのL−8PEでは(110)ファセットで結晶成長
が進行し、広くかつ結晶性の良好な5OIfi5が得ら
れるのに対し、<110>方向では(111)ファセッ
トで進行し、狭くかつ結晶性の悪い(微小双晶6を多く
含む)SOI層しか得られないことが知られている。第
3図は、その様子を示す実験結果の平面図である。従っ
て、従来は(100) Si基板を用い<100>方向
へ、L−8PEさせることが最適と考えられている。す
なわち、シード部は、SiO2膜を<100>方向を辺
とするストライプ状に孔あけして作られている。
しかるに、現実のLSI素子への応用を考えた場合、微
細化の観点から、シート部の面積はできるだけ小さくす
ることが望ましく、シードの平面形状は、長いストライ
ブ状でなく、境界をもった方形(四角形)となると考え
られる。
細化の観点から、シート部の面積はできるだけ小さくす
ることが望ましく、シードの平面形状は、長いストライ
ブ状でなく、境界をもった方形(四角形)となると考え
られる。
第4図は、方形のシードを用いたり、 −S P Eの
実験結果を示す平面写真の模写図である。(100)S
i基板を用い、<100>方向L−8PEが生ずるよう
に、SiO2膜を<、100>方向を辺とするようにパ
ターニングしであるが、コーナ一部41より<110>
方向L −S P Eが生じ、(111) ファセット
が拡がり、ついには、成長フロン1〜全面が(111)
ファセットになってしまうことがわかる。シード7の開
口面形状が正方形の場合(第4図(a))、SOI層の
多くは(111)ファセットで成長した結晶性の悪い微
小双晶6領域となる。また、長方形の場合(第4図(b
))でも、十分、縦横比を大きくとらないと、結晶性の
良好なSOI層は、狭い三角形の領域42に限定されて
しまう結果となる。
実験結果を示す平面写真の模写図である。(100)S
i基板を用い、<100>方向L−8PEが生ずるよう
に、SiO2膜を<、100>方向を辺とするようにパ
ターニングしであるが、コーナ一部41より<110>
方向L −S P Eが生じ、(111) ファセット
が拡がり、ついには、成長フロン1〜全面が(111)
ファセットになってしまうことがわかる。シード7の開
口面形状が正方形の場合(第4図(a))、SOI層の
多くは(111)ファセットで成長した結晶性の悪い微
小双晶6領域となる。また、長方形の場合(第4図(b
))でも、十分、縦横比を大きくとらないと、結晶性の
良好なSOI層は、狭い三角形の領域42に限定されて
しまう結果となる。
そこで、本発明の目的は、微細化に有利な方形のシード
を用いながらも、十分広く結晶性の良好なSOI層を形
成する方法を提供することにある。
を用いながらも、十分広く結晶性の良好なSOI層を形
成する方法を提供することにある。
上記目的は、Si基板として(100)面に代わって、
(110)面を用いること、及び<110>方向にT、
−S P Eするように、(110>方向を辺として
含む方形にシードを設計しておくことにより達成される
。
(110)面を用いること、及び<110>方向にT、
−S P Eするように、(110>方向を辺として
含む方形にシードを設計しておくことにより達成される
。
(110)基板を用いたL −S P Eにおいては、
<110>方向L −S P Eは(110)ファセッ
トで、<100>あるいは<111>方向り−SPEは
(111)フアゼン1−で進行することが知られている
。[例えば、山本他ジャパニーズジャーナル オブ ア
プライド フイジクス(Japanese Jourr
+O] of Applied physics) 2
5 。
<110>方向L −S P Eは(110)ファセッ
トで、<100>あるいは<111>方向り−SPEは
(111)フアゼン1−で進行することが知られている
。[例えば、山本他ジャパニーズジャーナル オブ ア
プライド フイジクス(Japanese Jourr
+O] of Applied physics) 2
5 。
667、(1986))]
本発明者らは、第1図(a)に示した如く<110>方
向と<100>方向とを辺にもつ方形シードを用いて、
L −S P Eさせたところ、<110>方向に広く
、結晶性の良好なSOI層が得られることを新たに見出
した(第1図(b))。
向と<100>方向とを辺にもつ方形シードを用いて、
L −S P Eさせたところ、<110>方向に広く
、結晶性の良好なSOI層が得られることを新たに見出
した(第1図(b))。
これは、(110)ファセットによる成長を意味してい
る。すなわち本発明の方法によれば(+00)基板で見
られたように(第4図)、(111)フアゼン1−がす
み・やかに成長フロント全11aに拡がるようなことは
起こらない。
る。すなわち本発明の方法によれば(+00)基板で見
られたように(第4図)、(111)フアゼン1−がす
み・やかに成長フロント全11aに拡がるようなことは
起こらない。
〔実施例〕
[実施例1]
まず、SOIMO8+・[i Tを作成した例に一つい
て述へろ。
て述へろ。
第5図(il)、(b)はその断面及び平面構造を示し
たものである。(110)P型S1基板1を1.0CO
3@化してSiO2膜2を形成した後、開孔部3を設け
る。開化部は、第51Th(b)に示したように、<1
10>方向と< 1. OO>方向とを辺とする長方形
(2μmX0.6 μrn)である。超高真空装置内
で開化部を表面クリーニングした後、電子線加熱蒸着に
よって非晶質Siを0.2 μmの厚さ堆債し、緻密化
用の熱処理を行−った後、電気炉で600°C14時間
の熱処理を行い、SOT層5を形成した。続いて、S○
■層全面にBをイオン打込みし、p型とした。
たものである。(110)P型S1基板1を1.0CO
3@化してSiO2膜2を形成した後、開孔部3を設け
る。開化部は、第51Th(b)に示したように、<1
10>方向と< 1. OO>方向とを辺とする長方形
(2μmX0.6 μrn)である。超高真空装置内
で開化部を表面クリーニングした後、電子線加熱蒸着に
よって非晶質Siを0.2 μmの厚さ堆債し、緻密化
用の熱処理を行−った後、電気炉で600°C14時間
の熱処理を行い、SOT層5を形成した。続いて、S○
■層全面にBをイオン打込みし、p型とした。
次に5oIIを島状に加工して素子分離を行った。ただ
し、第5図(b)では、説明のために微小双晶6領域は
加工前のとおりに示した。続いて。
し、第5図(b)では、説明のために微小双晶6領域は
加工前のとおりに示した。続いて。
nチャネルMO3FET作成用プロセスに従い、ゲート
酸化膜54.ゲート電極51.ソース52.ドレイン5
3を形成した。ゲート長は0.6 μm、ゲート幅は
1.6 μmである。
酸化膜54.ゲート電極51.ソース52.ドレイン5
3を形成した。ゲート長は0.6 μm、ゲート幅は
1.6 μmである。
従来、上記と同様のMOSFETを(100)基板を用
いて作成した場合、微小双晶6領域がMOSFETのチ
ャネル部に入らないようにするには、シード用開孔部の
大きさを6μmX0.6 μm程度に大きくしなけれ
ばならなかった。(第5図(c)) しかし、本発明に
よれば、シードの大きさは、2μm X 0 、6
μmと、大幅に縮小、微細化できることがわかった。
いて作成した場合、微小双晶6領域がMOSFETのチ
ャネル部に入らないようにするには、シード用開孔部の
大きさを6μmX0.6 μm程度に大きくしなけれ
ばならなかった。(第5図(c)) しかし、本発明に
よれば、シードの大きさは、2μm X 0 、6
μmと、大幅に縮小、微細化できることがわかった。
[実施例2コ
次に、2層CMO8構造を形成した例について述べる。
第6図はその断面構造を示したものである。N 10)
Si基板1に通常のプロセスに従ってnチャネルMO3
Fr:Tを形成した後1層間絶縁膜(1)67を形成し
た後、シード部68を形成する。
Si基板1に通常のプロセスに従ってnチャネルMO3
Fr:Tを形成した後1層間絶縁膜(1)67を形成し
た後、シード部68を形成する。
シード部の形成方法及びSOIOsO4成プロセスは実
施例1と同様である。その後、SOIOsO4をジオン
打込みし、n型とした後、pチャネルM OS Ii’
IE Tを形成した。
施例1と同様である。その後、SOIOsO4をジオン
打込みし、n型とした後、pチャネルM OS Ii’
IE Tを形成した。
本実施例によれば、シード領域6Bは、下層にあるn
M OSドレイン65の一部に形成されるため、はぼ完
全に、11ヘランジスタ分の面積でCMO3構造を形成
できた。
M OSドレイン65の一部に形成されるため、はぼ完
全に、11ヘランジスタ分の面積でCMO3構造を形成
できた。
本発明によれば、方形の平面形状を有するシードを用い
ながらも、十分広く、結晶性の良好なSOI層を形成で
き、素子の平面的な微細化に効果がある。
ながらも、十分広く、結晶性の良好なSOI層を形成で
き、素子の平面的な微細化に効果がある。
第1図は本発明の原理を示す平面図、第2図は工、−S
1) E法の原理を示す断面図、第3図はL −8P
Eの成長方向依存性を示す平面図、第4図は従来法の問
題点を示す平面図、第5図は本発明の一実施例を示す半
導体装置の断面図、平面図、及び断面図、第6図は本発
明の他の実施例を示す半導体装置の断面図である。 L−(110) S i基板、2・・・Sio2膜、3
−・・開孔部(シード)、4・・・非晶質Si、5・・
・SOIC 菓 1 図 (久) (Jこン ¥、4図 (a、) /L2二計S2Sρ1層 − Ncv> 雫 しつ しつ LO− ミ ト−
1) E法の原理を示す断面図、第3図はL −8P
Eの成長方向依存性を示す平面図、第4図は従来法の問
題点を示す平面図、第5図は本発明の一実施例を示す半
導体装置の断面図、平面図、及び断面図、第6図は本発
明の他の実施例を示す半導体装置の断面図である。 L−(110) S i基板、2・・・Sio2膜、3
−・・開孔部(シード)、4・・・非晶質Si、5・・
・SOIC 菓 1 図 (久) (Jこン ¥、4図 (a、) /L2二計S2Sρ1層 − Ncv> 雫 しつ しつ LO− ミ ト−
Claims (1)
- 【特許請求の範囲】 1、絶縁膜を有するSi基板上に設けた該絶縁膜開孔部
を種結晶として、非晶質Siの固相エピタキシャル成長
によりSOI(シリコンオンインシユレータ:Sili
cononInsulator)層を形成する半導体装
置の製造方法において、Si基板として{110}面、
あるいは、それから±10゜以内に傾けた面を用いるこ
とを特徴とする半導体装置の製造方法。 2、特許請求の範囲第1項記載の半導体装置の方法にお
いて、絶縁膜開孔部の平面形状が<110>方向あるい
は、それから±10゜以内に傾けた方向を辺にもつ四角
形パターンであることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29201787A JPH01135014A (ja) | 1987-11-20 | 1987-11-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29201787A JPH01135014A (ja) | 1987-11-20 | 1987-11-20 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01135014A true JPH01135014A (ja) | 1989-05-26 |
Family
ID=17776448
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29201787A Pending JPH01135014A (ja) | 1987-11-20 | 1987-11-20 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01135014A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6545320B2 (en) | 1998-12-03 | 2003-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and semiconductor device |
US6998639B2 (en) | 1993-10-29 | 2006-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
-
1987
- 1987-11-20 JP JP29201787A patent/JPH01135014A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6998639B2 (en) | 1993-10-29 | 2006-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
US7998844B2 (en) | 1993-10-29 | 2011-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
US6545320B2 (en) | 1998-12-03 | 2003-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and semiconductor device |
US7011995B2 (en) | 1998-12-03 | 2006-03-14 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and semiconductor circuit |
US7462517B2 (en) | 1998-12-03 | 2008-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and semiconductor circuit |
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