JPS62272571A - 半導体装置 - Google Patents
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- JPS62272571A JPS62272571A JP11458786A JP11458786A JPS62272571A JP S62272571 A JPS62272571 A JP S62272571A JP 11458786 A JP11458786 A JP 11458786A JP 11458786 A JP11458786 A JP 11458786A JP S62272571 A JPS62272571 A JP S62272571A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、ガリウム・ヒ素半導体基板（以下、ＧａＡｓ
基板ともいう）に形成されたＭＥＳＦＥＴの性能向上に
適用して有効な技術に関する。
基板ともいう）に形成されたＭＥＳＦＥＴの性能向上に
適用して有効な技術に関する。
ＧａＡｓ基板に形成して有効な回路素子の一つにいわゆ
るＭ Ｅ Ｓ Ｆ Ｅ Ｔ （Ｍｅｔａｌ Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎ
ｓｉｓｔｏｒ）がある、これに関連した技術については
、日経マグロウヒル社発行、［日経エレクトロニクスＪ
１９８２年１１月８日号、Ｐ２Ｏ３に説明されている
。その概要は、Ｎ型領域からなるチャネルの両側にＮ゛
型領領域らなるソースおよびドレインが形成され、上記
チャネルを構成するＮ型領域のＧａＡｓ基板の表面には
ショットキゲート電極が形成され、その回路素子が構成
されているものである。
るＭ Ｅ Ｓ Ｆ Ｅ Ｔ （Ｍｅｔａｌ Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎ
ｓｉｓｔｏｒ）がある、これに関連した技術については
、日経マグロウヒル社発行、［日経エレクトロニクスＪ
１９８２年１１月８日号、Ｐ２Ｏ３に説明されている
。その概要は、Ｎ型領域からなるチャネルの両側にＮ゛
型領領域らなるソースおよびドレインが形成され、上記
チャネルを構成するＮ型領域のＧａＡｓ基板の表面には
ショットキゲート電極が形成され、その回路素子が構成
されているものである。
上記ＭＥＳＦＥＴでは、ソースおよびドレインを構成す
るＮ゛型領領域方が一般にチャネルのＮ型領域より深く
形成されている。
るＮ゛型領領域方が一般にチャネルのＮ型領域より深く
形成されている。
上記のようにＮ゛型碩域を深く形成するためには、不純
物イオンであるＳｉｏを大きなエネルギーでＧａＡｓ基
板に打ち込む必要がある。このように大きなエネルギー
でＳｉｏを打ち込む場合には、いわゆるしきい値電圧（
以下、ｖｔｈともいう）のばらつきが大きい上に、ゲー
ト長を短くするとｖｔｈが急激に低下する現象が現れる
。そのため、ゲート長を短縮し集積度を上げようとする
と、十分なりｔｈを確保できなくなり、その信頼性が維
持出来ないという問題のあることが本発明者により見い
出された。
物イオンであるＳｉｏを大きなエネルギーでＧａＡｓ基
板に打ち込む必要がある。このように大きなエネルギー
でＳｉｏを打ち込む場合には、いわゆるしきい値電圧（
以下、ｖｔｈともいう）のばらつきが大きい上に、ゲー
ト長を短くするとｖｔｈが急激に低下する現象が現れる
。そのため、ゲート長を短縮し集積度を上げようとする
と、十分なりｔｈを確保できなくなり、その信頼性が維
持出来ないという問題のあることが本発明者により見い
出された。
本発明の目的は、ＭＥＳＦＥＴにおいてゲート長を短縮
してもそのｖｔｈを確保することができる技術を提供す
ることにある。
してもそのｖｔｈを確保することができる技術を提供す
ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、ＭＥＳＦＥＴのソースおよびドレインの深さ
をチャネルの深さとほぼ一致させるか、またはそれより
浅く形成するものである。
をチャネルの深さとほぼ一致させるか、またはそれより
浅く形成するものである。
上記手段によれば、ソースおよびドレインの深さを浅く
することができることにより、深い場合に比べｖｔｈの
ばらつきを小さくすることができ、かつゲート長を短縮
する場合もｖｔｈの低下を緩和できるため、上記目的が
達成される。
することができることにより、深い場合に比べｖｔｈの
ばらつきを小さくすることができ、かつゲート長を短縮
する場合もｖｔｈの低下を緩和できるため、上記目的が
達成される。
第１図は本発明による一実施例である半導体装置に形成
されたＭＥＳＦＥＴを示す概略部分断面図である。第２
図ｔａｌ〜（幻は上記ＭＥＳＦＥＴの製造工程の概略を
示す部分断面図である。
されたＭＥＳＦＥＴを示す概略部分断面図である。第２
図ｔａｌ〜（幻は上記ＭＥＳＦＥＴの製造工程の概略を
示す部分断面図である。
本実施例の半導体装置は、いわゆるＧａＡｓ半導体装置
であり、回路素子としてＭＥＳＦＥＴを備えているもの
である。すなわち、上記ＭＥＳＦＥＴは、、ＧａＡｓ基
板１に不純物イオンであるシリコンイオン（Ｓｉ”）を
打ち込んで形成したＮ型領域からなるチャネル２、その
両側に該チャネル２より高濃度のＮ°型領領域らなるソ
ース３およびドレイン４、および上記チャネル２の基板
上面に被着されているシッフトキダイオードからなるゲ
ート電極５により構成されている。このゲート電極は、
たとえばケイ化タングステン（Ｗ、 ５ｔｓ）で形成で
きる。上記ＧａＡｓ基板ｌおよびケート電極５の表面に
は、窒化アルミニウム（ＡｊＮ）膜６、さらにその上に
は窒化ケイ素（Ｓｉ、Ｎ４）膜７が被着されており、ゲ
ート電極５の側方に位置するＡｊＮ膜６とＳ ｉ ｓ
Ｎ４１１７との間には二酸化ケイ素（ＳｉＯｌ）からな
る側壁８が形成されている。
であり、回路素子としてＭＥＳＦＥＴを備えているもの
である。すなわち、上記ＭＥＳＦＥＴは、、ＧａＡｓ基
板１に不純物イオンであるシリコンイオン（Ｓｉ”）を
打ち込んで形成したＮ型領域からなるチャネル２、その
両側に該チャネル２より高濃度のＮ°型領領域らなるソ
ース３およびドレイン４、および上記チャネル２の基板
上面に被着されているシッフトキダイオードからなるゲ
ート電極５により構成されている。このゲート電極は、
たとえばケイ化タングステン（Ｗ、 ５ｔｓ）で形成で
きる。上記ＧａＡｓ基板ｌおよびケート電極５の表面に
は、窒化アルミニウム（ＡｊＮ）膜６、さらにその上に
は窒化ケイ素（Ｓｉ、Ｎ４）膜７が被着されており、ゲ
ート電極５の側方に位置するＡｊＮ膜６とＳ ｉ ｓ
Ｎ４１１７との間には二酸化ケイ素（ＳｉＯｌ）からな
る側壁８が形成されている。
そして、上記ソース３およびドレイン４の上のＡｊＮ膜
６、Ｓｉ、Ｎ４膜７には開口部９および９ａが形成され
、該開口部９および９ａにはそれぞれソース３およびド
レイン４とのオーミック電極１０および１０ａが形成さ
れている。このオーミック電極１０および１０ａを介し
て、その上に被着されたモリブデン（Ｍｏ）層とその上
の金（Ａｕ）層との２層膜からなる配線層１１および１
１ａと上記ソース３およびドレイン４とがそれぞれ電気
的に接続されている。
６、Ｓｉ、Ｎ４膜７には開口部９および９ａが形成され
、該開口部９および９ａにはそれぞれソース３およびド
レイン４とのオーミック電極１０および１０ａが形成さ
れている。このオーミック電極１０および１０ａを介し
て、その上に被着されたモリブデン（Ｍｏ）層とその上
の金（Ａｕ）層との２層膜からなる配線層１１および１
１ａと上記ソース３およびドレイン４とがそれぞれ電気
的に接続されている。
また、ゲート電極５の上方にも同じく開口部９ｂが形成
され、該開口部９ｂには上記ゲート電極５と導通をとる
ための配線層１１ｂが被着形成されている。
され、該開口部９ｂには上記ゲート電極５と導通をとる
ための配線層１１ｂが被着形成されている。
本実施例においては、ソース３およびドレイン４の深さ
が、チャネル２の深さとほぼ同一に形成されている。し
たがって、ソース３およびドレイン４が非常に浅い構造
のＭＥＳＦＥＴが形成されているものである。
が、チャネル２の深さとほぼ同一に形成されている。し
たがって、ソース３およびドレイン４が非常に浅い構造
のＭＥＳＦＥＴが形成されているものである。
次に、本実施例の半導体装置の製造方法について、その
概略を説明する。
概略を説明する。
第２図（轟）は、常法に基づきＧａＡｓ基板１にＮ型領
域を形成し、該Ｎ型領域の基板表面に所定形状のゲート
電極を被着形成した状態を示している。
域を形成し、該Ｎ型領域の基板表面に所定形状のゲート
電極を被着形成した状態を示している。
次いで、第２図中）のように全体にＡｆＮ膜６を被着し
、さらに該ＡＩＮ膜６上に同図（Ｃ１のように二酸化ケ
イ素（Ｓｉｏｔ）膜８ａを被着する。上記ＡｆｆｉＮ膜
６は、いわゆる反応性スパッタ法で形成可能であり、Ｓ
ｉ ｏｘ膜８ａは通常のＣＶＤ法により容易に形成で
きる。
、さらに該ＡＩＮ膜６上に同図（Ｃ１のように二酸化ケ
イ素（Ｓｉｏｔ）膜８ａを被着する。上記ＡｆｆｉＮ膜
６は、いわゆる反応性スパッタ法で形成可能であり、Ｓ
ｉ ｏｘ膜８ａは通常のＣＶＤ法により容易に形成で
きる。
次に、フッ素系エツチングガスの存在下、異方性エツチ
ングを行い、上記ＳｉＯｌ膜８ａの殆どを除去し、前記
側壁８のみが残った形状にし、さらに所定形状のレジス
ト膜１２を被着する（ここまでの工程を図示せず）。
ングを行い、上記ＳｉＯｌ膜８ａの殆どを除去し、前記
側壁８のみが残った形状にし、さらに所定形状のレジス
ト膜１２を被着する（ここまでの工程を図示せず）。
この異方エツチングを行う際、ＧａＡｓ基板１の表面に
は、フッ素系ガスではエツチングされないＡＩＮ膜６が
被着されているため、護膜６が保護膜として機能し、上
記表面付近の結晶がエツチングによるダメージや汚染を
受けることを防止できる。そして、上記レジスト膜１２
、ゲート電極５および側壁８をマスクとして第２図（ｄ
）に示すようにＳ１０を打ち込みＮ′″型領域を形成す
る。この場合、上記ＡｊＮ膜６を通してＳｌｏを打ち込
むので、打込深さを浅く制御することができ、また打込
時に不純物が基板内部に侵入することを防止できる。
は、フッ素系ガスではエツチングされないＡＩＮ膜６が
被着されているため、護膜６が保護膜として機能し、上
記表面付近の結晶がエツチングによるダメージや汚染を
受けることを防止できる。そして、上記レジスト膜１２
、ゲート電極５および側壁８をマスクとして第２図（ｄ
）に示すようにＳ１０を打ち込みＮ′″型領域を形成す
る。この場合、上記ＡｊＮ膜６を通してＳｌｏを打ち込
むので、打込深さを浅く制御することができ、また打込
時に不純物が基板内部に侵入することを防止できる。
上記のように、Ｓｔ″″を打ち込んだ後、レジスト膜１
２を除去し、第２図（ｅ）に示すようにＳＬ。
２を除去し、第２図（ｅ）に示すようにＳＬ。
Ｎ４１１１７を全体に被着する０次いで、所定温度に加
熱し、活性化アニールを行うことにより、チャネル２、
その両側のソース３およびドレイン４が形成される。
熱し、活性化アニールを行うことにより、チャネル２、
その両側のソース３およびドレイン４が形成される。
活性化アニールの後、第２図（ｆｌに示すように上記の
積層されたＡＩＮ膜６およびＳ ｉ ３ Ｎ４膜７とに
開口部９．９３および９ｂを形成する。その後、同図（
幻に示すように上記開口部９および９ａの基板面にオー
ミック電極１０および１０ａを被着形成する。このオー
ミンク電極１０等は、たとえば、基板表面から順に金−
ゲルマニウム（Ａｕ−Ｇｏ）合金、ニッケル（Ｎｉ）お
よび金（Ａｕ）を積層して形成できる。
積層されたＡＩＮ膜６およびＳ ｉ ３ Ｎ４膜７とに
開口部９．９３および９ｂを形成する。その後、同図（
幻に示すように上記開口部９および９ａの基板面にオー
ミック電極１０および１０ａを被着形成する。このオー
ミンク電極１０等は、たとえば、基板表面から順に金−
ゲルマニウム（Ａｕ−Ｇｏ）合金、ニッケル（Ｎｉ）お
よび金（Ａｕ）を積層して形成できる。
上記オーミック電極１０等を形成した後、全体にモリブ
デン層および金層と（Ｍｏ−Ａｕ層）（図示せず）を順
次被着形成し、該Ｍｏ−Ａｕ層を所定形状にエツチング
することにより、ソース３、ドレイン４およびゲート電
極５と、それぞれ電気的に接続された配線層ｔｔ、ｔｔ
ａおよびｌｌｂを形成でき、本実施例に示すＭＥＳＦＥ
Ｔの形成が達成される。
デン層および金層と（Ｍｏ−Ａｕ層）（図示せず）を順
次被着形成し、該Ｍｏ−Ａｕ層を所定形状にエツチング
することにより、ソース３、ドレイン４およびゲート電
極５と、それぞれ電気的に接続された配線層ｔｔ、ｔｔ
ａおよびｌｌｂを形成でき、本実施例に示すＭＥＳＦＥ
Ｔの形成が達成される。
このように、本実施例によれば以下の効果を得ることが
できる。
できる。
（１１，ＧａＡｓ基板ｌ基板面に保護膜としてＡＥＮ膜
６を形成することにより、エツチングや不純物イオンの
打ち込みを行う場合でも、基板１自体の汚染および基板
表面近傍に結晶欠陥が生じることを防止できるため、チ
ャネルと同様に表面から浅い領域でも有効なソース３お
よびドレイン４を形成できる。
６を形成することにより、エツチングや不純物イオンの
打ち込みを行う場合でも、基板１自体の汚染および基板
表面近傍に結晶欠陥が生じることを防止できるため、チ
ャネルと同様に表面から浅い領域でも有効なソース３お
よびドレイン４を形成できる。
（２）、上記＋１１により、ソース３およびドレイン４
の深さが深い場合に比し、ｖｔｈのばらつきを小さくす
ることができ、かつゲート長を短縮する場合のｖｔｈの
低下を緩和できるので、ゲート長を短縮してもなお十分
なりｔｈを有するＭＥＳＦＥＴを形成できる。
の深さが深い場合に比し、ｖｔｈのばらつきを小さくす
ることができ、かつゲート長を短縮する場合のｖｔｈの
低下を緩和できるので、ゲート長を短縮してもなお十分
なりｔｈを有するＭＥＳＦＥＴを形成できる。
（３）、上記（２）により、ゲート長を短縮できるので
、相互コンダクタンスｈの向上が達成される。
、相互コンダクタンスｈの向上が達成される。
（４）、上記（２）により、ゲート長を短縮できるので
、ＭＥＳＦＥＴの小形化ができ、集積度の向上が達成さ
れる。
、ＭＥＳＦＥＴの小形化ができ、集積度の向上が達成さ
れる。
（５）、上記（３）および（４）により、動作速度の速
い高集積度のＧａＡｓ半導体装置を提供できる。
い高集積度のＧａＡｓ半導体装置を提供できる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、ソース３およびドレイン４が、チャネル２と
ほぼ同じ深さのものについて説明したが、チャネル２の
深さより浅いものであってもよい。
ほぼ同じ深さのものについて説明したが、チャネル２の
深さより浅いものであってもよい。
また、Ｎ′″型領域を形成するためのアニールは、ＡＪ
Ｎ膜６上にＳｉ３Ｎ、膜７を被着した後に行う例を示し
たが、これに限らず、その被着前に行ってもよい、そし
て、ＡＩＮ膜６の上には上記５ｉｓＮ４膜７の代わりに
Ｓ ｉ ｏｘ等の他の絶縁材料からなる膜を形成しても
よい。
Ｎ膜６上にＳｉ３Ｎ、膜７を被着した後に行う例を示し
たが、これに限らず、その被着前に行ってもよい、そし
て、ＡＩＮ膜６の上には上記５ｉｓＮ４膜７の代わりに
Ｓ ｉ ｏｘ等の他の絶縁材料からなる膜を形成しても
よい。
その他、ＭＥＳＦＥＴの具体的構造および構成材料は実
施例に示したものに限るものでなく、所期の目的を達成
できる範囲で種々変更可能であることはいうまでもない
。
施例に示したものに限るものでなく、所期の目的を達成
できる範囲で種々変更可能であることはいうまでもない
。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、ＧａＡｓ基板に形成されるＭＥＳＦＥＴにつ
いて、ソースおよびドレインの深さをチャネルの深さと
ほぼ等しいか、または浅（することにより、ソースおよ
びドレイン自体を浅い構造にすることができるので、深
い構造の場合に比し、そのｖｔｈのばらつきを小さくで
きると同時に、ゲート長を短縮する際のｖｔｈの低下を
緩和することができる。したがって、ＭＥＳＦＥＴの動
作に必要なりｔｈを維持した上でゲート長を短縮するこ
とが可能となり、ｈの向上、集積度の向上環が達成され
る。
いて、ソースおよびドレインの深さをチャネルの深さと
ほぼ等しいか、または浅（することにより、ソースおよ
びドレイン自体を浅い構造にすることができるので、深
い構造の場合に比し、そのｖｔｈのばらつきを小さくで
きると同時に、ゲート長を短縮する際のｖｔｈの低下を
緩和することができる。したがって、ＭＥＳＦＥＴの動
作に必要なりｔｈを維持した上でゲート長を短縮するこ
とが可能となり、ｈの向上、集積度の向上環が達成され
る。
第１図は本発明による一実施例である半導体装置に形成
されたＭＥＳＦＥＴを示す概略部分断面図、 第２図（ａｌ〜（幻は上記ＭＥＳＦＥＴの製造工程の概
略を示す部分断面図である。 １・・・ＧａＡｓ基板、２・・・チャネル、３・・・ソ
ース、４・・・ドレイン、５・・・ゲート電極、６・・
・窒化アルミニウム膜、７・・・窒化ケイ素膜、８・・
・側壁、８ａ・・・二酸化ケイ素膜、９．９ａ、９ｂ・
・・開口部、１０゜１０ａ・−・オーミック電極、１１
．ｌｌａ、１１ｂ・・・配線層、１２・・・レジスト膜
。 第 １ 図 ２−デでキル ｊ −〜ノー ズ チー）″しアン ６−− ヂ・−トＶ戒 第 ２ 図
されたＭＥＳＦＥＴを示す概略部分断面図、 第２図（ａｌ〜（幻は上記ＭＥＳＦＥＴの製造工程の概
略を示す部分断面図である。 １・・・ＧａＡｓ基板、２・・・チャネル、３・・・ソ
ース、４・・・ドレイン、５・・・ゲート電極、６・・
・窒化アルミニウム膜、７・・・窒化ケイ素膜、８・・
・側壁、８ａ・・・二酸化ケイ素膜、９．９ａ、９ｂ・
・・開口部、１０゜１０ａ・−・オーミック電極、１１
．ｌｌａ、１１ｂ・・・配線層、１２・・・レジスト膜
。 第 １ 図 ２−デでキル ｊ −〜ノー ズ チー）″しアン ６−− ヂ・−トＶ戒 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、ＧａＡｓ基板にソースおよびドレインの深さがチャ
ネルの深さとほぼ一致しているか、またたはそれより浅
いＭＥＳＦＥＴが形成されてなる半導体装置。 ２、ソースおよびドレインを形成するためのイオン打ち
込みが、ＧａＡｓ基板に被着された窒化アルミニウム膜
を保護膜として行われることを特徴とする特許請求の範
囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11458786A JPS62272571A (ja) | 1986-05-21 | 1986-05-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11458786A JPS62272571A (ja) | 1986-05-21 | 1986-05-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62272571A true JPS62272571A (ja) | 1987-11-26 |
Family
ID=14641586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11458786A Pending JPS62272571A (ja) | 1986-05-21 | 1986-05-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62272571A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5484740A (en) * | 1994-06-06 | 1996-01-16 | Motorola, Inc. | Method of manufacturing a III-V semiconductor gate structure |
| US5512518A (en) * | 1994-06-06 | 1996-04-30 | Motorola, Inc. | Method of manufacture of multilayer dielectric on a III-V substrate |
| US5707901A (en) * | 1994-06-29 | 1998-01-13 | Motorola, Inc. | Method utilizing an etch stop layer |
-
1986
- 1986-05-21 JP JP11458786A patent/JPS62272571A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5484740A (en) * | 1994-06-06 | 1996-01-16 | Motorola, Inc. | Method of manufacturing a III-V semiconductor gate structure |
| US5512518A (en) * | 1994-06-06 | 1996-04-30 | Motorola, Inc. | Method of manufacture of multilayer dielectric on a III-V substrate |
| CN1086511C (zh) * | 1994-06-06 | 2002-06-19 | 摩托罗拉公司 | Ⅲ-v族半导体结构和制造方法 |
| US5707901A (en) * | 1994-06-29 | 1998-01-13 | Motorola, Inc. | Method utilizing an etch stop layer |
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