JP2023124126A - 半導体素子の製造方法 - Google Patents

Abstract

【課題】 保護膜によってＧａＮ系半導体基板からの窒素の離脱を抑制するとともに、保護膜の除去に起因して生じる半導体素子の特性への悪影響を抑制する。
【解決手段】 半導体素子の製造方法であって、ＧａＮ系半導体基板（１２）にドーパントを注入する工程と、ドーパントを前記ＧａＮ系半導体基板に注入した後に前記ＧａＮ系半導体基板の表面に保護膜（５０）をエピタキシャル成長させる工程と、前記保護膜にドーパントを注入する工程と、前記保護膜をエピタキシャル成長させた後に前記ＧａＮ系半導体基板を１２００℃以上の温度でアニールすることで前記ＧａＮ系半導体基板に注入されたドーパントを活性化させる工程、を有する。ドーパントが注入された前記保護膜が前記半導体素子の半導体層の一部となる。
【選択図】図５

Description

本明細書に開示の技術は、半導体素子の製造方法に関する。

特許文献１に開示の半導体素子の製造方法では、ドーパントを注入した後のＧａＮ系半導体基板の表面に保護膜が形成される。その後、ＧａＮ系半導体基板がアニールされる。アニール中に、ＧａＮ系半導体基板に注入されたドーパントが活性化する。また、アニール中に、保護膜によって、ＧａＮ系半導体基板の表面から窒素が離脱することが防止される。保護膜は、アニール後に除去される。

特開２０１８－０１０９７０号公報

特許文献１の技術では、保護膜を除去するときに、ＧａＮ系半導体基板がダメージを受ける。例えば、ドライエッチングによって保護膜を除去する場合には、保護膜の下のＧａＮ系半導体基板の表面がエッチングによるダメージを受ける。また、ＣＭＰ（chemical mechanical polishing）により保護膜を除去するときには、保護膜の下のＧａＮ系半導体基板の表面が研磨されてダメージを受ける。また、ＴＭＡＨ（すなわち、水酸化テトラメチルアンモニウム）によって保護膜を除去する場合には、ＧａＮ系半導体基板の表面がＴＭＡＨに長時間曝されることによって、ＧａＮ系半導体基板の表面にピットが形成される。また、特許文献１の技術では、保護膜を完全に除去することができず、ＧａＮ系半導体基板の表面に薄い保護膜が残存する場合がある。この場合、残存した薄い保護膜が抵抗成分となる。このように、特許文献１の技術では、保護膜の除去工程で種々の問題が生じ、半導体素子の特性に悪影響が生じる。本明細書では、保護膜によってＧａＮ系半導体基板からの窒素の離脱を抑制できるとともに、保護膜の除去に起因して生じる半導体素子の特性への悪影響を抑制できる技術を提案する。

本明細書が開示する半導体素子の製造方法は、ＧａＮ系半導体基板（１２）にドーパントを注入する工程と、ドーパントを前記ＧａＮ系半導体基板に注入した後に前記ＧａＮ系半導体基板の表面に保護膜（５０）をエピタキシャル成長させる工程と、前記保護膜にドーパントを注入する工程と、前記保護膜をエピタキシャル成長させた後に前記ＧａＮ系半導体基板を１２００℃以上の温度でアニールすることで前記ＧａＮ系半導体基板に注入されたドーパントを活性化させる工程、を有する。ドーパントが注入された前記保護膜が前記半導体素子の半導体層の一部となる。

なお、ＧａＮ系半導体基板に注入するドーパントは、ｎ型でもｐ型でもよい。また、保護膜に注入するドーパントは、ｎ型でもｐ型でもよい。また、半導体素子の半導体層の一部となる保護膜は、エピタキシャル成長させた保護膜の全体であってもよいしその一部であってもよい。

この製造方法では、保護膜にドーパントを注入することで、保護膜をｎ型またはｐ型の半導体にする。ドーパントが注入された保護膜の全体またはその一部がＧａＮ系半導体基板の一部に残存して、半導体素子の半導体層の一部となる。したがって、残存する保護膜の範囲内では保護膜が除去されないので、その範囲内で保護膜の除去による問題の発生（すなわち、ＧａＮ系半導体基板へのダメージや保護膜の残存による抵抗増加）を防止できる。したがって、この製造方法によれば、高い特性を有する半導体素子を製造できる。

ＦＥＴ１０の断面図。 ＦＥＴ１０の製造方法の説明図。 ＦＥＴ１０の製造方法の説明図。 ＦＥＴ１０の製造方法の説明図。 ＦＥＴ１０の製造方法の説明図。 ＦＥＴ１０の製造方法の説明図。 ＦＥＴ１０の製造方法の説明図。 ＦＥＴ１１０の断面図。

本明細書が開示する一例の製造方法においては、前記保護膜にドーパントを注入する前記工程を実施した後に、前記ＧａＮ系半導体基板を１２００℃以上の温度でアニールする前記工程を実施してもよい。

この構成によれば、アニールする工程において保護膜中のドーパントが活性化される。すなわち、アニール工程において、ＧａＮ系半導体基板中のドーパントだけでなく、保護膜中のドーパントも活性化される。

本明細書が開示する一例の製造方法においては、前記保護膜がＡｌＮ層を有していてもよい。

この構成によれば、保護膜によってＧａＮ系半導体基板からの窒素の離脱を好適に抑制できる。

前記保護膜がＡｌＮ層を有する場合において、前記保護膜が、前記ＡｌＮ層と前記ＧａＮ系半導体基板の間に配置されたＡｌＧａＮ層を有していてもよい。

この構成によれば、保護膜によってＧａＮ系半導体基板からの窒素の離脱をさらに好適に抑制できる。

本明細書が開示する一例の製造方法においては、前記半導体素子が、電界効果トランジスタであってもよい。前記ＧａＮ系半導体基板が、前記ＧａＮ系半導体基板の下面を含む範囲に配置されたｎ型のドレイン領域（４０）と、前記ＧａＮ系半導体基板の上面を含む範囲に配置されているとともに前記ドレイン領域よりも低いｎ型不純物濃度を有するｎ型のドリフト領域（３６）、を有していてもよい。前記ＧａＮ系半導体基板にドーパントを注入する前記工程では、前記ＧａＮ系半導体基板の前記上面にｐ型ドーパントを注入することによって前記ドリフト領域内にｐ型のボディ領域（３４）を形成してもよい。前記保護膜をエピタキシャル成長させる前記工程では、前記ドレイン領域の範囲内の前記ＧａＮ系半導体基板の前記下面に前記保護膜をエピタキシャル成長させてもよい。前記製造方法が、前記保護膜の表面にドレイン電極（２６）を形成する工程をさらに有していてもよい。

この構成によれば、ドレイン領域とドレイン電極間の抵抗を低減することができる。

図１に示す実施例１の電界効果トランジスタ１０（以下、ＦＥＴ１０という）は、半導体基板１２を有している。半導体基板１２は、窒化ガリウム（すなわち、ＧａＮ）により構成されている。但し、他の実施形態では、半導体基板１２が、ＡｌＧａＮ、ＩｎＧａＮ等によって構成されていてもよい。半導体基板１２の上部には、ゲート絶縁膜２０、ゲート電極２２、及び、ソース電極２４が配置されている。ゲート絶縁膜２０は、半導体基板１２の上面１２ａの一部を覆っている。ゲート電極２２は、ゲート絶縁膜２０の上面を覆っている。ソース電極２４は、ゲート絶縁膜２０が設けられていない範囲で半導体基板１２の上面１２ａを覆っている。半導体基板１２の下部には、半導体層５０とドレイン電極２６が配置されている。半導体層５０は、窒化アルミニウム（すなわち、ＡｌＮ）により構成されている。半導体層５０は、半導体基板１２の下面１２ｂの全域を覆っている。ドレイン電極２６は、半導体層５０の下面の全域を覆っている。

半導体基板１２は、複数のソース領域３０、複数のコンタクト領域３２、複数のボディ領域３４、ドリフト領域３６、バッファ領域３８、及び、ドレイン領域４０を有している。各ソース領域３０は、ｎ型不純物濃度が高いｎ型領域である。各ソース領域３０は、半導体基板１２の上面１２ａに臨む範囲に配置されている。各ソース領域３０は、ソース電極２４とゲート絶縁膜２０に接する範囲に配置されている。各ソース領域３０は、ソース電極２４にオーミック接触している。各コンタクト領域３２は、ｐ型不純物濃度が高いｐ型領域である。各コンタクト領域３２は、半導体基板１２の上面１２ａに臨む範囲に配置されている。各コンタクト領域３２は、ソース領域３０に隣接する範囲でソース電極２４にオーミック接触している。各ボディ領域３４は、コンタクト領域３２よりもｐ型不純物濃度が低いｐ型領域である。各ボディ領域３４は、ソース領域３０とコンタクト領域３２の周囲に配置されている。各ボディ領域３４は、ソース領域３０に隣接する範囲でゲート絶縁膜２０に接している。ドリフト領域３６は、ｎ型不純物濃度が低いｎ型領域である。ドリフト領域３６は、ボディ領域３４によってソース領域３０から分離されている。ドリフト領域３６は、２つのボディ領域３４に挟まれた窓部でゲート絶縁膜２０に接している。バッファ領域３８は、ドリフト領域３６よりもｎ型不純物濃度が高いｎ型領域である。バッファ領域３８は、ドリフト領域３６に対して下側から接している。ドレイン領域４０は、バッファ領域３８よりもｎ型不純物濃度が高いｎ型領域である。ドレイン領域４０は、バッファ領域３８に対して下側から接している。半導体層５０は、ドレイン領域４０と同程度に高いｎ型不純物濃度を有するｎ型領域である。半導体層５０は、ドレイン領域４０に対して下側から接している。半導体層５０は、ドレイン電極２６に対してオーミック接触している。

ゲート電極２２は、ソース領域３０、ボディ領域３４、及び、窓部内のドリフト領域３６の上部に跨って伸びている。ゲート電極２２に閾値以上の電位を印加すると、ゲート絶縁膜２０近傍でボディ領域３４にチャネルが形成され、チャネルによってソース領域３０と窓部内のドリフト領域３６が接続される。したがって、ソース電極２４から、ソース領域３０、チャネル、ドリフト領域３６、バッファ領域３８、ドレイン領域４０、及び、半導体層５０を介してドレイン電極２６へ電子が流れる。すなわち、ＦＥＴ１０がオンする。ゲート電極２２の電位を閾値未満に低下させると、チャネルが消失し、電子の流れが停止する。すなわち、ＦＥＴ１０がオフする。

次に、ＦＥＴ１０の製造方法について説明する。ＦＥＴ１０は、図２に示す半導体基板１２から製造される。図２に示す半導体基板１２は、ドレイン領域４０、バッファ領域３８、及び、ドリフト領域３６を有している。ドレイン領域４０上にバッファ領域３８が配置されており、バッファ領域３８上にドリフト領域３６が配置されている。ドレイン領域４０、バッファ領域３８、及び、ドリフト領域３６のそれぞれは、インゴットから切り出されたウエハによって構成されていてもよいし、エピタキシャル層であってもよいし、イオン注入によって形成された拡散層であってもよい。

ＦＥＴ１０の製造方法では、まず、図２に示す半導体基板１２の上面１２ａに選択的にｐ型及びｎ型の不純物（すなわち、ドーパント）をイオン注入する。これによって、図３に示すように、ドリフト領域３６内にソース領域３０、コンタクト領域３２、及び、ボディ領域３４を形成する。なお、図３の段階では、ソース領域３０、コンタクト領域３２、及び、ボディ領域３４の内部の不純物は活性化されていない。

次に、図４に示すように、半導体基板１２の上面１２ａに保護膜６０を形成するとともに、半導体基板１２の下面１２ｂに保護膜５０を形成する。保護膜５０、６０は、窒化アルミニウムの単結晶によって構成された膜である。ここでは、ＭＯＣＶＤ（metal organic chemical vapor deposition）によって、上面１２ａの全域を覆うように保護膜６０を形成する。また、ここでは、ＭＯＣＶＤによって、下面１２ｂの全域を覆うように保護膜５０を形成する。この段階では、保護膜５０、６０の導電率は低い。なお、保護膜５０、６０は、ＭＯＣＶＤ以外のエピタキシャル成長法（例えば、気相成長または液相成長）によって形成されてもよい。

次に、図５に示すように、保護膜５０にｎ型不純物をイオン注入する。ここでは、ドレイン領域４０と同程度の濃度で保護膜５０にｎ型不純物を注入する。

次に、半導体基板１２を１２００℃以上の温度でアニールする。これによって、ソース領域３０、コンタクト領域３２、及び、ボディ領域３４に対して注入されたドーパントを活性化させる。また、一般に、ＧａＮ系半導体基板を１２００℃以上の温度に加熱すると、ＧａＮ系半導体基板の表面でＧａＮ系半導体が分解して窒素が離脱する現象が生じる。しかしながら、実施例１では、半導体基板１２の上面１２ａと下面１２ｂが保護膜５０、６０によって覆われているので、上面１２ａと下面１２ｂにおいて窒素の離脱が抑制される。また、この工程では、保護膜５０が１２００℃以上に加熱されることで、保護膜５０に注入されたｎ型不純物が活性化する。その結果、絶縁性の保護膜５０が、ｎ型半導体の特性を有する半導体層５０となる。

次に、図６に示すように、保護膜６０の上面に酸化シリコンによって構成された絶縁膜６２を形成する。次に、図７に示すように、絶縁膜６２の上面の一部を覆うようにゲート電極２２を形成する。次に、ソース領域３０とコンタクト領域３２の上部で絶縁膜６２と保護膜６０を除去してコンタクトホールを形成し、そのコンタクトホール内にソース電極２４を形成する。ゲート電極２２の下には、絶縁膜６２と保護膜６０を残存させる。残存した絶縁膜６２と保護膜６０が、ゲート絶縁膜２０となる。

次に、図１に示すように、半導体層５０（すなわち、保護膜５０）の下面を覆うようにドレイン電極２６を形成する。半導体層５０のｎ型不純物濃度が高いので、ドレイン電極２６は半導体層５０にオーミック接触する。その後、半導体基板１２をダイシングすることで、ＦＥＴ１０が製造される。

以上に説明したように、この製造方法では、半導体基板１２の上面１２ａと下面１２ｂを覆う保護膜５０、６０を形成する。したがって、その後にソース領域３０、コンタクト領域３２、及び、ボディ領域３４内のドーパントを活性化させるためのアニールにおいて、上面１２ａ及び下面１２ｂにおいて窒素の離脱が抑制される。また、この製造方法では、アニール前に保護膜５０にｎ型不純物を注入するので、ソース領域３０、コンタクト領域３２、及び、ボディ領域３４内のドーパントを活性化させるためのアニールにおいて、保護膜５０内のｎ型不純物も活性化する。したがって、保護膜５０がｎ型の半導体層５０となる。半導体層５０は、ＦＥＴ１０の半導体層の一部として利用される。このため、この製造方法では、半導体基板１２から保護膜５０（すなわち、半導体層５０）を除去しない。このため、保護膜除去工程に起因する問題（例えば、半導体へのダメージや、保護膜の残存による抵抗の増加等）が生じない。したがって、ドレイン電極２６が半導体層５０を介してドレイン領域４０に低抵抗で接続される。したがって、この製造方法によれば、高い特性を有するＦＥＴ１０を製造することができる。

図８に示す実施例２のＦＥＴ１１０では、実施例１のＦＥＴ１０とは異なり、半導体層５０がＡｌＧａＮ層５０ａとＡｌＮ層５０ｂを有している。ＡｌＧａＮ層５０ａが半導体基板１２の下面１２ｂに接しており、ＡｌＮ層５０ｂがＡｌＧａＮ層５０ａの下面に接している。ソース電極２４は、ＡｌＮ層５０ｂの下面にオーミック接触している。ＡｌＧａＮ層５０ａとＡｌＮ層５０ｂは共に、ドレイン領域４０と同程度のｎ型不純物濃度を有するｎ型領域である。したがって、実施例２のＦＥＴ１１０は、実施例１のＦＥＴ１０と略同様に動作する。

実施例２のＦＥＴ１１０の製造方法について説明する。実施例２の製造方法では、実施例１の製造方法と同様に、図３に示す状態まで半導体基板１２を加工する。次に、半導体基板１２の上面１２ａに保護膜６０を形成するとともに、半導体基板１２の下面１２ｂに保護膜５０を形成する。保護膜６０は実施例１と同様に形成される。保護膜５０を形成する工程では、まず、ＭＯＣＶＤによって半導体基板１２の下面１２ｂにＡｌＧａＮ層５０ａを形成する。次に、ＭＯＣＶＤによってＡｌＧａＮ層５０ａの下面にＡｌＮ層５０ｂを形成する。この段階では、ＡｌＧａＮ層５０ａとＡｌＮ層５０ｂの導電率は低い。次に、保護膜５０にｎ型不純物をイオン注入する。ここでは、ＡｌＧａＮ層５０ａとＡｌＮ層５０ｂの全体にｎ型不純物を注入する。次に、半導体基板１２を１２００℃以上の温度でアニールする。これによって、ソース領域３０、コンタクト領域３２、及び、ボディ領域３４に対して注入されたドーパントが活性化する。また、ＡｌＧａＮ層５０ａとＡｌＮ層５０ｂに対して注入されたドーパントが活性化する。これによって、ＡｌＧａＮ層５０ａとＡｌＮ層５０ｂがｎ型半導体の特性を有する半導体層となる。また、半導体基板１２の上面１２ａと下面１２ｂが保護膜５０、６０によって覆われているので、上面１２ａと下面１２ｂにおいて窒素の離脱が抑制される。その後、実施例１と同様にしてゲート絶縁膜２０、ゲート電極２２、ソース電極２４、及び、ドレイン電極２６が形成される。これによって、実施例２のＦＥＴ１１０が製造される。

実施例２のように保護膜５０をＡｌＧａＮ層５０ａとＡｌＮ層５０ｂの二層構造とすると、下面１２ｂにおける窒素の離脱をより効果的に抑制できる。例えば、実施例１、２の製造方法によって製造されたＦＥＴ１０、１１０において、半導体層５０を除去して半導体基板１２の下面１２ｂを観察する実験を行った。その結果、実施例１のＦＥＴ１０では下面１２ｂにおける分解領域（窒素が離脱した領域）の面積比率が０．２％であったのに対し、実施例２のＦＥＴ１１０では下面１２ｂにおける分解領域の面積比率が０．０６％であった。このように、実施例２の製造方法によれば、下面１２ｂにおける窒素の離脱をより効果的に抑制できる。

なお、上述した実施例１、２では、半導体基板１２の上面１２ａを覆う保護膜６０のうちのソース領域３０とコンタクト領域３２の上側の部分を除去した。保護膜６０を除去する工程では、ソース領域３０とコンタクト領域３２の表面にダメージが加わったり、これらの表面に薄い保護膜６０が残存する場合がある。しかしながら、実施例１、２の製造方法では、少なくとも半導体基板１２の下面１２ｂに対するダメージ等を抑制できる。なお、他の実施形態では、ソース領域３０とコンタクト領域３２の上部の保護膜６０にドーパントを注入して、この部分の保護膜６０を半導体層（例えば、ソース領域３０とコンタクト領域３２の一部）として利用してもよい。このように保護膜６０を半導体層として利用すれば、半導体基板１２の上面１２ａに対するダメージ等を抑制できる。

また、上述した実施例１、２では、ゲート電極２２の下部の保護膜６０をゲート絶縁膜２０の一部として利用する。このため、ゲート電極２２の下部の保護膜６０を除去する必要が無く、ゲート電極２２の下部の上面１２ａに対するダメージ等を抑制できる。なお、他の実施形態においては、ゲート電極２２の下部の保護膜６０を除去してもよい。すなわち、ゲート絶縁膜２０が絶縁膜６２のみによって構成されていてもよい。

また、上述した実施例１、２では、ボディ領域３４等のドーパントを活性化させるアニール工程の前に保護膜５０に対してｎ型不純物を注入した。しかしながら、当該アニール工程の後に保護膜５０に対してｎ型不純物を注入してもよい。但し、この場合には、保護膜５０の内部のｎ型不純物を活性化するためのアニールを別途実施する必要がある。上述した実施例のようにボディ領域３４等のドーパントを活性化させるアニール工程の前に保護膜５０に対してｎ型不純物を注入すると、当該アニール工程において保護膜５０のｎ型不純物も同時に活性化させることができ、効率的にＦＥＴ１０を製造できる。

また、上述した実施例１、２では、半導体層５０（すなわち、保護膜５０）の全体を残存させたが、半導体層５０の一部を除去してもよい。このような構成でも、半導体層５０を残存させた範囲では、半導体基板１２の下面１２ｂに対するダメージ等を抑制できる。

また、保護膜５０として上述した実施例１、２とは異なる材料を用いてもよい。保護膜５０として、ＧａＮ系半導体基板からの窒素の離脱を抑制できる材料（例えば、窒化物）であって、ドーパントの注入によって半導体として機能させることが可能な材料を用いることができる。例えば、保護膜５０が、ＡｌＧａＮ層のみによって構成されていてもよい。また、保護膜５０が、Ｓｉ_３Ｎ_４によって構成されていてもよい。また、保護膜５０が、ＡｌＮ層、ＡｌＧａＮ層、Ｓｉ_３Ｎ_４層のうちの少なくとも２つを組み合わせた多層構造を有していてもよい。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１０：ＦＥＴ、１２：半導体基板、３０：ソース領域、３２：コンタクト領域、３４：ボディ領域、３６：ドリフト領域、３８：バッファ領域、４０：ドレイン領域、５０：半導体層

Claims (5)

1. 半導体素子の製造方法であって、
   ＧａＮ系半導体基板（１２）にドーパントを注入する工程と、
   ドーパントを前記ＧａＮ系半導体基板に注入した後に、前記ＧａＮ系半導体基板の表面に保護膜（５０）をエピタキシャル成長させる工程と、
   前記保護膜にドーパントを注入する工程と、
   前記保護膜をエピタキシャル成長させた後に、前記ＧａＮ系半導体基板を１２００℃以上の温度でアニールすることで、前記ＧａＮ系半導体基板に注入されたドーパントを活性化させる工程、
   を有し、
   ドーパントが注入された前記保護膜が前記半導体素子の半導体層の一部となる、製造方法。
2. 前記保護膜にドーパントを注入する前記工程を実施した後に、前記ＧａＮ系半導体基板を１２００℃以上の温度でアニールする前記工程を実施する、請求項１に記載の製造方法。
3. 前記保護膜がＡｌＮ層を有する、請求項１または２に記載の製造方法。
4. 前記保護膜が、前記ＡｌＮ層と前記ＧａＮ系半導体基板の間に配置されたＡｌＧａＮ層（５０ａ）を有する請求項３に記載の製造方法。
5. 前記半導体素子が、電界効果トランジスタであり、
   前記ＧａＮ系半導体基板が、前記ＧａＮ系半導体基板の下面を含む範囲に配置されたｎ型のドレイン領域（４０）と、前記ＧａＮ系半導体基板の上面を含む範囲に配置されているとともに前記ドレイン領域よりも低いｎ型不純物濃度を有するｎ型のドリフト領域（３６）、を有し、
   前記ＧａＮ系半導体基板にドーパントを注入する前記工程では、前記ＧａＮ系半導体基板の前記上面にｐ型ドーパントを注入することによって前記ドリフト領域内にｐ型のボディ領域（３４）を形成し、
   前記保護膜をエピタキシャル成長させる前記工程では、前記ドレイン領域の範囲内の前記ＧａＮ系半導体基板の前記下面に前記保護膜をエピタキシャル成長させ、
   前記保護膜の表面にドレイン電極（２６）を形成する工程をさらに有する、
   請求項１～４のいずれか一項に記載の製造方法。
   

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