JPH0969611A

JPH0969611A - 半導体装置およびその製造方法

Info

Publication number: JPH0969611A
Application number: JP7224884A
Authority: JP
Inventors: Hidetoshi Matsumoto; 秀俊松本; Isao Obe; 功大部; Makoto Kudo; 真工藤; Takuma Tanimoto; 琢磨谷本; Toru Nakamura; 徹中村; Satoshi Tanaka; 聡田中
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-09-01
Filing date: 1995-09-01
Publication date: 1997-03-11

Abstract

(57)【要約】【目的】相補型ＦＥＴトランジスタ集積回路の製造工程
で、素子特性の面内均一性を確保し向上させる。【構成】半導体基板１上に第１の半導体層を成長させ、
その不要部をエッチングしたのち、必要部を第１マスク
層６で蔽い第２の半導体層を全面に成長させ、その必要
部を第２マスク層１２で覆い不要部をエッチングする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、特にIII‐Ｖ族化合物
半導体による相補型電界効果トランジスタ集積回路に用
いる、半導体装置およびその製造方法に関するものであ
る。

【０００２】

【従来の技術】相補型電界効果トランジスタ集積回路は
低消費電力という特徴をもち、Ｓi‐ＭＯＳＦＥＴによ
り実用化されて広く用いられている。しかし、上記相補
型Ｓi‐ＭＯＳＦＥＴ集積回路では、動作速度に関する
システムの要求に十分応えられず、より一層の高速化が
求められている。上記Ｓi‐ＭＯＳＦＥＴの代わりにＧa
Ａs‐ＦＥＴなどのIII‐Ｖ族化合物半導体を用いること
によって、相補型電界効果トランジスタ集積回路の高速
化が期待できる。したがって、上記相補型ＧaＡs‐ＦＥ
Ｔ集積回路の検討が各所で行われている。

【０００３】相補型ＧaＡs‐ＦＥＴ集積回路の高速性を
実証するためには、Ｓi‐ＭＯＳＦＥＴなみに微細化し
た素子を用いる必要がある。ところが従来用いられてい
た素子の多くは、ソース・ドレイン領域にイオン打ち込
みで形成した高濃度ドープ半導体層を有しており、この
イオン打ち込み高濃度ドープ半導体層の影響によって短
チャネル効果が顕著である。このため、上記Ｓi‐ＭＯ
ＳＦＥＴなみの微細化は実現されていない。短チャネル
効果を抑制するためには、イオン打ち込みによる高濃度
ドープ半導体層に代わり、エピタキシャル成長により形
成した高濃度ドープ半導体層のキャップ層を採用する方
法が有効である。

【０００４】キャップ層を有する素子を用いた相補型Ｇ
aＡs‐ＦＥＴ集積回路の従来例を、特開昭５８‐１４７
１６７号により図２に示した。この従来例ではｐ型ＦＥ
Ｔおよびｎ型ＦＥＴにそれぞれｐ型ＧaＡs層９およびｎ
型ＧaＡs層４の補助層（キャップ層）を設けている。チ
ャネル部はアンドープＧaＡs層１９／ｐ型ＡlＧaＡｓ層
８およびアンドープＧａＡs層１９／ｎ型ＡlＧaＡs層３
の変調ドープ構造を用い、キャリア輸送特性の改善をは
かっている。なお、上記従来例では、集積回路の具体的
な製造方法が述べられていない。イオン打ち込みによる
高濃度ドープ半導体層を有する素子を用いた相補型Ｇa
Ａs‐ＦＥＴ集積回路の製造方法における従来例として
は、図３に示したものが知られている（アイ・イー・イ
ー・イー、エレクトロン・デバイス・レターズ（ＩＥＥ
ＥＥlectron Ｄevice Ｌett．）ｖol．ＥＤＬ‐７，p
p.１８２）。この従来例では、半絶縁性ＧaＡs基板１の
全面に、形成したアンドープＧaＡs層１９、アンドープ
ＡlＧaＡs層２４、ｐ型ＧaＡs層９およびＷＮ層２１の
不要部を（ａ）のようにエッチング除去し、アンドープ
ＧaＡs層２０、アンドープＡlＧaＡs層２５、ｎ型ＧaＡ
s層４をウエハ全面に成長して、必要領域には単結晶を
不要領域には多結晶１０を（ｂ）に示すように形成し、
多結晶の選択エッチングにより不要領域の多結晶１０を
除去したのち、ｎ型ＧaＡs層４、ｐ型ＧaＡs層９および
ＷＮ層２１を加工して（ｃ）のようにゲート電極を形成
し、ｎ型イオン打ち込み層２８，２９およびｐ型イオン
打ち込み層２６，２７を（ｄ）のように形成し、アニー
ルによって上記イオン打ち込み層を活性化したのち、
（ｅ）に示すようにソース電極１３，１５およびドレイ
ン電極１４，１６を形成する方法を用いている。

【０００５】

【発明が解決しようとする課題】図２に示す特開昭５８
‐１４７１６７号による構造の集積回路を製造するに際
しては、つぎのような課題が発生する。図２の構造にお
いて、ｐ型ＦＥＴを構成するｐ型ＡlＧaＡs層８、ｐ型
ＧaＡs層９の各層と、ｎ型ＦＥＴを構成するｎ型ＡlＧa
Ａs層３、ｎ型ＧaＡs層４の各層は、互いにその導電型
が異なっており、それぞれ異なる不純物をドーピングす
る必要がある。このため、１回のエピタキシャル成長で
は図２に示すような構造が実現できず、２回のエピタキ
シャル成長が必要になる。この２回目のエピタキシャル
成長層の面内均一性を確保する方法が、上記構造の集積
回路を製造する際の課題である。

【０００６】例えば、アンドープＧaＡs層１９、ｎ型Ａ
lＧaＡs層３、ｎ型ＧaＡs層４の各層を成長し、不要部
をエッチング除去してｐ型ＡlＧaＡs層８、ｐ型ＧaＡs
層９の各層を成長する手順を用いた場合について検討す
る。２回目の成長層であるｐ型ＡlＧaＡs層８とｐ型Ｇa
Ａs層９の各層を必要領域に形成するためには、選択エ
ピタキシャル成長技術を用いることができる。しかし、
ウエハ全面に成長した場合のように均一な厚さの成長層
を得ることは、上記の選択エピタキシャル成長技術では
困難である。また、ｐ型ＡlＧaＡs層８やｐ型ＧaＡs層
９の各層を必要領域に形成するためには、図３に示した
製造方法の一部を採用することもできる。すなわち、ｐ
型ＡlＧaＡs層８とｐ型ＧaＡs層９とが不要な領域をマ
スク材料ＷＨで被覆し、ｐ型ＡlＧaＡs層８とｐ型ＧaＡ
s層９をウエハ全面に成長して、必要領域に単結晶を形
成し不要領域には多結晶を形成することにより、多結晶
の選択エッチングを用いて不要領域の多結晶を除去する
方法を用いることもできる。この方法によって、全面成
長による均一な厚さの成長層を得ることができるが、そ
の後の多結晶の選択エッチングにおいて、単結晶とのエ
ッチング選択比を大きくすることが困難であり、そのた
め単結晶の一部も削られることになって、成長層厚さの
面内均一性が損なわれてしまう。

【０００７】上記のように、図２に示す構造を有する集
積回路を製造する際には、２回目のエピタキシャル成長
層の面内均一性を確保することが難しく、このため、上
記構造の集積回路では、実用上十分な素子特性の面内均
一性を得ることが困難であった。

【０００８】

【課題を解決するための手段】上記課題を解決するため
には、半導体基板上に第１の半導体層を成長する工程
と、上記第１の半導体層の不要部をエッチングする工程
と、第１の半導体層の必要部を第１マスク層で上部およ
び側面を覆うように被覆して、第２の半導体層を全面に
成長する工程と、上記第２の半導体層の必要部の上を第
２マスク層で被覆して、第２の半導体層の不要部をエッ
チングする工程とを用いればよい。また、上記第１マス
ク層で被覆する領域が、上記第１の半導体の必要部とゲ
ート電極接続用パッドを含む領域であることにより解決
される。

【０００９】

【作用】本発明による半導体装置の製造方法を図１に示
す構造の例により説明する。半絶縁性ＧaＡs基板１上に
第１の半導体層に相当するアンドープＧaＡs層とアンド
ープＡlＧaＡs層との積層構造２、ｎ型ＡlＧaＡs層３、
ｎ型ＧaＡs層４の各層を成長し、アンドープＧaＡs層と
アンドープＡlＧaＡs層との積層構造２、ｎ型ＡlＧaＡs
層３、ｎ型ＧaＡs層４の各層における不要部をエッチン
グしたのち、上記アンドープＧaＡs層とアンドープＡl
ＧaＡs層との積層構造２、ｎ型ＡlＧaＡs層３、ｎ型Ｇa
Ａs層４からなる第１の半導体層の必要部を、第１マス
ク層６に相当するＳiＯ₂などで被覆するが、この被覆す
る領域は、図４の集積回路平面図に示すように、上記半
導体層の必要部とゲート電極接続用パッド３０とを含む
点線で示す領域３１で、第１の半導体層の必要部の上部
および側面を覆う領域である。このようにした効果とし
て、ゲート電極１７の段切れを防止して集積回路の製造
歩留りを向上させることができた。その理由をつぎに説
明する。ＭＢＥ法によりアンドープＧaＡs層とアンドー
プＡlＧaＡs層の積層構造７、ｐ型ＡlＧaＡs層８、ｐ型
ＧaＡs層９を基板全面に成長する際には、ＳiＯ₂の第１
マスク層６上の成長層は図１（ｂ）に示すように多結晶
層１０になる。多結晶層１０と単結晶層７，８，９の境
界付近には高密度の結晶欠陥を生じる。このため、つぎ
のホトレジストを第２マスク１１として、硫酸系のウエ
ットエッチング液によりアンドープＧaＡs層とアンドー
プＡlＧaＡs層の積層構造７、ｐ型ＡlＧaＡs層８、ｐ型
ＧaＡs層９の各層の不要部（多結晶層１０を含む）を
（ｃ）に示すように除去する工程において、多結晶層１
０と単結晶層７，８，９の境界付近のエッチングが速く
進行し、ＳiＯ₂の第１マスク６の端部近傍におけるアン
ドープＧaＡs層とアンドープＡlＧaＡs層との積層構造
２に削れ込み３２が溝として発生する。第１マスク６に
よる被覆領域がゲート電極の接続用パッド３０を形成す
る領域を含まないものである場合には、ゲートの引き出
し部が第１マスク６の端部近傍に生じる、上記削れ込み
３２をまたぐことになり、図５（ａ）に示すような段切
れ３３が生じてしまう。本発明では第１マスクが被覆す
る領域がゲート電極の接続用パッド３０を形成する領域
を含むようにしたため、活性層外に設けたゲート電極の
引き出し部は第１マスク６の端部付近に生じる削れ込み
３２をまたぐことがないため、図５（ｂ）に示すように
上記段切れ３３の発生を防止することができる。なお、
本素子ではｎ型およびｐ型のＡlＧaＡs層３，８がそれ
ぞれ活性層に相当する。

【００１０】第２の半導体層不要部のエッチングは、上
記第２の半導体層の必要部を第２マスク１１で被覆して
行うので、選択エッチングを用いた場合のように、第２
の半導体層の必要部における面内均一性が損なわれるこ
とはない。また、第２の半導体層の不要部をエッチング
する際には、第１の半導体層の必要部が第１マスク層６
で被覆されているため、上記第１の半導体層の必要部に
おける面内均一性は保たれた状態のままである。

【００１１】また、上記手順に代わり、アンドープＧa
Ａs層とアンドープＡlＧaＡs層との積層構造２、ｐ型Ａ
lＧaＡs層８、ｐ型ＧaＡs層９の各層をはじめに成長
し、ｎ型ＡlＧaＡs層３およびｎ型ＧaＡs層４の各層を
後から、アンドープＧaＡs層とアンドープＡlＧaＡs層
の積層構造７を介して成長する手順を用いてもよく、こ
の場合における作用も前記手順における場合と同様であ
る。

【００１２】上記構成に引き続き相補型電界効果トラン
ジスタ集積回路を完成させるためには、所定部にソース
電極１３，１５およびドレイン電極１４，１６を形成
し、ｎ型ＧaＡs層４およびｐ型ＧaＡs９の一部をエッチ
ングしてゲート電極１７，１８をそれぞれ形成する。こ
のエッチングおよびゲート電極の形成は、ｐ型ＦＥＴと
ｎ型ＦＥＴとで個別に行ってもよいし、同時に並行して
行ってもよい。

【００１３】上記手段は図１に示した構造に限らず、２
回のエピタキシャル成長を必要とする半導体装置を製造
する際に、ウエハ上の異なる位置にある１回目のエピタ
キシャル成長層の必要部、および２回目のエピタキシャ
ル成長層の必要部における面内均一性を確保する方法と
して有効である。また上記手段は、エピタキシャル成長
技術の特徴であるヘテロ接合形成を利用したヘテロ接合
素子を、製造する際に用いるのに好適である。

【００１４】

【実施例】つぎに本発明の実施例を図面とともに説明す
る。図１は本発明による半導体装置およびその製造方法
の一実施例を示す図で、（ａ）〜（ｅ）はそれぞれの製
造工程を示す図である。本実施例はIII‐Ｖ族化合物半
導体を用いた相補型電界効果トランジスタ集積回路に適
用したものであって、上記集積回路の製造方法を図１に
より説明する。

【００１５】半絶縁性ＧaＡs基板１上に、分子線エピタ
キシャル（ＭＢＥ）法によってアンドープＧaＡs層とア
ンドープＡlＧaＡs層との積層構造２、ｎ型ＡlＧaＡs層
３、ｎ型ＧaＡs層４からなる第１の半導体層を順次成長
する。ここで、ｎ型のドーパントとしてはＳiを用い
た。また、成長時の基板温度は６００℃とした。ホトレ
ジストをマスク５にして硫酸系のウエットエッチング液
を使用して、アンドープＧaＡs層とアンドープＡlＧaＡ
s層との積層構造２、ｎ型ＡlＧaＡs層３、ｎ型ＧaＡs層
４の不要部を、図１（ａ）に示すようにエッチング除去
する。このとき、上記マスク５の外の領域におけるアン
ドープＧaＡs層とアンドープＡlＧaＡs層との積層構造
２は、全層をエッチングせずに一部を残置する。つぎ
に、アンドープＧaＡs層とアンドープＡlＧaＡs層との
積層構造２、ｎ型ＡlＧaＡs層３、ｎ型ＧaＡs層４から
なる第１の半導体層必要部の上部および側面とともにゲ
ート電極接続用パッドを含む領域に、図１（ｂ）に示す
ようにＳiＯ₂からなる第１マスク６を形成し、ＭＢＥ法
によりアンドープＧaＡs層とアンドープＡlＧaＡs層と
の積層構造７、ｐ型ＡlＧaＡs層８、ｐ型ＧaＡs層９か
らなる第２の半導体層を基板全面に成長する。この際、
上記ＳiＯ₂の第１マスク層６上の成長層は図示のように
多結晶層１０となる。ここで、ｐ型のドーパントとして
はＢeを用いた。また、成長時の基板温度は６００℃と
した。つぎに図１（ｃ）に示すように、上記第２の半導
体層の必要部の上にホトレジスト１１を第２マスクとし
て形成し、硫酸系のウエットエッチング液により、アン
ドープＧaＡs層とアンドープＡlＧaＡs層との積層構造
７、ｐ型ＡlＧaＡs層８、ｐ型ＧaＡs層９の各層におけ
る、上記多結晶層１０を含む不要部を図１（ｃ）のよう
にエッチング除去する。この際、上記第２の半導体層を
形成する単結晶部と上記多結晶部１０の境界をなす第１
マスク６の端部近傍のアンドープＧaＡs層とアンドープ
ＡlＧaＡs層との積層構造２には図１（ｃ）に示すよう
な断面楔形の削れ込み３２を発生する。ついで、ＳiＯ₂
層１２をウエハの全面に被着し、図１（ｄ）に示すよう
にリフトオフ法により、ＡuＧe／Ｗ／Ｎi／Ａuの積層膜
からなるｎ型ＦＥＴのソース電極１３、ドレイン電極１
４を形成し、合金化処理を行う。つづいてリフトオフ法
により、Ｐt／Ｔi／Ｐt／Ａuの積層膜からなるｐ型ＦＥ
Ｔのソース電極１５、ドレイン電極１６を形成する。ゲ
ート電極形成部のｎ型ＧaＡs層４およびｐ型ＧaＡs層９
を反応性イオンエッチング（ＲＩＥ）法により選択的に
エッチング除去し、リフトオフ法によってＭo／Ｔi／Ｐ
t／Ａuの積層膜からなるゲート電極１７および１８を、
図１（ｅ）に示すように形成する。

【００１６】本実施例では上記のように、半絶縁性Ｇa
Ａs基板上に第１の半導体層の各層を成長し、第１の半
導体層の不要部をエッチングして除去したのち、上記第
１の半導体層の必要部の上部および側面とゲート電極接
続用パッドを含む領域を覆うように、第１マスク層で被
覆して、第２の半導体層を全面に成長し第２の半導体層
の必要部の上を第２マスク層で被覆し、第２の半導体層
の不要部をエッチングにより除去する手順を用いた。そ
の結果として、第１および第２の半導体層の必要部にお
ける、それぞれの面内均一性を確保することができ、素
子特性の面内均一性を向上させることができた。また、
本実施例ではゲート電極形成部のｎ型ＧaＡs層４のエッ
チングによる除去およびｎ型ＦＥＴのゲート電極１７の
形成と、ゲート電極形成部のｐ型ＧaＡs層９のエッチン
グ除去およびｐ型ＦＥＴのゲート電極１８の形成とを、
同時に並行して行ったので、これらの工程を個別に行っ
た場合に比べて製造工程を短縮できた。

【００１７】本実施例では、ｎ型ＡlＧaＡs層３、ｎ型
ＧaＡs層４を先に成長し、ｐ型ＡlＧaＡs層８、ｐ型Ｇa
Ａs層９を後に成長する手順を用いたが、その効果とし
てｐ型ＡlＧaＡs層８、ｐ型ＧaＡs層９を先に成長する
手順を用いた場合に比べて、ｐ型ドーパントであるＢe
の熱拡散を抑制でき、ｐ型ＦＥＴの特性劣化を避けるこ
とができた。その理由をつぎに説明する。６００℃にお
けるＧaＡs中のＢeの拡散係数は１０~¹⁶cｍ²／sec 程度
である。したがって、ｐ型ＡlＧaＡs層８、ｐ型ＧaＡs
層９を先に成長する手順を用いると、後に行うｎ型Ａl
ＧaＡs層３、ｎ型ＧaＡs層４の成長時における６００℃
の高温でＢeが数ｎｍ拡散してしまう。このため、ｐ型
ＡlＧaＡs層８のＢeは隣接するアンドープＧaＡs層とア
ンドープＡlＧaＡs層の積層構造７中に拡散して、２次
元正孔ガスの移動度低下を引き起こし、ｐ型ＦＥＴの特
性は劣化してしまう。ｐ型ＡlＧaＡs層８、ｐ型ＧaＡs
層９を後から成長する手順を用いると、上記Ｂeの熱拡
散を避けることができる。この場合には６００℃におけ
るＧaＡs層中のＳiの拡散係数が１０~¹⁸cｍ²／sec 程度
でＢeより約２桁小さいので、ｎ型ＡlＧaＡs層３、ｎ型
ＧaＡs層４中のＳiの熱拡散は問題にならない。

【００１８】また本実施例では、アンドープＧaＡs層と
アンドープＡlＧaＡs層の積層構造２を含む第１の半導
体層の不要部をエッチングする際に、マスク外領域のア
ンドープＧaＡs層とアンドープＡlＧaＡs層との積層構
造２は、全層をエッチングせずに一部を残置し、アンド
ープＧaＡs層とアンドープＡlＧaＡs層との積層構造７
を含む第２の半導体層を用いた。これにより、ゲート電
極１７および１８の形成時における接続用パッドとの間
に不連続部を生じる段切れを防止できた。その理由を図
６によりつぎに説明する。本実施例ではゲート電極形成
部のｎ型ＧaＡs層４とｐ型ＧaＡs層９をエッチング除去
する際に反応性イオンエッチング（ＲＩＥ）法による選
択エッチングを用いている。ここで、ｎ型ＧaＡs層４と
ｐ型ＧaＡs層９のエッチング残りによる素子特性の面内
不均一を避けるため、オーバーエッチングを行う必要が
ある。そのため、図２に示す従来例のようにアンドープ
ＧaＡs１９を用いた場合には、上記エッチングによるア
ンドープＧaＡs層１９の削れ込みが、図６（ａ）のよう
に発生し、メサ段差が増大することになり、ゲート電極
１８被着時に接続用パッド２３との間に、不連続となる
段切れ２２が生じ、集積回路の製造歩留りが著しく低下
してしまう。しかしながら、本実施例のようにアンドー
プＧaＡs層とアンドープＡlＧaＡs層との積層構造２お
よび７を用いた場合には、積層構造２および７中のアン
ドープＡlＧaＡs層によりエッチングが停止されるの
で、図６（ｂ）のようにエッチングによる削れ込みの進
行を抑制することができる。そのため、上記積層構造中
のアンドープＡlＧaＡs層の間隔を十分密にすることに
より、段切れ現象を（ｂ）に示すように防止することが
できる。

【００１９】つぎに、第２の半導体層の形成に際し、第
１の半導体層の必要部を含む所定の領域にＳiＯ₂からな
る第１マスク６を形成するが、上記第１マスクが被覆す
る領域は、図５に示すようにゲート電極１７の接続用パ
ッド３０を形成する位置も含む点線で囲む領域３１とし
たので、ゲート電極の引き出し部が第１マスク６の端部
付近の削り込みをまたぎ、接続が不連続になるいわゆる
段切れを生じることはない。

【００２０】

【発明の効果】上記のように本発明による半導体装置お
よびその製造方法は、半導体基板上に第１の半導体層を
成長する工程と、上記第１半導体層の不要部をエッチン
グする工程と、上記第１半導体層の必要部を第１マスク
層で上部および側面を覆うように被覆して、第２の半導
体層を全面に成長する工程と、上記第２の半導体層の必
要部の上を第２マスク層で被覆して、上記第２の半導体
層の不要部をエッチングする工程とを含むことによっ
て、上記半導体層の必要部における面内均一性を確保す
ることができ、素子特性の面内均一性を向上させること
が可能である。その結果、キャップ層を有する素子を用
いた相補型電界効果トランジスタ集積回路を安定に製造
でき、短チャネル効果の抑制により素子を微細化して集
積回路の高速化を達成することができる。

【図面の簡単な説明】

【図１】本発明による半導体装置の一実施例を示す図
で、（ａ）〜（ｅ）はそれぞれの製造工程を示す図であ
る。

【図２】従来技術による半導体集積回路の断面を示す図
である。

【図３】従来技術による半導体集積回路の製造方法を示
す図で、（ａ）〜（ｅ）はそれぞれの工程を示す図であ
る。

【図４】本発明による半導体集積回路の平面図である。

【図５】ｎ型ＦＥＴ部のゲート電極に沿う断面図で、
（ａ）は従来技術による場合の断面図、（ｂ）は本発明
による場合の断面図である。

【図６】ｐ型ＦＥＴ部のゲート電極に沿う断面図で、
（ａ）は従来技術による場合の断面図、（ｂ）は本発明
による場合の断面図である。

【符号の説明】

１…半導体基板２，３，４…第１の半導体層３，８…活性層６…第１マスク層７，８，９…第２の半導体層１１…第２マスク層１７，１８…ゲート電極層

───────────────────────────────────────────────────── フロントページの続き (72)発明者谷本琢磨東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者中村徹東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者田中聡東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】半導体基板上に第１の半導体層を成長する
工程と、上記第１の半導体層の不要部をエッチングする
工程と、上記第１の半導体層の必要部を第１マスク層で
上部および側面を覆うように被覆して、第２の半導体層
を全面に成長する工程と、上記第２の半導体層の必要部
の上を第２マスク層で被覆して、上記第２の半導体層の
不要部をエッチングする工程とを含む半導体装置の製造
方法。
【請求項２】半導体基板上に第１の半導体層を成長する
工程と、上記第１の半導体層の不要部をエッチングする
工程と、上記第１の半導体層の必要部を第１マスク層で
上部および側面を覆うように被覆して、第２の半導体層
を全面に成長する工程と、上記第２の半導体層の必要部
の上を第２マスク層で被覆して、上記第２の半導体層の
不要部をエッチングする工程とを含む相補型電界効果ト
ランジスタ集積回路の製造方法。
【請求項３】上記第１マスク層で被覆する領域は、上記
第１の半導体層の必要部とゲート電極接続用パッドを含
む領域であることを特徴とする請求項２記載の相補型電
界効果トランジスタ集積回路の製造方法。
【請求項４】半導体基板上に第１の半導体層を成長する
工程と、上記第１の半導体層の不要部をエッチングする
工程と、上記第１の半導体層の必要部を第１マスク層で
上部および側面を覆うように被覆して、第２の半導体層
を全面に成長する工程と、上記第２の半導体層の必要部
の上を第２マスク層で被覆して、上記第２の半導体層の
不要部をエッチングする工程とを含むIII‐Ｖ族化合物
半導体相補型電界効果トランジスタ集積回路の製造方
法。
【請求項５】上記第１の半導体層は、第１の高濃度ドー
プ半導体層を含み、上記第２の半導体層は上記第１の高
濃度ドープ半導体層とは導電型が異なる、第２の高濃度
ドープ半導体層を含む半導体層であることを特徴とする
請求項３記載のIII‐Ｖ族化合物半導体相補型電界効果
トランジスタ集積回路の製造方法。
【請求項６】半導体基板上に第１の高濃度ドープ半導体
層を含む第１の半導体層を成長する工程と、上記第１の
半導体層の不要部をエッチングする工程と、上記第１の
半導体層の必要部を第１マスク層で上部および側面を覆
うように被覆して、上記第１の高濃度ドープ半導体層と
は導電型が異なる第２の高濃度ドープ半導体層を含む第
２の半導体層を全面に成長する工程と、上記第２の半導
体層の必要部の上を第２マスクで被覆して、上記第２の
半導体層の不要部をエッチングする工程と、上記第１の
高濃度ドープ半導体層の一部を含む第１の半導体層をエ
ッチングし、エッチングした領域に第１のゲート電極層
を被着する工程と、上記第２の高濃度ドープ半導体層の
一部を含む第２の半導体層をエッチングし、エッチング
した領域に第２のゲート電極層を被着する工程とを含む
III‐Ｖ族化合物半導体相補型電界効果トランジスタ集
積回路の製造方法。
【請求項７】上記第１の高濃度ドープ半導体層の一部お
よび上記第２の高濃度ドープ半導体層の一部のエッチン
グは、エッチングした領域にゲート電極層を被着する工
程を含むことを特徴とする請求項６記載のIII‐Ｖ族化
合物半導体相補型電界効果トランジスタ集積回路の製造
方法。
【請求項８】上記第１の半導体層および第２の半導体層
は、ヘテロ接合を有することを特徴とする請求項１また
は２または請求項４から請求項６のいずれかに記載の半
導体装置の製造方法。
【請求項９】上記第１の高濃度ドープ半導体層は、ｎ型
ＧaＡsであり、第２の高濃度ドープ半導体層がｐ型Ｇa
Ａsであることを特徴とする請求項５から請求項７のい
ずれかに記載のIII‐Ｖ族化合物半導体相補型電界効果
トランジスタ集積回路の製造方法。
【請求項１０】上記第１の半導体層は、ｎ型ＡlＧaＡs
を含み、第２の半導体層がｐ型ＡlＧaＡsを含むことを
特徴とする請求項４から請求項６、または請求項８のい
ずれかに記載のIII‐Ｖ族化合物半導体相補型電界効果
トランジスタ集積回路の製造方法。
【請求項１１】上記第１の半導体層は、アンドープＧa
ＡsとアンドープＡlＧaＡsとの積層構造を含み、上記第
２の半導体層がアンドープＧaＡsとアンドープＡlＧaＡ
sとの積層構造を含むことを特徴とする請求項１または
２、または請求項４から請求項６のいずれか、または請
求項８あるいは請求項１０のいずれかに記載のIII‐Ｖ
族化合物半導体相補型電界効果トランジスタ集積回路の
製造方法。
【請求項１２】半導体基板と、該半導体基板上の異なる
活性層を有する複数の半導体素子を備え、少なくとも一
つの半導体素子が有するメサ型の活性層と活性層外の引
き出し電極とを囲む、半導体の溝を有する半導体装置。
【請求項１３】半導体基板と、該半導体基板上のｐ型お
よびｎ型電界効果トランジスタを備え、上記ｎ型電界効
果トランジスタが有するメサ型の活性層と活性層外に設
けたゲート接続用パッドとを囲む、半導体の溝を有する
半導体装置。
【請求項１４】半導体基板と、該半導体基板上のｐ型お
よびｎ型電界効果トランジスタを備え、上記ｐ型電界効
果トランジスタが有するメサ型の活性層と活性層外に設
けたゲート接続用パッドとを囲む、半導体の溝を有する
半導体装置。
【請求項１５】上記半導体装置は、III‐Ｖ族化合物半
導体を含んで形成されていることを特徴とする請求項１
２から請求項１４のいずれかに記載の半導体装置。
【請求項１６】上記半導体基板は、半絶縁性ＧaＡs基板
であり、上記半導体基板上における半導体素子の活性層
が、ＧaＡsまたはＡlＧaＡsを含むことを特徴とする請
求項１２から請求項１５のいずれかに記載の半導体装
置。