JPH0444328A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH0444328A
JPH0444328A JP2153395A JP15339590A JPH0444328A JP H0444328 A JPH0444328 A JP H0444328A JP 2153395 A JP2153395 A JP 2153395A JP 15339590 A JP15339590 A JP 15339590A JP H0444328 A JPH0444328 A JP H0444328A
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doped layer
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semiconductor device
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Mitsunori Nakatani
光徳 中谷
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置及びその製造方法に関し、特に、
一方のオーミック層を能動層の上に設け、かつ他方のオ
ーミック電極を能動層の内部もしくは横に設けた半導体
装置の構造とその製造方法に関するものである。
〔従来の技術] 第1)図は従来の一般的な電界効果トランジスタ(以下
、FETと称す)の構造を示しており、図において、1
は半絶縁性基板、2はイオン注入により形成された低濃
度ドープ層、4a、4bはイオン注入により低濃度ドー
プ層2に隣接して形成された高濃度ドープ層である。ま
た、5は低濃度ドープ層2上に設けたゲート電極、7.
8はドレイン電極、ソース電極である。
本装置の製造方法は、まず、半絶縁性基板l内にイオン
注入により低濃度ドープ層2を形成し、その後、基板上
にゲート電極を5を設け、高濃度イオン注入のためのマ
スクパターンを形成し、イオン注入により高濃度ドープ
層4a、4bを形成し、さらに高濃度ドープ層4a、4
b上にそれぞれソース電極8及びドレイン電極7を形成
したものである。
オーミック抵抗を低くするにはドープ層の濃度を高く設
定することが必要であるが、このような構成の半導体装
置においては、高濃度ドープ層4a、4bをイオン注入
法によりを形成しているので、その濃度は最大でも〜2
X10”個/cta”程度にしか設定できず、オーミッ
ク抵抗の低下を図るには限度があった。
また、さらに高濃度ドープ層4a、4bが基板内に形成
されているため、基板内部に欠陥があるとリーク電流(
バルク内リーク電流)が発生し易く、特に素子を微細化
した場合にはこのバルク内リーク電流が大きな問題とな
っていた。
そこで、このようなオーミック抵抗及び半絶縁性基板内
部のリーク電流の低減を目的としたものとして第8図に
示す構造のものがある。即ち、第8図は°88年度秋季
応用物理学会予稿集P991゜NO,5P−G−3に示
された半導体装置を示す断面図であり、図において、1
は半絶縁性基板、2は低濃度ドープ層(n層)、4a、
4bは高濃度ドープのエビ層(n層層)、5はゲート電
極、7はドレイン電極、8はソース電極、9a、9bは
絶縁膜である。
また、第9図(a)〜(d)は第8図の半導体装置の製
造主要工程を示したものであり、第8図と同一符号は同
一部分を示し、9は絶縁膜である。以下、製造工程につ
いて図に従って説明する。
第9図(a)は、半絶縁性基板1の主面の一部にドーピ
ングにより能動層となる低濃度n層2を形成し、さらに
該基板1上に、高融点金属であるWSLx等のゲート電
極5を形成した後、前記半絶縁性基板1全面に絶縁膜9
を堆積した様子を示したものである。
次にRI E (Reactive Ion Etch
in)等で前記半絶縁性基板1をエツチングすると、前
記ゲート電極5の側壁に絶縁膜9a、9bが残り、第9
図(b)の構造となる。
次にエピタキシャル成長法によって、前記ゲート電極5
および絶縁膜9a、9bを形成した部分以外の前記半絶
縁性基板1上に、高濃度にドーピングされた高濃度n”
層4を成長させる。その後、次に前記半絶縁性基板1上
の前記高濃度n゛°層4a、4bで、前記低濃度n層2
以外の部分を除去し、第9図(C)の構造を得る。
最後に、高濃度n”層4a、4b上にそれぞれオーミッ
ク電極であるドレイン電極8.ソース電極7を形成する
と、第9図(d)、つまり第8図の構造のFETが完成
する。
ところが、第9図の半導体装置の製造方法においては、
ゲート電極5形成のためのエッチング工程、及び該ゲー
ト電極5の両側壁に絶縁膜9a。
9bをサイドウオールとして残すためのエツチング工程
を行った際に、半導体基板1の表面がプラズマ等に晒さ
れ、ダメージを受ける恐れがある。
このように表面付近にダメージを受けた基板1上に高濃
度n−4エビ層4a、4bを形成すると、半導体基板1
とエピタキシャル層4a、4bの界面の結晶構造に欠陥
が発生する。従って、その後の工程において、基板1上
に高濃度のエピタキシャル層4a、4bを形成してオー
ミック抵抗の低減を図ったにもかかわらず、上記の欠陥
が原因で所望のFET性能が得られないという問題点が
ある。
また、第8図に示した従来の半導体装置の製造方法の改
良法として第10図(3)〜(d)に示す方法がある。
以下、本方法について簡単に説明する。
まず、半絶縁性基板1上に、低濃度n層2.及び高濃度
n”層4を同時にエピタキシャル成長させた後、所定の
部分に開口部を有するレジストパターンlljを設け(
第10図(al)、ウェットエツチングあるいはRIE
により該パターンをマスクとして高濃度n”層をエツチ
ング除去し、さらにレジストlljも除去する。
その後、第10図Cb+に示すように、基板全面ににゲ
ート金属材料をスパツクし、ゲート電極形成部分に写真
製版によりレジストパターンllkを形成し、該レジス
トパターンllkをマスクとしてゲート金属材料をエツ
チングしてゲート電極5を形成する(第10図(C))
その後、高濃度n”層4a、4b上にそれぞれソース電
極8及びドレイン電極7を形成して完成する(第10図
cd))。
このような製造方法においては、低濃度n層2と高濃度
n”層4とを同時に連続してエピタキシャル成長により
形成しているので、第9図による製造方法によるものに
比し、低濃度n層2と高濃度n”層4との界面の欠陥を
大幅に低減できる。
しかしながら、本製造方法の問題点は、高濃度n゛°層
4a、4bの狭い凹部に信転性が高く、かつ微細なゲー
ト電極5を形成するのが非常に困難であるということで
ある。
即ち、一般に、レジストの膜厚tとレジストの幅lとの
関係は第13図に示すようになっており、レジストの膜
厚tによってはその大きさが微妙に変化するだけでレジ
ストの幅lが大きく変化する可能性がある。従って、レ
ジストllkの形成において膜厚tと幅lをグラフの極
小値あるいは極大値となるように設定できればよいが、
本方法のように狭い凹部にレジストパターンを形成する
場合には、レジストの膜厚のバラツキを避けることはで
きず、これに付随して設定通りに再現性。
制御性よくゲート電極5を形成することができなかった
〔発明が解決しようとする課題〕
以上のように、第8図に示した構造のFETは第1)図
のものと比較してオーミック抵抗が低くなることと、半
絶縁基板1内部でのリーク電流の低減とが期待されるが
、第9図及び第10図に示す製造方法にはそれぞれ上述
した問題点があり、良好な性能のFETが得られる製造
方法の確立は全く困難であった。
この発明は上記のような問題点を解消するためになされ
たもので、第1の発明は、FF、Tの高濃度ドープ層と
オーミック電極とのコンタクト抵抗を低減し、かつ基板
内リーク電流の低減を実現することができる構造の半導
体装置を簡便に製造することができる半導体装置の製造
方法を提供することを目的とする。
さらに、第2の発明は、第1の発明の半導体装置の構造
を取りながら、さらにゲート・ソース間抵抗低く、ゲー
ト・ドレイン間耐圧高く、動作周波数高く、電力効率高
い、高性能な半導体装置を簡単に製造することができる
半導体装置の製造方法を提供することを目的とする。
さらに、第3の発明は、第1の発明および第2の発明ム
こよる半導体装置の構造を用いたインバータ回路を有す
る半導体装置を提供することを目的とする。
さらに第4の発明は、第5の発明のインバータ回路を簡
便に製造することができる半導体装置の製造方法を提供
することを目的とする。
〔課題を解決するための手段〕
本発明の第1の発明に係る半導体装置の製造方法は、F
ETのオーミック抵抗を下げる2つの高濃度層がゲート
電極の両側に形成されるとともに、一方の高濃度層が能
動層上に設けられ、他方の高濃度層を能動層中もしくは
横に設けられた半導体装置の製造方法において、能動層
とオーミック電極直下の高濃度層を同時にエピタキシャ
ル成長させて、不必要な高濃度層を除去するとともに、
平坦性のよい基板上にゲート電極を形成し、前記オーミ
ック電極とは別のオーミック電極直下の高濃度層をn°
型にイオン注入およびアニール等して形成するものであ
る。
さらに、本発明の第2の発明に係る半導体装置の製造方
法は、能動層とオーミック電極直下の高濃度層を同時に
エピタキシャル成長させて、不必要な高濃度層を除去す
るとともに、前記高濃度層の側壁に絶縁膜を形成し、前
記絶縁膜の側壁にゲート電極を自己整合的に形成し、前
記オルミック電極とは別のオーミック電極直下の高濃度
層をn゛型にイオン注入およびアニール等して形成する
ものである。
さらに、本発明の第3の発明に係る半導体装置は、2つ
のF、 E Tの共通オーミック電極直下の高濃度n”
層の下に能動層(低濃度n層)を設けるとともに、前記
高濃度n”層側壁画側に絶縁膜を設け、前記絶縁膜の両
側壁にゲート電極を設け、前記ゲート電極より離れた両
外側に離して高濃度n゛層を設け、前記高濃度n゛層上
部にオーミックt8iを各々設け、前記高濃度n”層の
片側のFETの前記ゲート電極直下の能動層(n)と前
記高濃度n゛層の間に低濃度n°層を設けることによっ
て、デイプレッション型FETとエンハンスメント型F
ETを同時に形成したインバータ回路である。
さらに本発明の第4の発明に係る半導体装置の製造方法
は、第2の発明の製造方法で、高濃度nO層の両側にF
ETを形成し、片方のFETのゲート電極直下の能動層
(n)と高濃度n層層の間に低濃度n層層を形成し、イ
ンバータ回路を製造する方法である。
〔作用〕
この発明の第1の発明による半導体装置の製造方法では
、n層とn”層の連続エピタキシャル成長によりn層と
n”層との界面の欠陥の発生が防止される。また、n層
の上にn=層を形成する工程と、n層の横にn層層を形
成する工程とは別個に行うので、n”層とn層層との不
純物濃度を別個に設定できる。また、この構造ではn”
層を能動層の上に、n層層は能動層中、もしくはその横
に接して設けたのでバルク内リーク電流を低減できる。
また、この発明の第2の発明における半導体装置の製造
方法では、第1の発明による作用に加え、n”層に対し
てサイドウオールで形成した絶縁膜に対してさらにサイ
ドウオールにてゲート電極を形成したので、ゲート電極
とn”層とを完全に分離しつつ、両者の距離を近接でき
、両者間の抵抗を低くできる。また、ゲート電極がn+
″層に対して自己整合的に形成でき、かつゲート長も短
縮できるので、FETの性能が向上する。
また、この発明の第3の発明における半導体装置は、上
記の第1.第2の発明の特徴を活かしつつ、n層層を形
成してインバータ回路を形成したので、上記第1.第2
の発明による作用と同様に、n層層が能動層上、n層層
が能動層中しくはその横に接して存在することにより基
板内の結晶欠陥に起因するリーク電流を低減できる。さ
らに、n”層とゲート電極の間に絶縁膜を介しているの
で、これらを近接して形成しても両者間の分離を完全に
行うことができ、容易に素子の集積化を図ることができ
る。
また、この発明の第4の発明によれば、ソース層として
の高濃度ドーピング層とドレイン層としての高濃度ドー
ピング層を別々の工程で形成するので、それぞれの不純
物濃度を別個に設定できる。
さらにn”層に対してサイドウオールで形成した絶縁膜
に対してさらにサイドウオールにてゲート電極を形成し
たので、ゲート電極とn”層とを完全に分離しつつ、か
つ、両者の距離を近接でき、両者間の抵抗を低くできる
。また、ゲート長も短縮でき、素子を集積化及び高速動
作が図れる。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第一図は本発明の第1の発明の一実施例による半導体装
置の製造方法により製造された半導体装置の構造を示し
ており、図において、1は半絶縁性基板、2は低濃度ド
ーピングn層(能動層)、4は高濃度ドーピングn”層
、5はゲート電極、6は高濃度ドーピングn9層、7,
8はともにオーミック電極で、一方がソース電極8、他
方がドレイン電極7である。
n型ドーピング層の濃度の大きさは、n”層4>n”層
6>n層2の順で、n”層は1×10′9個/cm3、
n”層6は2X10”個/cm3、nJ!ii2は2X
IO”個/cm”とする。
また、第2図(al〜(flは本発明の第1の発明の一
実施例による半導体装置の製造方法を各主要工程別に示
したものであり、図において、゛第1図と同一符号は同
一部分を示し、3はエツチング終点検出用ストツバ−N
(高濃度n”N4の一部である)、1)a、llb、l
lcはレジストである。
以下、本製造方法について説明する。
まず、第2図(alに示すように、GaAs等の半絶縁
性基板1上にn型の不純物濃度が2X10”個/cm’
の低濃度n層2をO,1μm、AlGaAs等からなる
ストッパー層3を500人、及びn型の不純物濃度がl
Xl0”個/cm3で0. 2μm程度の厚みの高濃度
n”層4を連続エピタキシャル法で順次成長させた後、
前記n”層4とストッパー層3のエツチング用マスクと
して、所定の部分にレジストパターンllaを形成する
次にレジストパターンllaをマスクとしてRIE(リ
アクティブイオンエツチング)により、高濃度n++層
4及びストッパー層3をエツチングし、エツチング完了
後レジストllaを除去すると、第2図(b)に示す構
造になる。このときの典型的なRIEの条件は、例えば
ストッパー層3がAlGaAs層のとき以下の通りであ
る。
エツチングガス: C1z ガ ス 圧 カニ 0.25mm Torrガ ス 流
量: 10secm なお、エツチング終点の検出はストッパー層のAIの発
光により行う。
次に、基板全面にスパッタ等の方法により信転性の高い
高融点金属であるWSix等を蒸着し、ゲート電極形成
領域にレジストパターンを設け、該レジストをマスクと
するエツチングにより高融点金属を所望のゲート長(例
えば0.5μm)を有するゲート形状に加工すると第2
図(C)のようになる。このとき、高濃度n +−層4
とゲート電極との間隔は露光装置の重合わせ余裕を考慮
して0゜5〜1μm程度にするとよい。
次に、イオン注入用マスクとしてのレジストパターンl
lbを第2図(dlのように形成し、該レジストパター
ンllbをマスクとして、n型のドーパントである5i
ts+4イオンを注入し、ゲート電極5から高濃度n″
“層4形成側は反対に0.5〜1μm程度離れた基板内
に2X10”個/cm3の濃度を有するn゛層6形成す
る。
次に注入によりn゛層6形成後、その表面の欠陥を取り
除くため、HF系のエツチング液によるウェットエツチ
ングで表面処理をした後、FETの素子分離のため、第
2図(e)に示すように、FETを保護するようにレジ
ストllcを設け、これをマスクとして不要なn層2a
、2bをエツチング除去する。
次にレジストIlcを除去し、800℃で30分程度の
アニールを施し、高濃度n”層4及び高濃度n°オーミ
ック電極(ソース・ドレイン電極)7.8を蒸着等の方
法により形成し、第2図(f)の断面をもつFETを完
成する。
このように形成した半導体装置は、低濃度n層2の両側
の基板上及び基板内に、高濃度n”層4と高1度n゛層
とを分離して設けた構造としたので、高濃度層n”、n
”層間の半絶縁性基板の結晶欠陥に起因するバルク内リ
ーク電流は大幅に低減できる。
また、本製造方法ではn゛層2n”層4とを連続エピタ
キシャル成長により形成したので、n゛層3n”層4と
の界面欠陥を極めて低減でき、これにより、オーミック
電極7,8のコンタクト抵抗の低減を図ることができる
さらにこれに加えて、低濃度n層21、濃度n゛層4を
連続エピタキシャル成長する際に、両者間にn”層であ
るエツチングストッパー層3を介して形成しているので
、n”層4をエツチング加工する際のエツチング終点検
出を容易に行うことができ、過剰エツチングにより能動
層2の表面を損傷する恐れがなく、より欠陥の少ないも
のが得られる。
また、本方法では、ソース電極8下の高濃度層4とドレ
イン電極7下の高濃度層6とを別々に工程で形成したの
で、両者の濃度関係をソース電極側の方が濃くなるよう
に設定でき、ソース抵抗の低減を図ることができる。
さらに、本製造方法におけるゲート電極5の形成は、平
坦な基板上にゲート金属材料及びこれを加工するための
レジストパターンを余裕をもって形成しているため、レ
ジストパターンの寸法全精密に再現性よく設定でき、こ
れにより制御性、再現性よくゲート電極の加工を行うこ
とができる。
なお、上記実施例では、ストッパー層3としてn”のA
lGaAsを用いているが、これは他の材料、例えばn
”型のInGaAsでもよい。
また、上記実施例ではFET間の素子分離を第2図(e
lの工程が行うようにしたが、これは他の工程間が行う
ようにしてもよい。
さらに上記実施例ではイオン注入、アニール技術を適用
して高濃度n゛層6を形成するようにしたが、該n゛層
6は例えばSt雰囲気中で処理することにより基板内に
Siイオンを拡散する拡散技術を使用してもよい。
また、上記実施例ではゲート電極の材料としてWSix
を用いるようにしたが、これはアニールに信転性上耐え
られるものであればWSix以外のものでもよい。
また、第3図は本発明の第2の発明の一実施例による半
導体装置の製造方法により得られた構造を示しており、
図において、第1図と同一符号は同一部分で、9は基板
上のゲート電極5と高濃度n”層4との間に形成した絶
縁層である。
また、第4図は本発明の第2の発明の一実施例として、
第3図の半導体装置の構造の製造方法を示すものであり
、以下、第4図(a)〜(1)に従って説明する。
第4図(a)、伽)の工程は、第2図(a)、 (bl
と同じ工程であるので、その説明を省略する。第4図(
b)の工程の後、第4図(C)に示すように、SiO等
の絶縁膜9を半絶縁性基板l上全面に堆積する。
続いて絶縁膜9のRIEを行い、第4図(d)のように
n”層4の側壁に絶縁膜9a、9bを残す。
ここで、絶縁膜9a、9bの横幅は、絶縁膜9の堆積膜
厚にほぼ等しく、0.05μm以上ならば容易に形成で
きる。
次に第4図(e)に示すように、絶縁膜9をn・°層4
の側壁に残した同じ手法(サイドウオール法)で、0.
5μm以下のゲート電極5a、5bを絶縁膜9a、9b
の側壁に残す。
次に、第4図(f)に示すように、ゲート電極5a。
絶縁膜9aを取り除くためのレジストマスク1)dを形
成し、RIE等のエツチングでこれらを除去する。
次に第4図(g)に示すように、例えばゲート電極5の
端から0.5〜1μm程度の位置に開口部を有するレジ
ストパターンlieを形成し、これをマスクとして基板
内にn型のドーパントであるSi!、+*イオンを注入
し、2X10”個/cm”の濃度を有するn゛層6形成
する。なお、レジスト1)eの開口部の位置は、写真製
版の装置の合わせ精度や素子の集積度、ゲート耐圧等に
応じて異なる。
次に第4図(h)に示すように、FET間の絶縁を図る
ため、レジストllfをマスクに0層2をエツチングす
る。
次にn゛層6n”層4上にAu系のオーミック電極(こ
こではドレイン電極、ソース電極)78を形成し、第4
図(1)の構造を得る。
このような本実施例によれば、上述の第1の発明の製造
方法による効果に加えて、絶縁膜9はゲート電極5とを
サイドウオールにて形成しているので、ソース領域とゲ
ート電極間の分離を完全に行いつつ、写真製版のマスク
合わせ精度等に関係なく、可能なかぎリソース・ゲート
間の距離の短縮化を図ることができ、ソース抵抗を低減
できる。
さらに本方法ではエツチングによりサイドウオールとし
て残った部分をゲート電極5としているので、上記第1
図のレジストをマスクとするエツチングにより形成した
ものに比し、大幅にゲート長が短縮されたゲート電極を
形成することができ、素子の集積化が図れるとともに、
限界動作周波数。
電力効率の向上が図れる。
次に、本発明の第3の発明に係る半導体装置であるイン
バータの構造例を第5図(alに示す。第5図(′b)
は第5図fatの等価回路部であり、図において、20
はデイブレンジョン型FET、30はエンハンスメント
型FETである。
本構造は、半絶縁性基板1上の低濃度0層2上に高濃度
n”層4.さらにn”層4上にオーミック電極8が形成
され、n”層4から等間隔離れた0層2上にゲート電極
5a、5bが設けられ、n゛層4ゲート電極との間には
絶縁膜9a、9bが形成され、ゲート電極5aの直下の
0層2に接するn”層4とは反対側に低濃度n°層1o
が設けられ、このn°層10に接するように高濃度n°
層6aが設けられ、反対側の0層2に接するようにn゛
層6bが設けられ、さらにこの2つのn°層6a、6b
上にオーミ、り電極?a、7bを有するものである。
つまり、この構造は、上述の第3図の構造のエンハンス
メント型FETと、この構造のゲート・ドレイン間の能
動層を一部n”層10に置換した構造のデイプレッショ
ン型FETを組み合わせたインバータである。
このような構造のインバータにおいては、上記の第3図
の構造の効果でも述べたように、高濃度n++層4とゲ
ート電極5a、5b間に絶縁膜9を設けているので、両
者間の分離を完全に行うことができ、高濃度n”層4と
ゲート電極5a、5b間の短縮化を容易に行える。
さらに、高濃度n”層4と他方の高濃度n゛層6a、6
bは、それぞれ能動層2上、及び能動層中もくしはその
横に設けたので、イオン注入により、基板内に高濃度注
入層6a、6b、4.低濃度注入層2.10が形成され
た第12図に示す構造のインバータに比し、半絶縁性基
板1の結晶欠陥に起因するリーク電流を低減でき、高性
能なインバータ回路を提供することができる。
また、第6図は本発明の第4の発明として、上記第3の
発明のインバータの製造方法の一実施例を示すものであ
る。以下、図に従って本インバーターの製造方法につい
て説明する。
第6図(a)は、上記第4図に示した第3の発明の半導
体装置の製造方法において、第4図(elに該当する工
程まで終えた後、レジストl1gをマスクにイオン注入
等により高濃度n゛層6a、6bを形成したものである
次にレジストl1gの除去後、ゲート電極5a直下の低
濃度n層2bと低濃度n層2b間に低濃度n1層lOを
形成するためのレジスト1)hをを形成し、これをマス
クに、イオン注入等の方法によりn9層10を形成し、
第6図(b)の構造を得る。
そして、第6図(C)に示すように、レジスト1)hの
除去後、レジストlliをマスクにFET形成部分以外
の1層2を除去して素子分離する。
次にレジストlli除去後、アニールを施し、高濃度n
”層4及び高濃度n゛層6a、6b上にオーミック電極
8及び7a、7bを設け、第6図(d)の構造のインバ
ータを完成する。
このような本実施例では、上述のように本願の第2発明
である半導体装置の製造工程を利用し、これに低濃度n
゛層10を形成する工程を付加するだけで容易にインバ
ータ回路を形成することができる。また、このような方
法により形成されたインバータ回路においては、絶縁膜
9a、9bとゲート電極5とをサイドウオールにて形成
しているので、可能なかぎりソース・ゲート間の距離の
短縮を図ることができ、さらにゲート長も大幅に短縮で
き、素子の集積化、及び限界動作周波数電力効率の向上
が図れる。
なお、上記の実施例ではインバータ回路およびその製造
方法を示したが、これの他の変形例として、エンハンス
メント型もしくはデイプレッション型のデュアルゲート
のFETの構造もしくはその製造方法を以下に示す。
即ち、第7図(al、 (blは第3及び第4の発明の
変形例の構造を示すものであり、第7図(a)はデュア
ルゲート型のエンハンスメント型FETの構造ヲ、一方
、第7図(blはデュアルゲート型のデイプレフジョン
型FETの構造を示している。
第7図(alのFETは上述の第4図telの工程後、
高濃度n゛層形成のためのレジストパターンを形成し、
これをマスクとしてイオン注入に゛よりn゛層6a、6
bを形成し、さらにこれらの上にオーミック電極?a、
7bを形成したものである。
また、第7図(′b)のFETは同様に上述の第4図t
elの工程後、高濃度n゛層形成のためのレジストパタ
ーンを形成し、これをマスクとするイオン注入により高
濃度n゛層6a、6bを形成し、さらに別工程で低濃度
n゛層形成のためのレジストパターンを設け、これをマ
スクとして低濃度n′層10a、10bを形成し、最後
に高濃度n゛層6a、5b上にオーミック電極7a、7
bを形成したものである。
このような第7図fal、 (blに示したデュアルゲ
ートFETは、特にGaAsのリニアICに最適で、素
子の集積化が図れるとともに、高速動作が可能となる。
また、第2.4の発明の実施例では、n”層4とゲート
電極5が分離され、かつオーミックtIj7とゲート電
極5とが分離できていれば、絶縁膜9上にゲート電極5
の一部もしくはオーミック電極7の一部が覆っていても
よい。
〔発明の効果〕 以上のようにこの発明の第1の発明によれば、一方の高
濃度n”層を能動層の上に、他方の高濃度n層層を能動
層の横に設けた構造のものの製造方法において、n層と
n”層を連続エピタキシャル成長するようにしたので、
n層とn”層の界面欠陥が非常に少なくソース抵抗を大
幅に減少でき、また平坦部に微細なゲート電極を容易に
形成できるため、FETの限界動作周波数を高くでき、
電力効率も高いものが得られるという効果がある。
また、高濃度層n++、  n*層間の半絶縁性基板の
結晶欠陥に起因するリーク電流が大幅に減り、トランジ
スタの性能が向上するという効果がある。
さらに、この発明の第2の発明によれば、絶縁膜とゲー
ト電極をサイドウオール法によって形成するので、上記
第2の発明の効果に加えて、ソースとゲート電極の分離
を完全に行いつつ、ソース・ゲート間の距離を短縮でき
るので、ソース抵抗を低減でき、また、ゲート長も短縮
できるので、限界動作周波数、電力効率の向上、及び素
子の集積度の向上を図ることができる効果がある。
さらに本発明の第3の発明によれば、第2の発明の製造
方法により得られた構造のエンハンスメント型FETと
、このFET間のゲート・ドレイン間の能動層の一部を
n1層に置換した構造をしたデイプレッション型FET
を組合わせたインバータ構造としたので、第2の発明と
同様に、高性能なインバータ回路が得られるという効果
がある。
さらに、第4の発明によれば、第3の発明の簡単な製造
工程にn層層を設ける工程を付加するたで、限界動作周
波数、電力効率の向上、及び素子の集積度の向上を図る
ことができるインバータ回路が簡単に製造できるという
効果がある。
【図面の簡単な説明】
第1図はこの発明の第1の発明にかかる半導体装置の製
造方法により製造された素子の構造を示した図、第2図
は本発明の第1の発明に係る半導体装置の製造方法を示
す図、第3図は本発明の第2の発明にかかる半導体装置
の製造方法により得られる構造を示す図、第4図は本発
明の第2の発明に係る半導体装置の製造方法を示す図、
第5図は本発明の第3の発明に係る半導体装置の構造及
びその等価回路図を示す図、第6図は本発明の第4の発
明に係る半導体装置の製造方法を示す図、第7図は本発
明の第3の発明に係る半導体装置の変形例を示す図、第
8図は本発明の従来例による半導体装置の構造を示す図
、第9図は第8図の半導体装1の製造方法を示す図、第
10図は第8図の半導体装置の他の製造方法を示す図、
第1)図は従来例に相当する半導体装置の構造を示す図
、第12図は従来例に相当するインバータの構成を示す
図、第13図は従来例の半導体装置の製造方法の問題点
を説明するためのレジストの膜厚とレジストの幅との関
係を示す図である。 図において、1は半絶縁性基板、2は低濃度ドーピング
層(能動層、n層)、3はストッパー層、4は高濃度ド
ーピング層(n”Ft) 、5はゲート電極、6は高濃
度ドーピング層(n”層)、7゜8はオーミック電極(
図中、7はドレイン電極8はソース電極)、9は絶縁膜
、1oは低濃度ドーピングl1(n“層)、1)はレジ
スト、20はデイプレフジョン型FET、30はエンハ
ンスメント型FETである。 なお図中同一符号は同−又は相当部分を示す。

Claims (4)

    【特許請求の範囲】
  1. (1)半絶縁性基板上の能動層の上に一方のオーミック
    電極を有するとともに、上記能動層の内部もしくは横に
    他方のオーミック電極を有する半導体装置の製造方法に
    おいて、 半絶縁性基板上に低濃度ドーピング層、第1の高濃度ド
    ーピング層を順次連続にエピタキシャル成長する工程と
    、 エッチングにより前記第1の高濃度ドーピング層の一部
    を残すよう加工する工程と、 前記第1の高濃度ドーピング層が存在しない前記低濃度
    ドーピング層上にゲート電極を形成する工程と、 前記ゲート電極に対して前記第1の高濃度ドーピング層
    と反対側の前記低濃度ドーピング層内、もしくは前記低
    濃度ドーピング層の横に接するように、島状に前記第1
    の高濃度ドーピング層よりも不純物濃度の低い第2の高
    濃度ドーピング層を形成する工程と、 前記第1及び第2の高濃度ドーピング層上にオーミック
    電極を形成する工程とを備えたことを特徴とする半導体
    装置の製造方法。
  2. (2)半絶縁性基板上の能動層の上に一方のオーミック
    電極を有するとともに、上記能動層の内部もしくは横に
    他方のオーミック電極を有する半導体装置の製造方法に
    おいて、 半絶縁性基板上に低濃度ドーピング層、第1の高濃度ド
    ーピング層を順次連続にエピタキシャル成長する工程と
    、 エッチングにより前記第1の高濃度ドーピング層の一部
    を残すよう加工する工程と、 前記半絶縁性基板全面に絶縁膜を堆積し、エッチングに
    より、前記第1の高濃度ドーピング層の側壁に前記絶縁
    膜を残す工程と、 前記半絶縁性基板全面にゲート電極材料を堆積し、エッ
    チングにより前記絶縁膜の側壁に前記ゲート電極を残す
    工程と、 前記第1の高濃度ドーピング層の側壁に存在する2組の
    前記絶縁膜とゲート電極のうち、1組だけを選択的に除
    去する工程と、 前記ゲート電極に対して前記第1の高濃度ドーピング層
    と反対側の前記低濃度ドーピング層中、もしくは前記低
    濃度ドーピング層の横に接するように前記第1の高濃度
    ドーピング層よりも低濃度の第2の高濃度ドーピング層
    を形成する工程と、前記第1及び第2の高濃度ドーピン
    グ層上にオーミック電極を形成する工程とを備えたこと
    を特徴とする半導体装置の製造方法。
  3. (3)半絶縁性基板上に形成された能動層と、該能動層
    上の一部に形成された第1の高濃度ドーピング層と、 前記第1の高濃度ドーピング層から等間隔離れた、前記
    能動層上に形成されたゲート電極と、前記第1の高濃度
    ドーピング層と前記ゲート電極間をそれぞれ埋めるよう
    に形成された絶縁層と、前記一方のゲート電極直下の、
    前記第1の高濃度ドーピング層形成側とは反対側の能動
    層中、もしくは能動層の横に接して形成された、中間濃
    度ドーピング層と、 前記基板内で該中間濃度ドーピング層に接して形成され
    た、前記第1の高濃度ドーピング層よりも不純物濃度の
    低い第2の高濃度ドーピング層と、前記他方のゲート電
    極直下近傍に形成された前記能動層に接して形成された
    第2の高濃度ドーピング層と同一の不純物濃度を有する
    第3の高濃度ドーピング層と、 前記第1ないし第3の高濃度ドーピング層上に形成され
    たオーミック電極とを備えたことを特徴とする半導体装
    置。
  4. (4)半絶縁性基板上に低濃度ドーピング層、第1の高
    濃度ドーピング層を順次連続にエピタキシャル成長する
    工程と、 エッチングにより前記第1の高濃度ドーピング層の一部
    を残すよう加工する工程と、 前記半絶縁性基板全面に絶縁膜を堆積し、エッチングに
    より、前記第1の高濃度ドーピング層の側壁に前記絶縁
    膜を残す工程と、 前記半絶縁性基板全面にゲート電極材料を堆積し、エッ
    チングにより前記絶縁膜の側壁に前記ゲート電極を残す
    工程と、 前記第1の高濃度ドーピング層に対して前記ゲート電極
    の外側の、該ゲート電極から所定距離離れた前記低濃度
    ドーピング層中、もしくはその横に接して、前記第1の
    高濃度ドーピング層よりも不純物濃度の低い第2、第3
    の高濃度ドーピング層をそれぞれ形成する工程と、 前記一方の第2の高濃度ドーピング層と低濃度ドーピン
    グ層との間にこれらの中間濃度の中間濃度ドーピング層
    を形成する工程と、 前記第1、第2、第3の高濃度ドーピング層上にオーミ
    ック電極を形成する工程と含むことを特徴とする半導体
    装置の製造方法。
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