JPH0444328A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH0444328A
JPH0444328A JP2153395A JP15339590A JPH0444328A JP H0444328 A JPH0444328 A JP H0444328A JP 2153395 A JP2153395 A JP 2153395A JP 15339590 A JP15339590 A JP 15339590A JP H0444328 A JPH0444328 A JP H0444328A
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doped layer
heavily doped
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semiconductor device
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Mitsunori Nakatani
光徳 中谷
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置及びその製造方法に関し、特に、
一方のオーミック層を能動層の上に設け、かつ他方のオ
ーミック電極を能動層の内部もしくは横に設けた半導体
装置の構造とその製造方法に関するものである。
〔従来の技術］ 第１）図は従来の一般的な電界効果トランジスタ（以下
、ＦＥＴと称す）の構造を示しており、図において、１
は半絶縁性基板、２はイオン注入により形成された低濃
度ドープ層、４ａ、４ｂはイオン注入により低濃度ドー
プ層２に隣接して形成された高濃度ドープ層である。ま
た、５は低濃度ドープ層２上に設けたゲート電極、７．
８はドレイン電極、ソース電極である。
本装置の製造方法は、まず、半絶縁性基板ｌ内にイオン
注入により低濃度ドープ層２を形成し、その後、基板上
にゲート電極を５を設け、高濃度イオン注入のためのマ
スクパターンを形成し、イオン注入により高濃度ドープ
層４ａ、４ｂを形成し、さらに高濃度ドープ層４ａ、４
ｂ上にそれぞれソース電極８及びドレイン電極７を形成
したものである。
オーミック抵抗を低くするにはドープ層の濃度を高く設
定することが必要であるが、このような構成の半導体装
置においては、高濃度ドープ層４ａ、４ｂをイオン注入
法によりを形成しているので、その濃度は最大でも〜２
Ｘ１０”個／ｃｔａ”程度にしか設定できず、オーミッ
ク抵抗の低下を図るには限度があった。
また、さらに高濃度ドープ層４ａ、４ｂが基板内に形成
されているため、基板内部に欠陥があるとリーク電流（
バルク内リーク電流）が発生し易く、特に素子を微細化
した場合にはこのバルク内リーク電流が大きな問題とな
っていた。
そこで、このようなオーミック抵抗及び半絶縁性基板内
部のリーク電流の低減を目的としたものとして第８図に
示す構造のものがある。即ち、第８図は°８８年度秋季
応用物理学会予稿集Ｐ９９１゜ＮＯ，５Ｐ−Ｇ−３に示
された半導体装置を示す断面図であり、図において、１
は半絶縁性基板、２は低濃度ドープ層（ｎ層）、４ａ、
４ｂは高濃度ドープのエビ層（ｎ層層）、５はゲート電
極、７はドレイン電極、８はソース電極、９ａ、９ｂは
絶縁膜である。
また、第９図（ａ）〜（ｄ）は第８図の半導体装置の製
造主要工程を示したものであり、第８図と同一符号は同
一部分を示し、９は絶縁膜である。以下、製造工程につ
いて図に従って説明する。
第９図（ａ）は、半絶縁性基板１の主面の一部にドーピ
ングにより能動層となる低濃度ｎ層２を形成し、さらに
該基板１上に、高融点金属であるＷＳＬｘ等のゲート電
極５を形成した後、前記半絶縁性基板１全面に絶縁膜９
を堆積した様子を示したものである。
次にＲＩ　Ｅ　（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈ
ｉｎ）等で前記半絶縁性基板１をエツチングすると、前
記ゲート電極５の側壁に絶縁膜９ａ、９ｂが残り、第９
図（ｂ）の構造となる。
次にエピタキシャル成長法によって、前記ゲート電極５
および絶縁膜９ａ、９ｂを形成した部分以外の前記半絶
縁性基板１上に、高濃度にドーピングされた高濃度ｎ”
層４を成長させる。その後、次に前記半絶縁性基板１上
の前記高濃度ｎ゛°層４ａ、４ｂで、前記低濃度ｎ層２
以外の部分を除去し、第９図（Ｃ）の構造を得る。
最後に、高濃度ｎ”層４ａ、４ｂ上にそれぞれオーミッ
ク電極であるドレイン電極８．ソース電極７を形成する
と、第９図（ｄ）、つまり第８図の構造のＦＥＴが完成
する。
ところが、第９図の半導体装置の製造方法においては、
ゲート電極５形成のためのエッチング工程、及び該ゲー
ト電極５の両側壁に絶縁膜９ａ。
９ｂをサイドウオールとして残すためのエツチング工程
を行った際に、半導体基板１の表面がプラズマ等に晒さ
れ、ダメージを受ける恐れがある。
このように表面付近にダメージを受けた基板１上に高濃
度ｎ−４エビ層４ａ、４ｂを形成すると、半導体基板１
とエピタキシャル層４ａ、４ｂの界面の結晶構造に欠陥
が発生する。従って、その後の工程において、基板１上
に高濃度のエピタキシャル層４ａ、４ｂを形成してオー
ミック抵抗の低減を図ったにもかかわらず、上記の欠陥
が原因で所望のＦＥＴ性能が得られないという問題点が
ある。
また、第８図に示した従来の半導体装置の製造方法の改
良法として第１０図（３）〜（ｄ）に示す方法がある。
以下、本方法について簡単に説明する。
まず、半絶縁性基板１上に、低濃度ｎ層２．及び高濃度
ｎ”層４を同時にエピタキシャル成長させた後、所定の
部分に開口部を有するレジストパターンｌｌｊを設け（
第１０図（ａｌ）、ウェットエツチングあるいはＲＩＥ
により該パターンをマスクとして高濃度ｎ”層をエツチ
ング除去し、さらにレジストｌｌｊも除去する。
その後、第１０図Ｃｂ＋に示すように、基板全面ににゲ
ート金属材料をスパツクし、ゲート電極形成部分に写真
製版によりレジストパターンｌｌｋを形成し、該レジス
トパターンｌｌｋをマスクとしてゲート金属材料をエツ
チングしてゲート電極５を形成する（第１０図（Ｃ））
。
その後、高濃度ｎ”層４ａ、４ｂ上にそれぞれソース電
極８及びドレイン電極７を形成して完成する（第１０図
ｃｄ））。
このような製造方法においては、低濃度ｎ層２と高濃度
ｎ”層４とを同時に連続してエピタキシャル成長により
形成しているので、第９図による製造方法によるものに
比し、低濃度ｎ層２と高濃度ｎ”層４との界面の欠陥を
大幅に低減できる。
しかしながら、本製造方法の問題点は、高濃度ｎ゛°層
４ａ、４ｂの狭い凹部に信転性が高く、かつ微細なゲー
ト電極５を形成するのが非常に困難であるということで
ある。
即ち、一般に、レジストの膜厚ｔとレジストの幅ｌとの
関係は第１３図に示すようになっており、レジストの膜
厚ｔによってはその大きさが微妙に変化するだけでレジ
ストの幅ｌが大きく変化する可能性がある。従って、レ
ジストｌｌｋの形成において膜厚ｔと幅ｌをグラフの極
小値あるいは極大値となるように設定できればよいが、
本方法のように狭い凹部にレジストパターンを形成する
場合には、レジストの膜厚のバラツキを避けることはで
きず、これに付随して設定通りに再現性。
制御性よくゲート電極５を形成することができなかった
。
〔発明が解決しようとする課題〕
以上のように、第８図に示した構造のＦＥＴは第１）図
のものと比較してオーミック抵抗が低くなることと、半
絶縁基板１内部でのリーク電流の低減とが期待されるが
、第９図及び第１０図に示す製造方法にはそれぞれ上述
した問題点があり、良好な性能のＦＥＴが得られる製造
方法の確立は全く困難であった。
この発明は上記のような問題点を解消するためになされ
たもので、第１の発明は、ＦＦ、Ｔの高濃度ドープ層と
オーミック電極とのコンタクト抵抗を低減し、かつ基板
内リーク電流の低減を実現することができる構造の半導
体装置を簡便に製造することができる半導体装置の製造
方法を提供することを目的とする。
さらに、第２の発明は、第１の発明の半導体装置の構造
を取りながら、さらにゲート・ソース間抵抗低く、ゲー
ト・ドレイン間耐圧高く、動作周波数高く、電力効率高
い、高性能な半導体装置を簡単に製造することができる
半導体装置の製造方法を提供することを目的とする。
さらに、第３の発明は、第１の発明および第２の発明ム
こよる半導体装置の構造を用いたインバータ回路を有す
る半導体装置を提供することを目的とする。
さらに第４の発明は、第５の発明のインバータ回路を簡
便に製造することができる半導体装置の製造方法を提供
することを目的とする。
〔課題を解決するための手段〕
本発明の第１の発明に係る半導体装置の製造方法は、Ｆ
ＥＴのオーミック抵抗を下げる２つの高濃度層がゲート
電極の両側に形成されるとともに、一方の高濃度層が能
動層上に設けられ、他方の高濃度層を能動層中もしくは
横に設けられた半導体装置の製造方法において、能動層
とオーミック電極直下の高濃度層を同時にエピタキシャ
ル成長させて、不必要な高濃度層を除去するとともに、
平坦性のよい基板上にゲート電極を形成し、前記オーミ
ック電極とは別のオーミック電極直下の高濃度層をｎ°
型にイオン注入およびアニール等して形成するものであ
る。
さらに、本発明の第２の発明に係る半導体装置の製造方
法は、能動層とオーミック電極直下の高濃度層を同時に
エピタキシャル成長させて、不必要な高濃度層を除去す
るとともに、前記高濃度層の側壁に絶縁膜を形成し、前
記絶縁膜の側壁にゲート電極を自己整合的に形成し、前
記オルミック電極とは別のオーミック電極直下の高濃度
層をｎ゛型にイオン注入およびアニール等して形成する
ものである。
さらに、本発明の第３の発明に係る半導体装置は、２つ
のＦ、　Ｅ　Ｔの共通オーミック電極直下の高濃度ｎ”
層の下に能動層（低濃度ｎ層）を設けるとともに、前記
高濃度ｎ”層側壁画側に絶縁膜を設け、前記絶縁膜の両
側壁にゲート電極を設け、前記ゲート電極より離れた両
外側に離して高濃度ｎ゛層を設け、前記高濃度ｎ゛層上
部にオーミックｔ８ｉを各々設け、前記高濃度ｎ”層の
片側のＦＥＴの前記ゲート電極直下の能動層（ｎ）と前
記高濃度ｎ゛層の間に低濃度ｎ°層を設けることによっ
て、デイプレッション型ＦＥＴとエンハンスメント型Ｆ
ＥＴを同時に形成したインバータ回路である。
さらに本発明の第４の発明に係る半導体装置の製造方法
は、第２の発明の製造方法で、高濃度ｎＯ層の両側にＦ
ＥＴを形成し、片方のＦＥＴのゲート電極直下の能動層
（ｎ）と高濃度ｎ層層の間に低濃度ｎ層層を形成し、イ
ンバータ回路を製造する方法である。
〔作用〕
この発明の第１の発明による半導体装置の製造方法では
、ｎ層とｎ”層の連続エピタキシャル成長によりｎ層と
ｎ”層との界面の欠陥の発生が防止される。また、ｎ層
の上にｎ＝層を形成する工程と、ｎ層の横にｎ層層を形
成する工程とは別個に行うので、ｎ”層とｎ層層との不
純物濃度を別個に設定できる。また、この構造ではｎ”
層を能動層の上に、ｎ層層は能動層中、もしくはその横
に接して設けたのでバルク内リーク電流を低減できる。
また、この発明の第２の発明における半導体装置の製造
方法では、第１の発明による作用に加え、ｎ”層に対し
てサイドウオールで形成した絶縁膜に対してさらにサイ
ドウオールにてゲート電極を形成したので、ゲート電極
とｎ”層とを完全に分離しつつ、両者の距離を近接でき
、両者間の抵抗を低くできる。また、ゲート電極がｎ＋
″層に対して自己整合的に形成でき、かつゲート長も短
縮できるので、ＦＥＴの性能が向上する。
また、この発明の第３の発明における半導体装置は、上
記の第１．第２の発明の特徴を活かしつつ、ｎ層層を形
成してインバータ回路を形成したので、上記第１．第２
の発明による作用と同様に、ｎ層層が能動層上、ｎ層層
が能動層中しくはその横に接して存在することにより基
板内の結晶欠陥に起因するリーク電流を低減できる。さ
らに、ｎ”層とゲート電極の間に絶縁膜を介しているの
で、これらを近接して形成しても両者間の分離を完全に
行うことができ、容易に素子の集積化を図ることができ
る。
また、この発明の第４の発明によれば、ソース層として
の高濃度ドーピング層とドレイン層としての高濃度ドー
ピング層を別々の工程で形成するので、それぞれの不純
物濃度を別個に設定できる。
さらにｎ”層に対してサイドウオールで形成した絶縁膜
に対してさらにサイドウオールにてゲート電極を形成し
たので、ゲート電極とｎ”層とを完全に分離しつつ、か
つ、両者の距離を近接でき、両者間の抵抗を低くできる
。また、ゲート長も短縮でき、素子を集積化及び高速動
作が図れる。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第一図は本発明の第１の発明の一実施例による半導体装
置の製造方法により製造された半導体装置の構造を示し
ており、図において、１は半絶縁性基板、２は低濃度ド
ーピングｎ層（能動層）、４は高濃度ドーピングｎ”層
、５はゲート電極、６は高濃度ドーピングｎ９層、７，
８はともにオーミック電極で、一方がソース電極８、他
方がドレイン電極７である。
ｎ型ドーピング層の濃度の大きさは、ｎ”層４＞ｎ”層
６＞ｎ層２の順で、ｎ”層は１×１０′９個／ｃｍ３、
ｎ”層６は２Ｘ１０”個／ｃｍ３、ｎＪ！ｉｉ２は２Ｘ
ＩＯ”個／ｃｍ”とする。
また、第２図（ａｌ〜（ｆｌは本発明の第１の発明の一
実施例による半導体装置の製造方法を各主要工程別に示
したものであり、図において、゛第１図と同一符号は同
一部分を示し、３はエツチング終点検出用ストツバ−Ｎ
（高濃度ｎ”Ｎ４の一部である）、１）ａ、ｌｌｂ、ｌ
ｌｃはレジストである。
以下、本製造方法について説明する。
まず、第２図（ａｌに示すように、ＧａＡｓ等の半絶縁
性基板１上にｎ型の不純物濃度が２Ｘ１０”個／ｃｍ’
の低濃度ｎ層２をＯ，１μｍ、ＡｌＧａＡｓ等からなる
ストッパー層３を５００人、及びｎ型の不純物濃度がｌ
Ｘｌ０”個／ｃｍ３で０．　２μｍ程度の厚みの高濃度
ｎ”層４を連続エピタキシャル法で順次成長させた後、
前記ｎ”層４とストッパー層３のエツチング用マスクと
して、所定の部分にレジストパターンｌｌａを形成する
。
次にレジストパターンｌｌａをマスクとしてＲＩＥ（リ
アクティブイオンエツチング）により、高濃度ｎ＋＋層
４及びストッパー層３をエツチングし、エツチング完了
後レジストｌｌａを除去すると、第２図（ｂ）に示す構
造になる。このときの典型的なＲＩＥの条件は、例えば
ストッパー層３がＡｌＧａＡｓ層のとき以下の通りであ
る。
エツチングガス：　Ｃ１ｚ ガ　ス　圧　カニ　０．２５ｍｍ　Ｔｏｒｒガ　ス　流
量：　１０ｓｅｃｍ なお、エツチング終点の検出はストッパー層のＡＩの発
光により行う。
次に、基板全面にスパッタ等の方法により信転性の高い
高融点金属であるＷＳｉｘ等を蒸着し、ゲート電極形成
領域にレジストパターンを設け、該レジストをマスクと
するエツチングにより高融点金属を所望のゲート長（例
えば０．５μｍ）を有するゲート形状に加工すると第２
図（Ｃ）のようになる。このとき、高濃度ｎ　＋−層４
とゲート電極との間隔は露光装置の重合わせ余裕を考慮
して０゜５〜１μｍ程度にするとよい。
次に、イオン注入用マスクとしてのレジストパターンｌ
ｌｂを第２図（ｄｌのように形成し、該レジストパター
ンｌｌｂをマスクとして、ｎ型のドーパントである５ｉ
ｔｓ＋４イオンを注入し、ゲート電極５から高濃度ｎ″
“層４形成側は反対に０．５〜１μｍ程度離れた基板内
に２Ｘ１０”個／ｃｍ３の濃度を有するｎ゛層６形成す
る。
次に注入によりｎ゛層６形成後、その表面の欠陥を取り
除くため、ＨＦ系のエツチング液によるウェットエツチ
ングで表面処理をした後、ＦＥＴの素子分離のため、第
２図（ｅ）に示すように、ＦＥＴを保護するようにレジ
ストｌｌｃを設け、これをマスクとして不要なｎ層２ａ
、２ｂをエツチング除去する。
次にレジストＩｌｃを除去し、８００℃で３０分程度の
アニールを施し、高濃度ｎ”層４及び高濃度ｎ°オーミ
ック電極（ソース・ドレイン電極）７．８を蒸着等の方
法により形成し、第２図（ｆ）の断面をもつＦＥＴを完
成する。
このように形成した半導体装置は、低濃度ｎ層２の両側
の基板上及び基板内に、高濃度ｎ”層４と高１度ｎ゛層
とを分離して設けた構造としたので、高濃度層ｎ”、ｎ
”層間の半絶縁性基板の結晶欠陥に起因するバルク内リ
ーク電流は大幅に低減できる。
また、本製造方法ではｎ゛層２ｎ”層４とを連続エピタ
キシャル成長により形成したので、ｎ゛層３ｎ”層４と
の界面欠陥を極めて低減でき、これにより、オーミック
電極７，８のコンタクト抵抗の低減を図ることができる
。
さらにこれに加えて、低濃度ｎ層２１、濃度ｎ゛層４を
連続エピタキシャル成長する際に、両者間にｎ”層であ
るエツチングストッパー層３を介して形成しているので
、ｎ”層４をエツチング加工する際のエツチング終点検
出を容易に行うことができ、過剰エツチングにより能動
層２の表面を損傷する恐れがなく、より欠陥の少ないも
のが得られる。
また、本方法では、ソース電極８下の高濃度層４とドレ
イン電極７下の高濃度層６とを別々に工程で形成したの
で、両者の濃度関係をソース電極側の方が濃くなるよう
に設定でき、ソース抵抗の低減を図ることができる。
さらに、本製造方法におけるゲート電極５の形成は、平
坦な基板上にゲート金属材料及びこれを加工するための
レジストパターンを余裕をもって形成しているため、レ
ジストパターンの寸法全精密に再現性よく設定でき、こ
れにより制御性、再現性よくゲート電極の加工を行うこ
とができる。
なお、上記実施例では、ストッパー層３としてｎ”のＡ
ｌＧａＡｓを用いているが、これは他の材料、例えばｎ
”型のＩｎＧａＡｓでもよい。
また、上記実施例ではＦＥＴ間の素子分離を第２図（ｅ
ｌの工程が行うようにしたが、これは他の工程間が行う
ようにしてもよい。
さらに上記実施例ではイオン注入、アニール技術を適用
して高濃度ｎ゛層６を形成するようにしたが、該ｎ゛層
６は例えばＳｔ雰囲気中で処理することにより基板内に
Ｓｉイオンを拡散する拡散技術を使用してもよい。
また、上記実施例ではゲート電極の材料としてＷＳｉｘ
を用いるようにしたが、これはアニールに信転性上耐え
られるものであればＷＳｉｘ以外のものでもよい。
また、第３図は本発明の第２の発明の一実施例による半
導体装置の製造方法により得られた構造を示しており、
図において、第１図と同一符号は同一部分で、９は基板
上のゲート電極５と高濃度ｎ”層４との間に形成した絶
縁層である。
また、第４図は本発明の第２の発明の一実施例として、
第３図の半導体装置の構造の製造方法を示すものであり
、以下、第４図（ａ）〜（１）に従って説明する。
第４図（ａ）、伽）の工程は、第２図（ａ）、　（ｂｌ
と同じ工程であるので、その説明を省略する。第４図（
ｂ）の工程の後、第４図（Ｃ）に示すように、ＳｉＯ等
の絶縁膜９を半絶縁性基板ｌ上全面に堆積する。
続いて絶縁膜９のＲＩＥを行い、第４図（ｄ）のように
ｎ”層４の側壁に絶縁膜９ａ、９ｂを残す。
ここで、絶縁膜９ａ、９ｂの横幅は、絶縁膜９の堆積膜
厚にほぼ等しく、０．０５μｍ以上ならば容易に形成で
きる。
次に第４図（ｅ）に示すように、絶縁膜９をｎ・°層４
の側壁に残した同じ手法（サイドウオール法）で、０．
５μｍ以下のゲート電極５ａ、５ｂを絶縁膜９ａ、９ｂ
の側壁に残す。
次に、第４図（ｆ）に示すように、ゲート電極５ａ。
絶縁膜９ａを取り除くためのレジストマスク１）ｄを形
成し、ＲＩＥ等のエツチングでこれらを除去する。
次に第４図（ｇ）に示すように、例えばゲート電極５の
端から０．５〜１μｍ程度の位置に開口部を有するレジ
ストパターンｌｉｅを形成し、これをマスクとして基板
内にｎ型のドーパントであるＳｉ！、＋＊イオンを注入
し、２Ｘ１０”個／ｃｍ”の濃度を有するｎ゛層６形成
する。なお、レジスト１）ｅの開口部の位置は、写真製
版の装置の合わせ精度や素子の集積度、ゲート耐圧等に
応じて異なる。
次に第４図（ｈ）に示すように、ＦＥＴ間の絶縁を図る
ため、レジストｌｌｆをマスクに０層２をエツチングす
る。
次にｎ゛層６ｎ”層４上にＡｕ系のオーミック電極（こ
こではドレイン電極、ソース電極）７８を形成し、第４
図（１）の構造を得る。
このような本実施例によれば、上述の第１の発明の製造
方法による効果に加えて、絶縁膜９はゲート電極５とを
サイドウオールにて形成しているので、ソース領域とゲ
ート電極間の分離を完全に行いつつ、写真製版のマスク
合わせ精度等に関係なく、可能なかぎリソース・ゲート
間の距離の短縮化を図ることができ、ソース抵抗を低減
できる。
さらに本方法ではエツチングによりサイドウオールとし
て残った部分をゲート電極５としているので、上記第１
図のレジストをマスクとするエツチングにより形成した
ものに比し、大幅にゲート長が短縮されたゲート電極を
形成することができ、素子の集積化が図れるとともに、
限界動作周波数。
電力効率の向上が図れる。
次に、本発明の第３の発明に係る半導体装置であるイン
バータの構造例を第５図（ａｌに示す。第５図（′ｂ）
は第５図ｆａｔの等価回路部であり、図において、２０
はデイブレンジョン型ＦＥＴ、３０はエンハンスメント
型ＦＥＴである。
本構造は、半絶縁性基板１上の低濃度０層２上に高濃度
ｎ”層４．さらにｎ”層４上にオーミック電極８が形成
され、ｎ”層４から等間隔離れた０層２上にゲート電極
５ａ、５ｂが設けられ、ｎ゛層４ゲート電極との間には
絶縁膜９ａ、９ｂが形成され、ゲート電極５ａの直下の
０層２に接するｎ”層４とは反対側に低濃度ｎ°層１ｏ
が設けられ、このｎ°層１０に接するように高濃度ｎ°
層６ａが設けられ、反対側の０層２に接するようにｎ゛
層６ｂが設けられ、さらにこの２つのｎ°層６ａ、６ｂ
上にオーミ、り電極？ａ、７ｂを有するものである。
つまり、この構造は、上述の第３図の構造のエンハンス
メント型ＦＥＴと、この構造のゲート・ドレイン間の能
動層を一部ｎ”層１０に置換した構造のデイプレッショ
ン型ＦＥＴを組み合わせたインバータである。
このような構造のインバータにおいては、上記の第３図
の構造の効果でも述べたように、高濃度ｎ＋＋層４とゲ
ート電極５ａ、５ｂ間に絶縁膜９を設けているので、両
者間の分離を完全に行うことができ、高濃度ｎ”層４と
ゲート電極５ａ、５ｂ間の短縮化を容易に行える。
さらに、高濃度ｎ”層４と他方の高濃度ｎ゛層６ａ、６
ｂは、それぞれ能動層２上、及び能動層中もくしはその
横に設けたので、イオン注入により、基板内に高濃度注
入層６ａ、６ｂ、４．低濃度注入層２．１０が形成され
た第１２図に示す構造のインバータに比し、半絶縁性基
板１の結晶欠陥に起因するリーク電流を低減でき、高性
能なインバータ回路を提供することができる。
また、第６図は本発明の第４の発明として、上記第３の
発明のインバータの製造方法の一実施例を示すものであ
る。以下、図に従って本インバーターの製造方法につい
て説明する。
第６図（ａ）は、上記第４図に示した第３の発明の半導
体装置の製造方法において、第４図（ｅｌに該当する工
程まで終えた後、レジストｌ１ｇをマスクにイオン注入
等により高濃度ｎ゛層６ａ、６ｂを形成したものである
。
次にレジストｌ１ｇの除去後、ゲート電極５ａ直下の低
濃度ｎ層２ｂと低濃度ｎ層２ｂ間に低濃度ｎ１層ｌＯを
形成するためのレジスト１）ｈをを形成し、これをマス
クに、イオン注入等の方法によりｎ９層１０を形成し、
第６図（ｂ）の構造を得る。
そして、第６図（Ｃ）に示すように、レジスト１）ｈの
除去後、レジストｌｌｉをマスクにＦＥＴ形成部分以外
の１層２を除去して素子分離する。
次にレジストｌｌｉ除去後、アニールを施し、高濃度ｎ
”層４及び高濃度ｎ゛層６ａ、６ｂ上にオーミック電極
８及び７ａ、７ｂを設け、第６図（ｄ）の構造のインバ
ータを完成する。
このような本実施例では、上述のように本願の第２発明
である半導体装置の製造工程を利用し、これに低濃度ｎ
゛層１０を形成する工程を付加するだけで容易にインバ
ータ回路を形成することができる。また、このような方
法により形成されたインバータ回路においては、絶縁膜
９ａ、９ｂとゲート電極５とをサイドウオールにて形成
しているので、可能なかぎりソース・ゲート間の距離の
短縮を図ることができ、さらにゲート長も大幅に短縮で
き、素子の集積化、及び限界動作周波数電力効率の向上
が図れる。
なお、上記の実施例ではインバータ回路およびその製造
方法を示したが、これの他の変形例として、エンハンス
メント型もしくはデイプレッション型のデュアルゲート
のＦＥＴの構造もしくはその製造方法を以下に示す。
即ち、第７図（ａｌ、　（ｂｌは第３及び第４の発明の
変形例の構造を示すものであり、第７図（ａ）はデュア
ルゲート型のエンハンスメント型ＦＥＴの構造ヲ、一方
、第７図（ｂｌはデュアルゲート型のデイプレフジョン
型ＦＥＴの構造を示している。
第７図（ａｌのＦＥＴは上述の第４図ｔｅｌの工程後、
高濃度ｎ゛層形成のためのレジストパターンを形成し、
これをマスクとしてイオン注入に゛よりｎ゛層６ａ、６
ｂを形成し、さらにこれらの上にオーミック電極？ａ、
７ｂを形成したものである。
また、第７図（′ｂ）のＦＥＴは同様に上述の第４図ｔ
ｅｌの工程後、高濃度ｎ゛層形成のためのレジストパタ
ーンを形成し、これをマスクとするイオン注入により高
濃度ｎ゛層６ａ、６ｂを形成し、さらに別工程で低濃度
ｎ゛層形成のためのレジストパターンを設け、これをマ
スクとして低濃度ｎ′層１０ａ、１０ｂを形成し、最後
に高濃度ｎ゛層６ａ、５ｂ上にオーミック電極７ａ、７
ｂを形成したものである。
このような第７図ｆａｌ、　（ｂｌに示したデュアルゲ
ートＦＥＴは、特にＧａＡｓのリニアＩＣに最適で、素
子の集積化が図れるとともに、高速動作が可能となる。
また、第２．４の発明の実施例では、ｎ”層４とゲート
電極５が分離され、かつオーミックｔＩｊ７とゲート電
極５とが分離できていれば、絶縁膜９上にゲート電極５
の一部もしくはオーミック電極７の一部が覆っていても
よい。
〔発明の効果〕 以上のようにこの発明の第１の発明によれば、一方の高
濃度ｎ”層を能動層の上に、他方の高濃度ｎ層層を能動
層の横に設けた構造のものの製造方法において、ｎ層と
ｎ”層を連続エピタキシャル成長するようにしたので、
ｎ層とｎ”層の界面欠陥が非常に少なくソース抵抗を大
幅に減少でき、また平坦部に微細なゲート電極を容易に
形成できるため、ＦＥＴの限界動作周波数を高くでき、
電力効率も高いものが得られるという効果がある。
また、高濃度層ｎ＋＋、　　ｎ＊層間の半絶縁性基板の
結晶欠陥に起因するリーク電流が大幅に減り、トランジ
スタの性能が向上するという効果がある。
さらに、この発明の第２の発明によれば、絶縁膜とゲー
ト電極をサイドウオール法によって形成するので、上記
第２の発明の効果に加えて、ソースとゲート電極の分離
を完全に行いつつ、ソース・ゲート間の距離を短縮でき
るので、ソース抵抗を低減でき、また、ゲート長も短縮
できるので、限界動作周波数、電力効率の向上、及び素
子の集積度の向上を図ることができる効果がある。
さらに本発明の第３の発明によれば、第２の発明の製造
方法により得られた構造のエンハンスメント型ＦＥＴと
、このＦＥＴ間のゲート・ドレイン間の能動層の一部を
ｎ１層に置換した構造をしたデイプレッション型ＦＥＴ
を組合わせたインバータ構造としたので、第２の発明と
同様に、高性能なインバータ回路が得られるという効果
がある。
さらに、第４の発明によれば、第３の発明の簡単な製造
工程にｎ層層を設ける工程を付加するたで、限界動作周
波数、電力効率の向上、及び素子の集積度の向上を図る
ことができるインバータ回路が簡単に製造できるという
効果がある。
【図面の簡単な説明】
第１図はこの発明の第１の発明にかかる半導体装置の製
造方法により製造された素子の構造を示した図、第２図
は本発明の第１の発明に係る半導体装置の製造方法を示
す図、第３図は本発明の第２の発明にかかる半導体装置
の製造方法により得られる構造を示す図、第４図は本発
明の第２の発明に係る半導体装置の製造方法を示す図、
第５図は本発明の第３の発明に係る半導体装置の構造及
びその等価回路図を示す図、第６図は本発明の第４の発
明に係る半導体装置の製造方法を示す図、第７図は本発
明の第３の発明に係る半導体装置の変形例を示す図、第
８図は本発明の従来例による半導体装置の構造を示す図
、第９図は第８図の半導体装１の製造方法を示す図、第
１０図は第８図の半導体装置の他の製造方法を示す図、
第１）図は従来例に相当する半導体装置の構造を示す図
、第１２図は従来例に相当するインバータの構成を示す
図、第１３図は従来例の半導体装置の製造方法の問題点
を説明するためのレジストの膜厚とレジストの幅との関
係を示す図である。 図において、１は半絶縁性基板、２は低濃度ドーピング
層（能動層、ｎ層）、３はストッパー層、４は高濃度ド
ーピング層（ｎ”Ｆｔ）　、５はゲート電極、６は高濃
度ドーピング層（ｎ”層）、７゜８はオーミック電極（
図中、７はドレイン電極８はソース電極）、９は絶縁膜
、１ｏは低濃度ドーピングｌ１（ｎ“層）、１）はレジ
スト、２０はデイプレフジョン型ＦＥＴ、３０はエンハ
ンスメント型ＦＥＴである。 なお図中同一符号は同−又は相当部分を示す。

Claims (4)

    【特許請求の範囲】
  1. （１）半絶縁性基板上の能動層の上に一方のオーミック
    電極を有するとともに、上記能動層の内部もしくは横に
    他方のオーミック電極を有する半導体装置の製造方法に
    おいて、 半絶縁性基板上に低濃度ドーピング層、第１の高濃度ド
    ーピング層を順次連続にエピタキシャル成長する工程と
    、 エッチングにより前記第１の高濃度ドーピング層の一部
    を残すよう加工する工程と、 前記第１の高濃度ドーピング層が存在しない前記低濃度
    ドーピング層上にゲート電極を形成する工程と、 前記ゲート電極に対して前記第１の高濃度ドーピング層
    と反対側の前記低濃度ドーピング層内、もしくは前記低
    濃度ドーピング層の横に接するように、島状に前記第１
    の高濃度ドーピング層よりも不純物濃度の低い第２の高
    濃度ドーピング層を形成する工程と、 前記第１及び第２の高濃度ドーピング層上にオーミック
    電極を形成する工程とを備えたことを特徴とする半導体
    装置の製造方法。
  2. （２）半絶縁性基板上の能動層の上に一方のオーミック
    電極を有するとともに、上記能動層の内部もしくは横に
    他方のオーミック電極を有する半導体装置の製造方法に
    おいて、 半絶縁性基板上に低濃度ドーピング層、第１の高濃度ド
    ーピング層を順次連続にエピタキシャル成長する工程と
    、 エッチングにより前記第１の高濃度ドーピング層の一部
    を残すよう加工する工程と、 前記半絶縁性基板全面に絶縁膜を堆積し、エッチングに
    より、前記第１の高濃度ドーピング層の側壁に前記絶縁
    膜を残す工程と、 前記半絶縁性基板全面にゲート電極材料を堆積し、エッ
    チングにより前記絶縁膜の側壁に前記ゲート電極を残す
    工程と、 前記第１の高濃度ドーピング層の側壁に存在する２組の
    前記絶縁膜とゲート電極のうち、１組だけを選択的に除
    去する工程と、 前記ゲート電極に対して前記第１の高濃度ドーピング層
    と反対側の前記低濃度ドーピング層中、もしくは前記低
    濃度ドーピング層の横に接するように前記第１の高濃度
    ドーピング層よりも低濃度の第２の高濃度ドーピング層
    を形成する工程と、前記第１及び第２の高濃度ドーピン
    グ層上にオーミック電極を形成する工程とを備えたこと
    を特徴とする半導体装置の製造方法。
  3. （３）半絶縁性基板上に形成された能動層と、該能動層
    上の一部に形成された第１の高濃度ドーピング層と、 前記第１の高濃度ドーピング層から等間隔離れた、前記
    能動層上に形成されたゲート電極と、前記第１の高濃度
    ドーピング層と前記ゲート電極間をそれぞれ埋めるよう
    に形成された絶縁層と、前記一方のゲート電極直下の、
    前記第１の高濃度ドーピング層形成側とは反対側の能動
    層中、もしくは能動層の横に接して形成された、中間濃
    度ドーピング層と、 前記基板内で該中間濃度ドーピング層に接して形成され
    た、前記第１の高濃度ドーピング層よりも不純物濃度の
    低い第２の高濃度ドーピング層と、前記他方のゲート電
    極直下近傍に形成された前記能動層に接して形成された
    第２の高濃度ドーピング層と同一の不純物濃度を有する
    第３の高濃度ドーピング層と、 前記第１ないし第３の高濃度ドーピング層上に形成され
    たオーミック電極とを備えたことを特徴とする半導体装
    置。
  4. （４）半絶縁性基板上に低濃度ドーピング層、第１の高
    濃度ドーピング層を順次連続にエピタキシャル成長する
    工程と、 エッチングにより前記第１の高濃度ドーピング層の一部
    を残すよう加工する工程と、 前記半絶縁性基板全面に絶縁膜を堆積し、エッチングに
    より、前記第１の高濃度ドーピング層の側壁に前記絶縁
    膜を残す工程と、 前記半絶縁性基板全面にゲート電極材料を堆積し、エッ
    チングにより前記絶縁膜の側壁に前記ゲート電極を残す
    工程と、 前記第１の高濃度ドーピング層に対して前記ゲート電極
    の外側の、該ゲート電極から所定距離離れた前記低濃度
    ドーピング層中、もしくはその横に接して、前記第１の
    高濃度ドーピング層よりも不純物濃度の低い第２、第３
    の高濃度ドーピング層をそれぞれ形成する工程と、 前記一方の第２の高濃度ドーピング層と低濃度ドーピン
    グ層との間にこれらの中間濃度の中間濃度ドーピング層
    を形成する工程と、 前記第１、第２、第３の高濃度ドーピング層上にオーミ
    ック電極を形成する工程と含むことを特徴とする半導体
    装置の製造方法。
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