JPS61208268A - 伝導度変調型半導体装置 - Google Patents
伝導度変調型半導体装置Info
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- JPS61208268A JPS61208268A JP4841885A JP4841885A JPS61208268A JP S61208268 A JPS61208268 A JP S61208268A JP 4841885 A JP4841885 A JP 4841885A JP 4841885 A JP4841885 A JP 4841885A JP S61208268 A JPS61208268 A JP S61208268A
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
伝導度変調型ＭＯ３ＦＥＴに関するもので、特にアノー
ド短絡型の高速性改善を図ったものである。
ド短絡型の高速性改善を図ったものである。
従来、電力用縦型２重拡散ＭＯ３ＦＥＴ （以後ＶＤＭ
Ｏ５ＦＥＴと称する）は高速スイッチング特性に優れ、
かつ高入力インピーダンスを持っているので入力損失の
少ない半導体装置として知られている。しかし。
Ｏ５ＦＥＴと称する）は高速スイッチング特性に優れ、
かつ高入力インピーダンスを持っているので入力損失の
少ない半導体装置として知られている。しかし。
このＶＤＭＯ３ＦＥＴは、多数キャリヤを利用しており
。
。
その高耐圧化を図るために、ドレインとして動作するＮ
−領域を厚くするとその部分の影響を大きく受け、この
部分が抵抗として動作してオン抵抗が大きくふる欠点が
ある。一方、これに替る半導体装置としては特開昭５６
−１５０８７０号公報及びこの対応ＵＳＰ４３６４０７
３号によって開示された伝導度変調型この半導体装ｉは
前記ＶＤＭＯ３ＦＥＴのドレイン領域に連続してこれと
反対導電型のアノード領域を形成し、このアノード領域
からドレイン領域中へ少数キャリアを注入する方式を採
用している。
−領域を厚くするとその部分の影響を大きく受け、この
部分が抵抗として動作してオン抵抗が大きくふる欠点が
ある。一方、これに替る半導体装置としては特開昭５６
−１５０８７０号公報及びこの対応ＵＳＰ４３６４０７
３号によって開示された伝導度変調型この半導体装ｉは
前記ＶＤＭＯ３ＦＥＴのドレイン領域に連続してこれと
反対導電型のアノード領域を形成し、このアノード領域
からドレイン領域中へ少数キャリアを注入する方式を採
用している。
この断面構造は第４図に示すように、導電型の異なる半
導体層を交互に重ねた４層構造を持ち、Ｐ型の７ノード
領域２１には、ドレイン領域として動作するＮ一層２２
を積層する。このドレイン領域の表面部分からＰ型の不
純物を選択的位置に導入して複数のＰ型頭域２３・・・
を形成する。この各Ｐ型頭域には更にＮ型領域２４・・
・を形成してソース領域として動作させる。前記Ｐ型頭
域２３・・・及びＮ型領域２４・・・はその接合端を前
記ドレイン領域２２の表面部分に露出し、複数の前記Ｐ
型頭域のうち、互に近接した一組内に設けた前記Ｎ型領
域端には跨って被覆する絶縁物層２６で保護し、この絶
縁物層にはゲート層として動作するポリシリコン層２７
を埋設する。
導体層を交互に重ねた４層構造を持ち、Ｐ型の７ノード
領域２１には、ドレイン領域として動作するＮ一層２２
を積層する。このドレイン領域の表面部分からＰ型の不
純物を選択的位置に導入して複数のＰ型頭域２３・・・
を形成する。この各Ｐ型頭域には更にＮ型領域２４・・
・を形成してソース領域として動作させる。前記Ｐ型頭
域２３・・・及びＮ型領域２４・・・はその接合端を前
記ドレイン領域２２の表面部分に露出し、複数の前記Ｐ
型頭域のうち、互に近接した一組内に設けた前記Ｎ型領
域端には跨って被覆する絶縁物層２６で保護し、この絶
縁物層にはゲート層として動作するポリシリコン層２７
を埋設する。
更に前記アノード領域には、アノード電極２９を、前記
絶縁物層間に露出した前記Ｐ型頭域２３・・・及びＮ型
領域２４・・・にはソース電極２８・・・を、更に前記
ゲート層２７に積層した前記絶縁物２層６部分を開口し
てゲート電極３０を形成する。
絶縁物層間に露出した前記Ｐ型頭域２３・・・及びＮ型
領域２４・・・にはソース電極２８・・・を、更に前記
ゲート層２７に積層した前記絶縁物２層６部分を開口し
てゲート電極３０を形成する。
このように形成した伝導度変調型半導体装置では前記ゲ
ート電極に電圧を印加すると、この電極直下のドレン領
域表面にチャンネル反転層が形成されオン状態になる。
ート電極に電圧を印加すると、この電極直下のドレン領
域表面にチャンネル反転層が形成されオン状態になる。
このオン状態ではエレクトロンが前記ソース領域から、
このチャンネル層を通って、ドレイン領域に集められ、
これに伴って前記アノード領域とドレイン領域間は順バ
イアスされてアノード領域からドレイン領域にホールが
注入される。従って、このＭＯＳＦＥＴのオン状態では
ドレイン内にエレクトロンとホールとが注入されて伝導
度が変調する。
このチャンネル層を通って、ドレイン領域に集められ、
これに伴って前記アノード領域とドレイン領域間は順バ
イアスされてアノード領域からドレイン領域にホールが
注入される。従って、このＭＯＳＦＥＴのオン状態では
ドレイン内にエレクトロンとホールとが注入されて伝導
度が変調する。
前記ＶＤ！４０ＳＦＥＴはドレイン領域に多数キャリア
であるエレクトロンが注入されないので、このドレイン
領域の濃度が低い場合や、その厚さが大きいと、エレク
トロンの流れにとって大きい極めて抵抗となり、ひいて
はＶＤＭＯ３ＦＥＴのオン抵抗最大成分となっていた。
であるエレクトロンが注入されないので、このドレイン
領域の濃度が低い場合や、その厚さが大きいと、エレク
トロンの流れにとって大きい極めて抵抗となり、ひいて
はＶＤＭＯ３ＦＥＴのオン抵抗最大成分となっていた。
一方、第４図に示した伝導度変調型ＭＯ５ＦＥＴでは、
前記ドレイン領域が伝導度変調を受けるのでその抵抗成
分は極めて小さくなり、このドレイン領域の不純物濃度
が低い場合もしくは厚い場合でもオン抵抗の小さい半導
体装置が得られる。
前記ドレイン領域が伝導度変調を受けるのでその抵抗成
分は極めて小さくなり、このドレイン領域の不純物濃度
が低い場合もしくは厚い場合でもオン抵抗の小さい半導
体装置が得られる。
、前述のように、伝導度！調型ＭＯＳＦＥＴでは極めて
オン抵抗の小さい半導体装置が得られるが、前記アノー
ド領域からドレイン領域中に注入した少数キャリア（ホ
ール）の一部は過剰少数キャリアとしてドレイン領域中
に蓄積されてしまう、従って、この装置をオフするため
にゲート印加電圧を零にし七チャンネルを閉じエレクト
ロンの流れを止めても蓄積された少数キャリア（ホール
）が排出されるまでこの半導体装置はオフ状態にならな
い。
オン抵抗の小さい半導体装置が得られるが、前記アノー
ド領域からドレイン領域中に注入した少数キャリア（ホ
ール）の一部は過剰少数キャリアとしてドレイン領域中
に蓄積されてしまう、従って、この装置をオフするため
にゲート印加電圧を零にし七チャンネルを閉じエレクト
ロンの流れを止めても蓄積された少数キャリア（ホール
）が排出されるまでこの半導体装置はオフ状態にならな
い。
更に、前記第４図に示した半導体装置ではオフ時にドレ
イン領域に存在するエレクトロンがアノード領域を通り
抜ける際にアノード領域がら新たなホールの注入を誘起
し結果的にはターンオフ時間が極めて長くなってしまう
。
イン領域に存在するエレクトロンがアノード領域を通り
抜ける際にアノード領域がら新たなホールの注入を誘起
し結果的にはターンオフ時間が極めて長くなってしまう
。
従って、前記伝導度変調型ＭＯＳＦＥＴは、一般的にＶ
ＤＭＯ５ＦＥＴに比べて約１０倍の電流を流すことがで
きるが、ターンオフ時間は逆に１０倍以上長くなる欠点
があった。一方、ＰＷＭ方式によるモータ制御等へ電力
用半導体装置を応用する場合にはターンオフ時間が長い
ことによってキャリア周波数が高められない事態を招き
、その応用範囲が極めて小さくなる。この難点を解消す
る手段としてそのキャリアライフタイムを小さくするこ
とが知られている。即ち、Ａｕ、 Ｐｔ等の重金属拡散
法もしくは。
ＤＭＯ５ＦＥＴに比べて約１０倍の電流を流すことがで
きるが、ターンオフ時間は逆に１０倍以上長くなる欠点
があった。一方、ＰＷＭ方式によるモータ制御等へ電力
用半導体装置を応用する場合にはターンオフ時間が長い
ことによってキャリア周波数が高められない事態を招き
、その応用範囲が極めて小さくなる。この難点を解消す
る手段としてそのキャリアライフタイムを小さくするこ
とが知られている。即ち、Ａｕ、 Ｐｔ等の重金属拡散
法もしくは。
中性子線、ガンマ線又は電子線等の方射線を照射する方
法によってキャリアライフタイムを小さくする手段が知
られているが、このキャリアライフタイムの低下によっ
て、伝導度変調効果の減少をも招き最大の利点であるオ
ン抵抗特性尼悪化する。
法によってキャリアライフタイムを小さくする手段が知
られているが、このキャリアライフタイムの低下によっ
て、伝導度変調効果の減少をも招き最大の利点であるオ
ン抵抗特性尼悪化する。
このように単にライフタイム制−だけでは低オン抵抗で
あり更に高速ターンオフ特性を兼ね備えた伝導度変調型
ＭＯ３ＦＥＴは得られながった。
あり更に高速ターンオフ特性を兼ね備えた伝導度変調型
ＭＯ３ＦＥＴは得られながった。
本発明は上記欠点を除去した新規な伝導度変調型半導体
装置を提供するもので、特にアノード短絡型伝導度変調
型半導体装置のドレイン領域を不必要に厚く形成せず、
且つそのゲート層に対応するアノードと短絡する不純物
領域を狭く且つ充分な深さに制御することを目的とする
。
装置を提供するもので、特にアノード短絡型伝導度変調
型半導体装置のドレイン領域を不必要に厚く形成せず、
且つそのゲート層に対応するアノードと短絡する不純物
領域を狭く且つ充分な深さに制御することを目的とする
。
ところで、導電型もしくは不純物濃度の相違の有無に拘
らず、半導体基板表面に形成した多少湿り気のある鏡面
同志をその間に異物が介在しない雰囲気下で両基板を密
着すると、そこに接合層を形成して一体化して単一の半
導体基板として必要な強度があること、この接合層は熱
的ならびに電気的な障壁とならないこと、更にこの接合
層を持つ、半導体基板にＰＮ接合を形成して得られる機
能素子が実用に供し得ることを本出願人は確認している
。
らず、半導体基板表面に形成した多少湿り気のある鏡面
同志をその間に異物が介在しない雰囲気下で両基板を密
着すると、そこに接合層を形成して一体化して単一の半
導体基板として必要な強度があること、この接合層は熱
的ならびに電気的な障壁とならないこと、更にこの接合
層を持つ、半導体基板にＰＮ接合を形成して得られる機
能素子が実用に供し得ることを本出願人は確認している
。
本発明はこの事実に立脚して完成したものであり、前記
接合層とは、そのバルク（Ｂｕｌｋ）組織と異なるそれ
を持ち、金相掌上のグレインバウンダリ（Ｇｒａｉｎ
Ｂｏｕｎｄａｒｙ）が形成されると想定される。従来、
ある半導体層に気相成長層を堆積後これに熱負荷を支え
るとその程度に応じてその境界面が変動する場合も想定
されるが、本発明でも全く同様な現象が起ると考えられ
、従って前記接合層とはこれによって区画される半導体
層が画然と区分されることの外に多少変動する事態をも
包含する。
接合層とは、そのバルク（Ｂｕｌｋ）組織と異なるそれ
を持ち、金相掌上のグレインバウンダリ（Ｇｒａｉｎ
Ｂｏｕｎｄａｒｙ）が形成されると想定される。従来、
ある半導体層に気相成長層を堆積後これに熱負荷を支え
るとその程度に応じてその境界面が変動する場合も想定
されるが、本発明でも全く同様な現象が起ると考えられ
、従って前記接合層とはこれによって区画される半導体
層が画然と区分されることの外に多少変動する事態をも
包含する。
前記目的を達成する手段としては、Ｐ型不純物を選択的
に導入した半導体基板表面に多少湿り気のある鏡面を形
成し、この鏡面同志を密着して接合層のある複合半導体
基板を得てから所望の厚さに調整する。次いで、この複
合半導体基板の一表面部分にＶＤＭＯ３ＦＥＴを形成す
るが、そのゲート層及び前記Ｐ型不純物領域が対向関係
にあるように配慮し、更に前記複合半導体基板の地表面
には前記Ｐ型不純物領域を露出して短絡構造として伝導
度変調型半導体装置を完成した。この結果前記Ｐ型不純
物領域の一端は、前記接合層より前記複合半導体基板の
一表面側に位置させてオン抵抗ならびに高速ターンオフ
特性を従来より向上した。
に導入した半導体基板表面に多少湿り気のある鏡面を形
成し、この鏡面同志を密着して接合層のある複合半導体
基板を得てから所望の厚さに調整する。次いで、この複
合半導体基板の一表面部分にＶＤＭＯ３ＦＥＴを形成す
るが、そのゲート層及び前記Ｐ型不純物領域が対向関係
にあるように配慮し、更に前記複合半導体基板の地表面
には前記Ｐ型不純物領域を露出して短絡構造として伝導
度変調型半導体装置を完成した。この結果前記Ｐ型不純
物領域の一端は、前記接合層より前記複合半導体基板の
一表面側に位置させてオン抵抗ならびに高速ターンオフ
特性を従来より向上した。
第１図乃至第２図により本発明を詳述する。
第１図（ａ）に示すようにＮ型シリコン半導体基板１，
２を用意し、その−表面からＰ型不純物を選択的に導入
後前述の接合工程に移行する。
２を用意し、その−表面からＰ型不純物を選択的に導入
後前述の接合工程に移行する。
前記Ｐ型不純物領域３・・・を待ったシリコン半導体基
板１，２の被接合面を鏡面研磨等によって予め表面粗さ
５００Å以下としてから、その表面状態によってはＨ，
Ｏ□＋Ｈ，Ｓｏ４→ＨＦ→稀ＨＦによる前処理工程を行
ない、脱脂ならびに前記シリコン−半導体基板表面に被
着したスティンフィルムを除去する。
板１，２の被接合面を鏡面研磨等によって予め表面粗さ
５００Å以下としてから、その表面状態によってはＨ，
Ｏ□＋Ｈ，Ｓｏ４→ＨＦ→稀ＨＦによる前処理工程を行
ない、脱脂ならびに前記シリコン−半導体基板表面に被
着したスティンフィルムを除去する。
続いて、この鏡面を清浄な水で数分程度水洗し。
室温下でスピンーナ処理等のような脱水処理を実施する
が、この処理工程では前記シリコン半導体基板鏡面に吸
着していると想定される水分はそのま＼残し、過剰な水
分を除去するものであり、この吸着水分が殆んど揮散す
る１００℃以上の加熱乾燥は避ける。この一連の工程を
経た前記シリコン半導体基板鏡面同志は１例えばクラス
１以下の清浄な雰囲気に相対向して配置し、その鏡面間
に異物が実質的に介在しない状態で相互に密着して接合
する。この結果接合層４を持った複合半導体基板旦が得
られるが、２００℃以上好ましくは１０００℃乃至１２
００℃での加熱処理によってその接合強度を増大するこ
とが出来る。このように前記接合工程は接着剤を使用せ
ず且つその接合工程時の雰囲気は、大気、不活性雰囲気
、還元雰囲気又は真空中でも差支えなく、その接合層を
介しての電気伝導及び熱伝導は共にシリコン単結晶の場
合と較べて、殆んど変化しない。
が、この処理工程では前記シリコン半導体基板鏡面に吸
着していると想定される水分はそのま＼残し、過剰な水
分を除去するものであり、この吸着水分が殆んど揮散す
る１００℃以上の加熱乾燥は避ける。この一連の工程を
経た前記シリコン半導体基板鏡面同志は１例えばクラス
１以下の清浄な雰囲気に相対向して配置し、その鏡面間
に異物が実質的に介在しない状態で相互に密着して接合
する。この結果接合層４を持った複合半導体基板旦が得
られるが、２００℃以上好ましくは１０００℃乃至１２
００℃での加熱処理によってその接合強度を増大するこ
とが出来る。このように前記接合工程は接着剤を使用せ
ず且つその接合工程時の雰囲気は、大気、不活性雰囲気
、還元雰囲気又は真空中でも差支えなく、その接合層を
介しての電気伝導及び熱伝導は共にシリコン単結晶の場
合と較べて、殆んど変化しない。
このようにして得られた複合半導体基板旦の断面構造を
第１図すに示すが、その機械的強度は充分に大きいので
全く一枚のウェハーとして取扱うことが可能である。
第１図すに示すが、その機械的強度は充分に大きいので
全く一枚のウェハーとして取扱うことが可能である。
次いで、前記複合半導体基板旦の厚さを調整するが、前
記接合層より第１表面６迄を１７０ｐ、第２表面７より
前記接合層迄を７０−となるように機械的切削方法によ
り除去する。更に、前記第２表面等に必要な拡散マスク
を形成後Ｐ型不純物を導入して、予め形成したＰ型不純
物領域と接続してＰ型アノード領域３を選択的に形成す
る。この結果このＰ型不純物領域３の端は前記複合半導
体基板旦の第２表面７に露出し、後述するアノード電極
によって短絡構造が得られる外、このＰ型不純物領域３
の他端１８は第２表面７よりみて前記接合層４より前記
第１表面６側へ突出する形状となる。
記接合層より第１表面６迄を１７０ｐ、第２表面７より
前記接合層迄を７０−となるように機械的切削方法によ
り除去する。更に、前記第２表面等に必要な拡散マスク
を形成後Ｐ型不純物を導入して、予め形成したＰ型不純
物領域と接続してＰ型アノード領域３を選択的に形成す
る。この結果このＰ型不純物領域３の端は前記複合半導
体基板旦の第２表面７に露出し、後述するアノード電極
によって短絡構造が得られる外、このＰ型不純物領域３
の他端１８は第２表面７よりみて前記接合層４より前記
第１表面６側へ突出する形状となる。
前記複合半導体基板の第１表面６には１０００人程度０
二酸化珪素８を被着後後述するゲート層９として機能す
る２０００人〜３０００人の多結晶シリコンを前記Ｐ型
不純物領域即ちアノード領域３と対向して堆積する。逆
に云えば、このゲート層を前記第２表面７に投影した場
合その各区分に沿って前記アノード領域３が形成される
ことになる。この多結晶シリコン層をマスクとしてＰ型
不純物Ｂをイオン注入法で比較的薄い前記二酸化珪素層
８（以後、絶縁物層と称する）を通して前記複合シリコ
ン半導体基板に導入して複数の反対導電型領域ＩＯ・・
・を形成する。勿論アニール工程を実施する１次いで、
前記多結晶シリコンが堆積されていない前記絶縁物層８
を公知の写真食刻法によって、その一部を除去して開口
を形成し、二ＮからＡｓ又はＰを前記反対導電型領域１
０・・・に導入して環状の一導電型領域１１・・・即ち
ソース領域が得られる。
二酸化珪素８を被着後後述するゲート層９として機能す
る２０００人〜３０００人の多結晶シリコンを前記Ｐ型
不純物領域即ちアノード領域３と対向して堆積する。逆
に云えば、このゲート層を前記第２表面７に投影した場
合その各区分に沿って前記アノード領域３が形成される
ことになる。この多結晶シリコン層をマスクとしてＰ型
不純物Ｂをイオン注入法で比較的薄い前記二酸化珪素層
８（以後、絶縁物層と称する）を通して前記複合シリコ
ン半導体基板に導入して複数の反対導電型領域ＩＯ・・
・を形成する。勿論アニール工程を実施する１次いで、
前記多結晶シリコンが堆積されていない前記絶縁物層８
を公知の写真食刻法によって、その一部を除去して開口
を形成し、二ＮからＡｓ又はＰを前記反対導電型領域１
０・・・に導入して環状の一導電型領域１１・・・即ち
ソース領域が得られる。
この反対導電型領域１０・・・及び一導電型領域１１・
・・はその端部が、前記第１表面６に露出され、互に隣
り合う前記反対導電型領域１０．１０に形成した前記一
導電領域１１．１１の端部間を前記絶縁物層が跨いで設
置される形状となり、いわゆるプレーナ構造となる。
・・はその端部が、前記第１表面６に露出され、互に隣
り合う前記反対導電型領域１０．１０に形成した前記一
導電領域１１．１１の端部間を前記絶縁物層が跨いで設
置される形状となり、いわゆるプレーナ構造となる。
前記多結晶シリコン層にはＣＶ’ Ｄ膜を堆積するので
、結果的に絶縁層にゲート層が埋設する形となり、この
多結晶シリコン層、前記反対導電型領域ならびに前記一
導電型領域に対向する前記絶縁物層を除去後ＡＩを堆積
してゲート電極１２・・・、反対導電型領域電極１３・
・・及びソース電極１４・・・を形成する６又前記第２
表面７にはＡｕ等を形成してアノード電極１５を形成し
て伝導度変調型ＭＯ３ＦＥＴを完成する。このアノード
領域３・・・間にＮ十領域１７を形成してアノード電極
の抵抗接触を向上することも可能である。第２図に示し
た実施例は前記Ｎ導電型半導体基板２に予めｓｂ、 ｐ
又はＡｓを深＜ １０”ａｔｍ／ｃｃ程度導入してＮ十
型領域１６を形成し後は全く第１１図と同様にして伝導
度変調型ＭＯ３ＦＥＴを得る。
、結果的に絶縁層にゲート層が埋設する形となり、この
多結晶シリコン層、前記反対導電型領域ならびに前記一
導電型領域に対向する前記絶縁物層を除去後ＡＩを堆積
してゲート電極１２・・・、反対導電型領域電極１３・
・・及びソース電極１４・・・を形成する６又前記第２
表面７にはＡｕ等を形成してアノード電極１５を形成し
て伝導度変調型ＭＯ３ＦＥＴを完成する。このアノード
領域３・・・間にＮ十領域１７を形成してアノード電極
の抵抗接触を向上することも可能である。第２図に示し
た実施例は前記Ｎ導電型半導体基板２に予めｓｂ、 ｐ
又はＡｓを深＜ １０”ａｔｍ／ｃｃ程度導入してＮ十
型領域１６を形成し後は全く第１１図と同様にして伝導
度変調型ＭＯ３ＦＥＴを得る。
このＮ十領域１６は、前記反対導電型領域１ｏ・・・が
ら伸びる空乏層が容易に前記アノード領域３に到達する
のを防ぎ、このアノード領域３からドレイン領域として
機能する前記第１半導体基板１中に注入するホール量更
にこのドレイン領域に蓄積されるホール量を制御する機
能を持っている。
ら伸びる空乏層が容易に前記アノード領域３に到達する
のを防ぎ、このアノード領域３からドレイン領域として
機能する前記第１半導体基板１中に注入するホール量更
にこのドレイン領域に蓄積されるホール量を制御する機
能を持っている。
、伝導度変調型ＭＯＳＦＥＴテはＶＤＭＯ５ＦＥＴ ト
同様ニチャンネル中を広くとって、そのオン抵抗を小さ
くするように配慮されており、従って伝導度変調型ＶＤ
ＭＯ８ＦＥＴでもソース領域部分を微細化する必要を生
じる。第３図に示したアノードショート（ａｎｏｄｅｓ
ｈｏｒｔ）伝導度変調型ＭＯ５ＦＥＴでは複数の前記反
対導電型領域間に前記ポリシリコン層即ちゲート層が形
成されているが、このゲート層のピッチ間隔（ポリシリ
コン層巾十反導導電型領域巾）は通常３０、からａＯ，
程度である。一方これに対向する前記反対導電型の第２
領域即ち、アノード領域のピッチも約３〇−乃至８０．
に形成する必要を生じる。
同様ニチャンネル中を広くとって、そのオン抵抗を小さ
くするように配慮されており、従って伝導度変調型ＶＤ
ＭＯ８ＦＥＴでもソース領域部分を微細化する必要を生
じる。第３図に示したアノードショート（ａｎｏｄｅｓ
ｈｏｒｔ）伝導度変調型ＭＯ５ＦＥＴでは複数の前記反
対導電型領域間に前記ポリシリコン層即ちゲート層が形
成されているが、このゲート層のピッチ間隔（ポリシリ
コン層巾十反導導電型領域巾）は通常３０、からａＯ，
程度である。一方これに対向する前記反対導電型の第２
領域即ち、アノード領域のピッチも約３〇−乃至８０．
に形成する必要を生じる。
しかも、このアノード領域は選択的に形成する必要があ
り、若しは普通の半導体基板面から不純物を拡散法によ
って導入すると、縦方向（半導体基板の厚さ方向）とぼ
ゾ同様に横方向拡散を生じる。縦って前述の横方向ピッ
チの制約を考えると前記アノード領域の拡散深さＸｊは
高々４０ｔ１１ｍに制限される。
り、若しは普通の半導体基板面から不純物を拡散法によ
って導入すると、縦方向（半導体基板の厚さ方向）とぼ
ゾ同様に横方向拡散を生じる。縦って前述の横方向ピッ
チの制約を考えると前記アノード領域の拡散深さＸｊは
高々４０ｔ１１ｍに制限される。
一方、ドレイン領域の厚さは所望のソース−ドレイン間
耐圧が得られる最小値が望ましく、不必要に厚く形成す
ると１例え伝導度変調を受けるとしてもその分だけオン
抵抗が悪化する。
耐圧が得られる最小値が望ましく、不必要に厚く形成す
ると１例え伝導度変調を受けるとしてもその分だけオン
抵抗が悪化する。
例えば、ソース−ドレイン間耐圧１ｏｏｏｖの半導体装
置を得るためには、そのＮ型シリコン基板の比抵抗が４
０〜５０Ω・口で厚さ１００〜１２０μｓで充分であり
、これ以上厚くするとオン抵抗は増大する。
置を得るためには、そのＮ型シリコン基板の比抵抗が４
０〜５０Ω・口で厚さ１００〜１２０μｓで充分であり
、これ以上厚くするとオン抵抗は増大する。
そこでこれらの要素を勘案してアノード短絡′型伝導度
変調ＭＯ８ＦＥＴの最適設計値は第１図に示したような
数値とならざるを得ない。即ち、トータルの厚さは１７
０．にしがならないが、このような極めて薄いウェハー
は現在使用されている製造設備及び製造工程の適用は殆
んど不可能である。
変調ＭＯ８ＦＥＴの最適設計値は第１図に示したような
数値とならざるを得ない。即ち、トータルの厚さは１７
０．にしがならないが、このような極めて薄いウェハー
は現在使用されている製造設備及び製造工程の適用は殆
んど不可能である。
しかし１本発明では第１図Ｃの段階がらウェハ−厚さを
薄くしており、実施例では厚さを２４０ｐにしており、
こシにＶＤＭＯ５ＦＥＴを形成した。この数値は現有製
値及び工程の転用が可能である。
薄くしており、実施例では厚さを２４０ｐにしており、
こシにＶＤＭＯ５ＦＥＴを形成した。この数値は現有製
値及び工程の転用が可能である。
更に、従来のアノード短絡型伝導度変調ＭＯＳＦＥＴに
比較してオン抵抗を小さくし、且つ高速化を達成したも
のである。
比較してオン抵抗を小さくし、且つ高速化を達成したも
のである。
第１図ａ”ｄは本発明の製造経過を示す断面図。
第２図は他の実施例の断面図、第３図は従来のアノード
短絡型ＶＤＭＯ５ＦＥＴの断面図、第４図は従来の伝導
度変調型ＭＯ３ＦＥＴの構造図である。 １：第１の半導体基板 ２：第２の半導体基板３：反対
導電型の第２領域 ｉ＝複合半導体基板 ６：第１表面 ７：第２表面 ８：絶縁物層 ９：ゲート層 １０：反対導電型領域１１ニー
導電型領域 １８：反対導電型領域の端部
短絡型ＶＤＭＯ５ＦＥＴの断面図、第４図は従来の伝導
度変調型ＭＯ３ＦＥＴの構造図である。 １：第１の半導体基板 ２：第２の半導体基板３：反対
導電型の第２領域 ｉ＝複合半導体基板 ６：第１表面 ７：第２表面 ８：絶縁物層 ９：ゲート層 １０：反対導電型領域１１ニー
導電型領域 １８：反対導電型領域の端部
Claims (1)
- 同一導電型を示す第１及び第２の半導体基板と、相対向
するこの半導体基板間に形成する接合層により一体化す
る複合半導体基板と、この複合半導体基板の第一表面部
分に端部を露出して形成する複数の反対導電型領域と、
この各領域に端部を露出して形成する一導電型領域と、
複数の前記反対導電型領域のうち互に近接する一対に形
成した前記一導電型領域端を跨ぎかつ前記複合半導体基
板の第一表面部分に隣接して形成する絶縁物層と、この
絶縁物層に埋設するゲート層と、このゲート層を前記複
合半導体基板の第２表面に投影して得られる各部分に沿
い、前記接合層より前記ゲート層側に近接した端部を持
って形成する反対導電型の第２領域と前記複合半導体基
板の第２表面に形成する陽極電極とを具備することを特
徴とする伝導度変調型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4841885A JPS61208268A (ja) | 1985-03-13 | 1985-03-13 | 伝導度変調型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4841885A JPS61208268A (ja) | 1985-03-13 | 1985-03-13 | 伝導度変調型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61208268A true JPS61208268A (ja) | 1986-09-16 |
Family
ID=12802767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4841885A Pending JPS61208268A (ja) | 1985-03-13 | 1985-03-13 | 伝導度変調型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61208268A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6373670A (ja) * | 1986-09-17 | 1988-04-04 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
| JPS63211680A (ja) * | 1987-02-26 | 1988-09-02 | Toshiba Corp | 半導体素子およびその製造方法 |
| US5183769A (en) * | 1991-05-06 | 1993-02-02 | Motorola, Inc. | Vertical current flow semiconductor device utilizing wafer bonding |
| US5200632A (en) * | 1990-04-20 | 1993-04-06 | Fuji Electric Co., Ltd. | Conductivity modulation mosfet |
| EP0578973A1 (en) * | 1992-06-12 | 1994-01-19 | Kabushiki Kaisha Toshiba | Method of forming short-circuiting regions for insulated gate semiconductor devices |
| US5519245A (en) * | 1989-08-31 | 1996-05-21 | Nippondenso Co., Ltd. | Insulated gate bipolar transistor with reverse conducting current |
| US7927975B2 (en) | 2009-02-04 | 2011-04-19 | Micron Technology, Inc. | Semiconductor material manufacture |
-
1985
- 1985-03-13 JP JP4841885A patent/JPS61208268A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6373670A (ja) * | 1986-09-17 | 1988-04-04 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
| JPS63211680A (ja) * | 1987-02-26 | 1988-09-02 | Toshiba Corp | 半導体素子およびその製造方法 |
| US5519245A (en) * | 1989-08-31 | 1996-05-21 | Nippondenso Co., Ltd. | Insulated gate bipolar transistor with reverse conducting current |
| US5200632A (en) * | 1990-04-20 | 1993-04-06 | Fuji Electric Co., Ltd. | Conductivity modulation mosfet |
| US5183769A (en) * | 1991-05-06 | 1993-02-02 | Motorola, Inc. | Vertical current flow semiconductor device utilizing wafer bonding |
| EP0578973A1 (en) * | 1992-06-12 | 1994-01-19 | Kabushiki Kaisha Toshiba | Method of forming short-circuiting regions for insulated gate semiconductor devices |
| US7927975B2 (en) | 2009-02-04 | 2011-04-19 | Micron Technology, Inc. | Semiconductor material manufacture |
| US8389385B2 (en) | 2009-02-04 | 2013-03-05 | Micron Technology, Inc. | Semiconductor material manufacture |
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