JP3975844B2 - Igbtとその製造方法 - Google Patents
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【発明の属する技術分野】
本発明はヘテロ接合を利用した半導体装置に関する。特にヘテロ接合部に生じることが避けられない各種の欠陥に起因するリーク電流を低減する技術に関する。
【0002】
【従来の技術】
半導体装置のオン電圧の低下やスイッチング損失の低減等のために、ヘテロ接合を利用する技術が提案されている。
【0003】
例えば特開平8−37294号公報には、IGBT(Insulated Gate Bipolar Transistor)が開示されており、pn接合を実現するために第1導電型(p+)の第1半導体層上に第2導電型(n−)の第2半導体層を積層するにあたって、第1半導体層よりも大きい(広い)バンドギャップを有する半導体材料を用いて積層する技術を示している。具体的には、バンドギャップの狭いゲルマニウムの上にバンドギャップの広いシリコンを積層するとともに、ゲルマニウムを第1導電型(p+)としてシリコンを第2導電型(n−)とする。ヘテロ接合を利用することでIGBTのオン電圧を低下させる技術を開示している。
pn接合をヘテロ接合で構成すると、ヘテロ接合部に生じることが避けられない各種の欠陥に起因して半導体装置の特性が低下する。特開平8−37294号公報には、第1導電型(p+)のバンドギャップの狭い第1半導体材料の層と、第2導電型(n−)のバンドギャップの狭い第1半導体材料の層と、第2導電型(n−)のバンドギャップの広い第2半導体材料の層とを積層した半導体装置も開示している。この構造を利用すると、pn接合とヘテロ接合を分離することができ、ヘテロ接合部に生じることが避けられない各種の欠陥に起因して半導体装置の特性が低下することを防止することができる。同種の構造が、特開2000−58819号公報にも記載されている。
【0004】
特開平8−37294号公報に記載の技術では、バンドギャップの狭い半導体材料を用いてpn接合を構成する。この場合、リーク電流が大きくなりやすい。そこで、特開2000−357801号公報には、pn接合とヘテロ接合を分離するとともに、バンドギャップの広い半導体材料を用いてpn接合を構成する技術が開示されている。具体的には、第1導電型(p+)のバンドギャップの狭い第1半導体材料の層と、第1導電型(p+)のバンドギャップの広い第2半導体材料の層と、第2導電型(n−)のバンドギャップの広い第2半導体材料の層とを積層した半導体装置が開示されている。この場合、バンドギャップの広い第2半導体材料を利用してpn接合が形成されるために、リーク電流が抑制される。特開2000−357801号公報に記載の技術では、ヘテロ接合を利用するためにオン電圧を低下させることができ、バンドギャップの広い半導体材料を用いてpn接合を構成するためにリーク電流を抑制することができ、pn接合とヘテロ接合を分離するためにヘテロ接合部に生じることが避けられない各種の欠陥に起因して半導体装置の特性が低下することを防止することができる。pn接合部に欠陥が存在するとリーク電流が増大するために、pn接合とヘテロ接合を分離することによってリーク電流を抑制することができる。
【0005】
【発明が解決しようとする課題】
特開2000−357801号公報に記載の技術によって、オン電圧を低下させることができ、リーク電流を抑制することができる。しかしながら、リーク電流をさらに抑制することが求められている。
【0006】
【課題を解決するための手段】
特開2000−357801号公報に記載の技術では、バンドギャップの広い半導体材料を用いてpn接合を構成することと、pn接合とヘテロ接合を分離することによってリーク電流を抑制する。本発明者らの研究によって後者の技術要素にはさらに改善の余地があることが判明した。本発明者らの研究によって、pn接合とヘテロ接合を分離しても、ヘテロ接合部に生じることが避けられない各種の欠陥がpn接合部にまで分布することが分かってきた。ヘテロ接合部に生じる各種の欠陥がpn接合にまで分布しないようにすることができれば、リーク電流をさらに効果的に抑制することができる。
【0007】
本発明で創作された半導体装置は、面状電極と第1半導体材料層と第2半導体材料層がその順に積層された半導体装置であり、第1半導体材料層と第2半導体材料層によってヘテロ接合が構成される。第1半導体材料層は第1導電型であり、第2半導体材料層の第1半導体材料層側は第1導電型である。ヘテロ接合の両側が第1導電型であり、pn接合からは分離されている。第2半導体材料層の反対側は第2導電型であって、第1導電型の第2半導体材料層と第2導電型の第2半導体材料層の間にpn接合が形成されている。pn接合はホモ接合で構成されている。第1半導体材料は第2半導体材料のバンドギャップよりも小さなバンドギャップを持つ材料と第2半導体材料の複合材料であり、小さなバンドギャップを持つ材料の存在比率が第2半導体材料層側で小さく面状電極側で大きい。
【0008】
上記の半導体装置のpn接合は、第1半導体材料よりも大きなバンドギャップを持つ第2半導体材料層内に形成されており、リーク電流が抑制される。
pn接合は第2半導体材料層内に形成されており、第1半導体材料層と第2半導体材料層の界面に形成されるヘテロ接合から分離されている。しかも第1半導体材料は複合材料であり、第2半導体材料層側では第2半導体材料に等しいか近似し、面状電極側ではバンドギャップが小さな半導体材料が主体となっている。バンドギャップが小さな第1半導体材料層を利用するためにオン電圧が小さく押さえられる。複合材料で構成される第1半導体材料の組成比が除変しているために、格子歪が小さく押さえられ、欠陥の発生が抑制されている。欠陥の発生密度が低く押さえられており、しかもpn接合がヘテロ接合から分離されているために、pn接合部での欠陥密度が低く押さえられている。このためにpn接合部に欠陥が存在すると発生するリーク電流が小さく押さえられている。
本発明の半導体装置は、ヘテロ接合を利用してオン電圧を低下させ、バンドギャップが広い半導体材料内にpn接合を形成することでリーク電流を抑制し、ヘテロ接合を構成する材料の組成比を除変させることで欠陥の発生を抑制し、pn接合をヘテロ接合から分離することでpn接合部での欠陥の発生をさらに抑制しており、pn接合部の欠陥に起因して生じるリーク電流を効果的に抑制する。
【0009】
シリコンを基板とする半導体装置の場合、シリコンよりもバンドギャップが小さな半導体材料にSiGeを用いることが好ましい。
この場合の半導体装置は、面状電極とSiGe層とSi層がその順に積層された半導体装置となる。SiGe層は第1導電型であり、Si層のSiGe層側は第1導電型であるとともに反対側は第2導電型であって両者間にpn接合が形成されている。SiGe層はSi1−xGexで構成されており、Si層に接する部分でxは実質的に0.0であり、面状電極に接する部分では実質的に1.0であり、xはその間において連続的に変化している。ここでいう連続的に変化する態様には階段状に変化することを含む。
【0010】
上記の半導体装置の場合、バンドギャップが大きなシリコン層内にpn接合が形成されていることから、バンドギャップが小さなSiGe層内にpn接合が形成される場合に比してリーク電流が小さい。またpn接合はヘテロ接合から分離されており、さらにSiGe層はSi1−xGexで構成されており、Si層に接する部分でxは実質的に0.0である(即ち、Siが主体である)ことから、ヘテロ接合の格子不整合率は小さく押さえられ、pn接合部での欠陥は極く少ない。pn接合部に存在する欠陥に起因するリーク電流は小さく押さえられる。また、Si1−xGex層の電極に接する部分でのxは実質的に1.0である(即ち、Geが主体である)ことから、バンドギャップが小さな層を介して電極に接続されることになり、接触抵抗が押さえられてオン電圧が低く押さえられる。またターンオフ時に電子がpn接合部から容易に抜けることができ、ターンオフ損失も小さい。
【0011】
Si1−xGex層に代えてSi1−xGexC層を用いることもできる。この場合にも、段落0010に記載した利点を享受することができる。
【0012】
pn接合を構成するSi層の不純物濃度よりもSiGe層の不純物濃度が高いことが好ましい。特に、SiGe層の不純物濃度を1×1018cm−18以上にすることが好ましい。
この場合、SiGe層の不純物濃度を十分に高めて抵抗を十分に下げることができる。また面状電極との接触抵抗を十分に下げることができる。
【0013】
第2導電型のSi層の不純物濃度よりも第1導電型のSi層の不純物濃度が高く、第1導電型のSi層の不純物濃度よりも第1導電型のSiGe層の不純物濃度が高いことが好ましい。
この場合、第2導電型の不純物濃度が低いSi層によって十分な耐圧を確保することができる。第1導電型の不純物濃度が中間のSi層と、それよりも不純物濃度が高いSiGe層の間でバンドオフセットができないようにすることができる。バンドオフセットができないために、この半導体層を導通させるのに必要なオン電圧を小さく押さえることができる。
【0015】
第2導電型のSi基板の裏面に第1導電型のイオンを注入し、裏面側から表面側に向けて伸びている第1拡散領域を形成する工程と、Si基板の裏面に第1導電型のイオンを注入し、第1拡散領域内の裏面側に第1拡散領域よりも不純物濃度の高い第2拡散領域を形成する工程と、Si基板の裏面にGe層を堆積する堆積工程と、堆積したGe層を加熱処理してGeを第2拡散領域内に拡散し、第2拡散領域を第1導電型のSi1−xGex層とするGe拡散工程を実行して本発明のIGBTを生産することができる。
この場合、Si基板内にpn接合が形成されており、Si1−xGexのxがSi基板の裏面側で大きく、Si基板の表面側で小さいIGBTを比較的に簡単に生産することができる。
【0016】
Ge層に代えてGeC層を堆積して上記の方法を実施すると、SiGeC層を持つ半導体装置が生産される。
【0017】
イオンを注入した後に600℃以下の温度で熱処理することが好ましい。あるいは、堆積したGe層またはGeC層の表面を融点以上に加熱するとともに、その間においてSi層の温度を600℃以下に維持することが好ましい。
この場合、Si層の特性を劣化させることなく半導体装置を生産することができる。
【0018】
【発明の実施の形態】
以下に説明する実施例の主要な特徴を最初に列記する。
(形態1)Si1−xGexで構成されるp+コレクタ領域またはp+アノード領域のxが実質的に0.0の状態から実質的に1.0である状態に5.5nm以上かけて変化していることを特徴とする半導体装置。
この場合、原子層毎に階段状にxの値を変化させるにあたって変化幅を0.1以下に抑制することができ、歪の影響を実質的に低下させることができる。
(形態2)Si1−xGexのxが階段的に変化しており、x=1.0に隣接してx=0.99の層が位置している場合、x=1.0の層の厚さが1μm以下であることを特徴とする半導体装置。
x=1.0の層の厚さが1μm以下であれば、x=0.99の層に隣接するGe層に転位が発生するのを防止することができる。
(形態3)Si1−xGexのxが階段的に変化しており、x=1.0に隣接してx=0.9の層が位置している場合、x=1.0の層の厚さが0.1μm以下であることを特徴とする半導体装置。
x=1.0の層の厚さが0.1μm以下であれば、x=0.9の層に隣接するGe層に転位が発生するのを防止することができる。
【0019】
【実施例】
以下、図面に基づき本発明の実施例について説明する。
図1には、本発明をIGBTに適用した場合の構成が示されている。p+コレクタ領域26上にp+コレクタ領域26よりも不純物濃度の低いp−コレクタ領域24が形成され、p−コレクタ領域24上にn−ドリフト領域22が形成されている。n−ドリフト領域22上にはpベース領域16が形成され、pベース領域16内には、n+エミッタ領域12とp+ボディ領域14が形成されている。また、n+エミッタ領域12とpベース領域16を貫通するように、ゲート酸化膜20を介してトレンチ型のゲート電極18が形成されている。n+エミッタ領域12とp+ボディ領域14にはエミッタ電極10が接続されている。エミッタ電極10とゲート電極18間はシリコン酸化膜8で絶縁されている。ゲート電極18は図示しない断面において、半導体装置の表面に形成されているゲートパッドに接続されている。p+コレクタ領域26にはコレクタ電極28が面的に接触している。
【0020】
p+コレクタ領域26はSiGeで形成され、p−コレクタ領域24、n−ドリフト領域22、pベース領域16、n+エミッタ領域12、p+ボディ領域14はSiで形成されている。p+コレクタ領域26は、p−コレクタ領域24やn−ドリフト領域22よりもバンドギャップの小さい半導体材料を用いており、ターンオフ時にコレクタ電極に流れ込む電子の障壁を小さくしてスイッチング損失を低下させることができる。
p+コレクタ領域26はSi1−xGexで形成されている。Siで形成されているp−コレクタ領域24に接する部分ではxは実質的に0.0であり、コレクタ電極28に接する部分ではxは実質的に1.0であり、xはその間において連続的に変化している。p−コレクタ領域24に接する面ではSiであり、コレクタ電極28に近づくにつれてGeがリッチとなり、コレクタ電極28に接する面ではGeとなっている。
【0021】
p+コレクタ領域26は第1半導体材料層であり、p−コレクタ領域24やn−ドリフト領域22は第2半導体材料層であり、第1半導体材料層は第1導電型(この場合p型)であり、第2半導体材料層の第1半導体材料層側の領域、即ちp−コレクタ領域24は第1導電型(p)であり、反対側(pベース領域16側)の領域、即ちn−ドリフト領域22は第2導電型(n型)であり、p−コレクタ領域24とn−ドリフト領域22間にpn接合が形成されている。第1半導体材料(この場合SiGe)は、第2半導体材料(この場合Si)のバンドギャップよりも小さなバンドギャップを持つ材料(Ge)と第2半導体材料(Si)の複合材料であり、小さなバンドギャップを持つ材料(Ge)の存在比率が第2半導体材料層(p−コレクタ領域24)側で小さくて面状電極(コレクタ電極28)側で大きい。
【0022】
p−コレクタ領域24を形成することで、p+コレクタ領域26とp−コレクタ領域24との界面でヘテロ接合部を形成し、このヘテロ接合部以外の場所、すなわちp−コレクタ領域24とn−ドリフト領域22との界面でpn接合部を形成しているので、ヘテロ接合界面の準位密度及びそのばらつきが半導体装置の特性に与える影響を小さくできる。厚いp+コレクタ領域26と薄いp−コレクタ領域24を形成することによって、低いコレクタ抵抗と低いpn接合電圧を両立することができる。このIGBTにおいても、pn接合はp+コレクタ領域26のSiGeよりもバンドギャップの大きなSiで形成されているため、高耐圧を得ることができる。p−コレクタ領域24が存在するために正孔注入量を抑制することができる。また、ヘテロ接合が存在するためにターンオフ時に電子がコレクタ電極に抜けやすくターンオフ損失が小さい。p+コレクタ領域26の不純物濃度を1×1018cm−18以上にすることができ、コレクタ抵抗を十分に下げることができ、コレクタ電極との接触抵抗を十分に下げることができる。
【0023】
このように、本実施形態のIGBTでは、p+コレクタ領域26とn−ドリフト領域22との間に低濃度のp−コレクタ領域24を設けることで、ヘテロ接合部とpn接合部を分離させるとともに、コレクタ領域の低抵抗化を図ることができる。
【0024】
図2には、図1に示されたIGBTの製造方法が示されている。n−シリコン基板22の上面からイオンを注入して熱拡散させてpベース領域26を形成する(A)。その後にフォトリソグラフィ技術を用いてレジストマスクを形成し、このレジストマスクを用いてイオンを注入して熱拡散させてn+エミッタ領域12とp+ボディ領域14をpベース領域16内に形成する(B)。n+エミッタ領域12を形成した後、再びフォトリソグラフィ技術を用いてレジストマスクを形成し、このレジストマスクを用いてSiをドライエッチング(例えば3μm程度)してトレンチ6を形成する(C)。そして、トレンチの側壁を熱酸化させて酸化膜20を形成し、CVD法により多結晶Siでトレンチ6を埋めてゲート電極18を形成する(D)。その後に、フォトリソグラフィ技術とドライエッチングを用いてエミッタ電極10を形成し、さらに酸化膜8を形成する(E)。
【0025】
次にn−シリコン基板22の下面(裏面)を研磨して所定の厚みに調整し、下面からイオンを深く注入して熱拡散させてp−コレクタ領域24を形成する(F)。次にp−コレクタ領域24の下面からイオンを浅く注入してp+シリコン領域26aを形成する。次にp+シリコン領域26aの下面にGe層26bを堆積させる(H)。次にGe層26bの下面にレーザを照射してGe層26bを急速加熱する。このときにGe層26bは溶融して冷却される。溶融したGeはp+シリコン領域26aに浸入して拡散してp+のSi1−xGex層26を形成する。Ge層26bが急速に加熱して冷却される間、Si層24は600℃以下に維持され、Siの特性は劣化しない。最後にSi1−xGex層26の下面にコレクタ電極28を形成する。
上記ではGeを溶融させてSi内に浸入させてSiGe層を形成した。これに代えてGeイオンを注入してSiGe層を形成することができる。Geイオンの注入エネルギーを調整することによって、xが0から1の間で変化するSi1−xGex層を形成することができる。
Si1−xGex層26の上側でp−コレクタ領域24(Si層)に接する部分ではxは実質的に0.0であり、下側でコレクタ電極28に接する部分でxは実質的に1.0であり、xはその間において連続的に変化している。
【0026】
本実施例では、SiとSi1−xGexでヘテロ接合を実現しているが、他の半導体材料で形成することも可能である。その条件は、p+コレクタ領域26の方がp−コレクタ領域24よりもバンドギャップが小さいことであり、例えば、Si/SiGeCを用いることができる。SiGeCの方がSiよりもバンドギャップは狭い。
Si層にGeC層を堆積しておいて急速加熱することでSi層にGeCを浸入させる方法、Si層にGeイオンとCイオンを注入する方法によって、xが0から1の間で変化するSi1−xGexC層を形成することができる。
本実施形態では第1導電型をp型、第2導電型をn型としたが、pとnを入れ替えて構成することも可能である。
【0029】
【発明の効果】
本発明によれば、ヘテロ接合とpn接合を分離させ、かつ、pn接合をバンドギャップの大きな半導体材料で形成することにより、ヘテロ接合界面における準位密度ばらつきによる影響を低減し、リーク電流を抑制することができるとともに、最大破壊電界を大きくして高耐圧を得ることができる。さらにヘテロ接合に構成する一方の材料を、他方の材料とそれよりもバンドギャップの小さいな半導体材料の複合材料とし、バンドギャップの小さいな半導体材料の存在比率を除変する構成としたことから、ヘテロ接合界面での格子不整合率を下げて欠陥の発生密度を下げるでき、リーク電流をさらに抑制することができる。
【図面の簡単な説明】
【図1】 本発明の第一実施例に係るIGBTの断面図。
【図2】 本発明の第一実施例に係るIGBTの製造工程を説明する図。
【符号の説明】
16、20:第1導電型の第1半導体材料層、p+Si1−xGex層
14、22:第1導電型の第2半導体材料層、p−Si層
12、24:第2導電型の第2半導体材料層、n−Si層
Claims (11)
- コレクタ電極と第1半導体材料層と第2半導体材料層がその順に積層されたIGBTであり、
第1半導体材料層が、第1導電型の第1コレクタ領域を成しており、
第2半導体材料層が、第1コレクタ領域に隣接する第1導電型の第2コレクタ領域と、第2コレクタ領域について第1コレクタ領域とは反対側で隣接する第2導電型半導体領域を備えており、
第1半導体材料が、第2半導体材料のバンドギャップよりも小さなバンドギャップを持つ材料と第2半導体材料の複合材料であり、
第1コレクタ領域では、小さなバンドギャップを持つ材料の存在比率が第2コレクタ領域側で小さくコレクタ電極側で大きいことを特徴とするIGBT。 - 前記した小さなバンドギャップを持つ材料がGeであるとともに、前記第1半導体材料層がSi 1−x Ge x 層であり、
前記第2半導体材料層がSi層であり、
Si 1−x Ge x 層により形成されている前記第1コレクタ領域は、前記第2コレクタ領域に接する部分でxが0であり、前記コレクタ電極に接する部分でxが1であり、xはその間において連続的に変化していることを特徴とする請求項1のIGBT。 - 前記Si1−xGex層に代えてSi1−xGexC層を用いる請求項2のIGBT。
- 前記第2コレクタ領域の不純物濃度よりも、前記第1コレクタ領域の不純物濃度が高いことを特徴とする請求項1〜3のいずれかのIGBT。
- 前記第2導電型半導体領域の不純物濃度よりも前記第2コレクタ領域の不純物濃度が高いことを特徴とする請求項1〜4のいずれかのIGBT。
- 第2導電型のSi基板の裏面に第1導電型のイオンを注入し、裏面側から表面側に向けて伸びている第1拡散領域を形成する工程と、
前記Si基板の裏面に第1導電型のイオンを注入し、第1拡散領域内の前記裏面側に第1拡散領域よりも不純物濃度の高い第2拡散領域を形成する工程と、
前記Si基板の裏面にGe層を堆積する堆積工程と、
堆積したGe層を加熱処理してGeを第2拡散領域内に拡散し、第2拡散領域を第1導電型のSi 1−x Ge x 層とするGe拡散工程を備えており、
Si 1−x Ge x 層のxがSi基板の裏面側で大きく、Si基板の表面側で小さいことを特徴とするIGBTの製造方法。 - 前記堆積工程で、Ge層に代えてGeC層を堆積することを特徴とする請求項6のIGBTの製造方法。
- イオンを注入した後に600℃以下の温度で熱処理する工程を有する請求項6または7のIGBTの製造方法。
- 堆積したGe層またはGeC層を融点以上に加熱するとともにSi層の温度を600℃以下に維持することを特徴とする請求項6〜8のいずれかのIGBTの製造方法。
- 前記Ge拡散工程の加熱処理として、前記Ge層にレーザを照射することを特徴とする請求項6のIGBTの製造方法。
- さらに、前記Si基板の表面から第1導電型のイオンを注入し、前記Si基板の表面にベース領域を形成する工程と、
前記Si基板の表面の一部から第2導電型のイオンを注入し、前記Si基板の表面の一部に臨んでいるエミッタ領域を、ベース領域内に形成する工程と、
前記Si基板の表面に、エミッタ領域に接続するエミッタ電極を形成する工程を備えており、
エミッタ電極を形成する工程の後に、前記Ge拡散工程を実施することを特徴とする請求項6のIGBTの製造方法。
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