KR100972217B1 - 바이폴라 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따르면, 반도체 결정은 베이스 컨택트 영역(16)과 이미터 영역(14) 사이에서 표면 부근에 배치되는 제2 도전형의 재결합 억제 반도체 층(17)을 포함하는데, 이 재결합 억제 반도체 층은 정공 전류 및 전자 전류를 주로 전도하는 부분으로부터, 표면 준위가 다수 존재하는 반도체 표면을 분리시킨다. 그 결과, 재결합이 억제되어 전류 증폭률이 향상되고 온-전압이 낮아진다.

Description

바이폴라 반도체 소자 및 그 제조 방법{BIPOLAR SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 바이폴라 반도체 소자 및 그 제조 방법에 관한 것이며, 보다 구체적으로는 이미터 영역으로부터의 전자와 베이스 영역으로부터의 정공(正孔)이 반도체 표면에서 재결합하는 것을 억제하기에 적합한 바이폴라 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 실리콘 탄화물(SiC)은 소자에 널리 사용되는 실리콘에 비해 상당히 큰 밴드갭 에너지를 갖기 때문에, 고전압, 고전력 및 고온 동작에 적합하다. 전력 소자 및 그 밖의 구성 요소에 실리콘 탄화물을 적용하는 것에 대한 큰 기대가 있다. 연구 및 개발이 활발하게 이루어지고 있는 SiC 전력 소자의 구조는 주로 2가지 부류로, 즉 MOS형 소자와 접합형 소자로 분류될 수 있다. 본 발명은 접합형 소자인 바이폴라 트랜지스터의 성능 향상에 관한 것이다.
지금까지 보고된 SiC 바이폴라 트랜지스터의 예는 다음과 같다.
대표적인 바이폴라 트랜지스터의 예는, J. Zhang 등이 Materials Science Forum, Vols. 457-460 (2004) pp. 1149-1152에 게재한 "High Power (500V-70A) and High Gain (44-47) 4H- SiC Bipolar Junction Transistors"에 개시되어 있다. 이 문헌에 개시된 바이폴라 트랜지스터는 (0001)면에 대해 8도 벗어난 저저항 n+형 4H-SiC 기판의 표면 상에 n-형 고저항 영역, p형 베이스 영역 및 n+형 이미터 영역의 순서로 적층함으로써 형성되며, 이미터 영역은 복수 개의 가늘고 긴 영역으로 구성된다. 외부에 대한 전기 접속부를 마련하기 위해, 이미터 영역, 베이스 영역 및 컬렉터 영역에 전극을 형성한다.
도 9는 상기 참조문헌에 개시된 바이폴라 트랜지스터의 개략적인 단면도이다. 바이폴라 트랜지스터(100)에는 n형 저저항 층인 컬렉터 영역(101)과, n형 고저항 영역(102)과, p형 베이스 영역(103)과, n형 저저항 이미터 영역(104)과, 이미터 영역 둘레에 형성된 p형 저저항 베이스 컨택트 영역(105)과, 컬렉터 전극(106)과, 베이스 전극(107)과, 이미터 전극(108), 그리고 표면 보호막(109)이 마련된다.
도 10은 바이폴라 트랜지스터(100)의 전형적인 동작을 설명하는 도면이다. 도 10에서는, 도 9에 도시된 것과 동일한 구성 요소에는 동일한 도면 부호가 부여되어 있다. 동작의 설명과는 직접적인 관계가 없는 표면 보호막(109)은 도 10에 도시 생략되어 있다.
도 9 및 도 10에 도시된 바이폴라 트랜지스터(100)에서, 주 전류는 이미터 영역(104)으로부터 컬렉터 영역(101)으로 흐르는 화살표(110)로 도시된 전자에 의해 발생된다. 이 전자 전류의 온/온프 상태는 베이스 전극(107)에 인가된 전압 신호에 의해 제어된다. 이때 주 전류가 흐르는 방향은 컬렉터 영역(101)으로부터 이미터 영역(104)으로 향하는 방향이다. 바이폴라 트랜지스터(100)는 베이스 전 극(107)과 이미터 전극(108) 사이의 전압이 0 V 이하일 때 오프-상태이고, 베이스 전극(107)과 이미터 전극(108) 사이에 정(正)의 전압이 인가될 때 온-상태로 바뀐다. 바이폴라 트랜지스터(100)가 온-상태일 때, 베이스 전극(107)과 이미터 전극(108) 사이에 형성된 pn 접합이 순방향 바이어스로 세팅되고, 정공에 기초한 전류가 베이스 전극(107)으로부터 이미터 전극(108)으로 흐른다.
바이폴라 트랜지스터(100)를 고효율로 동작시키기 위해, 보다 약한 베이스 전류로 보다 강한 주 전류(110)를 제어하는 것이 바람직하다. 따라서, 전류 증폭률(= 주 전류/베이스 전류)은 필수 파라미터이다. 전류 증폭률을 저하시키는 요인은, 도 10에 도면 부호 111로 나타내어진 기호 "x"로 개략적으로 도시된 바와 같이 반도체 표면에서의 재결합 준위이다. 미결합 원자, 결정결함 등에 기인하는 표면 준위가 통상적으로 반도체의 표면에 다수 존재한다.
예컨대, 실리콘 표면을 열(熱) 산화하면, 소자 특성에 부정적인 영향을 미치지 않는 표면 준위의 밀도가 낮은 실리콘/산화막 인터페이스를 형성할 수 있다. 한편, 현재로서는 예컨대 열 산화 혹은 그 후에 수행되는 열처리(POA : Post Oxidation Annealing) 등을 이용함으로써, SiC의 표면에 있어서 표면 준위의 밀도를 충분히 낮추는 것이 불가능하다. 반도체 표면의 표면 준위는 재결합 준위로서 작용한다. 이 때문에, 주 전류(110)가 온-상태일 때에는, 도 10에 개략적으로 도시된 바와 같이, 베이스 영역(103)의 표면의 표면 준위에 의해 재결합 준위(111)가 다수 존재하게 된 영역에, 이미터 영역(104)으로부터 주입되는 전자(113)와 베이스 영역(103) 내의 정공(112)이 공존한다. 이에 의해, 정공과 전자의 재결합(화살표 115 및 116으로 나타내어짐)이 활발하게 이루어지고, 소자 동작에 기여하지 않는 무효한(reactive) 베이스 전류가 흐르기 때문에, 그 결과 전류 증폭률이 낮아진다.
종래의 바이폴라 트랜지스터(100)에서는, 베이스 전극과 컬렉터 전극 사이에 정의 전압을 인가하여 소자를 스위치-온 하는 경우에, 이미터 영역(104)으로부터 주입된 전자와 베이스 영역(103) 내의 정공이 베이스 영역(103)의 표면의 표면 준위를 통해 재결합되어 전류 증폭률이 낮아진다는 문제점이 있다.
따라서, 자동차의 모터 제어용 소자 및 그 밖의 소자에 적용될 수 있으며, 반도체 표면의 표면 준위를 통해 야기되는 정공과 전자의 재결합이 제어될 수 있고, 전류 증폭률이 향상되는 고성능의 바이폴라 반도체 소자와 그 제조 방법의 제공에 대한 요구가 있다.
본 발명의 한 가지 양태에 따르면, 반도체 결정의 일면에 형성된 제1 도전형의 저저항 층을 포함하는 컬렉터 영역과, 컬렉터 영역 상에 배치되는 제1 도전형의 고저항 층과, 제1 도전형의 고저항 층 상에 배치되는 제2 도전형의 베이스 영역과, 반도체 결정의 타면에 형성되는 제1 도전형의 저저항 이미터 영역, 그리고 이미터 영역의 주변에서 제1 도전형의 고저항 층의 양면 상에 배치되며 베이스 영역에 접합되는 제2 도전형의 저저항 베이스 컨택트 영역을 포함하고, 베이스 컨택트 영역과 이미터 영역 사이에서 반도체 결정의 표면 부근에 제2 도전형의 재결합 억제 반도체 층을 더 포함하는 바이폴라 반도체 소자가 제공된다.
본원 발명에서는, 베이스 컨택트 영역과 이미터 영역 사이에서 반도체 결정의 표면 부근에 제2 도전형의 재결합 억제 반도체 층이 배치된다. 재결합 억제 반도체 층을 마련함으로써, 표면 준위가 다수 존재하는 반도체 표면이 정공 전류 및 전자 전류를 주로 전도하는(conduct) 부분으로부터 분리되어 재결합이 억제된다. 이에 의해, 전류 증폭률이 향상될 수 있고, 온-전압이 낮아질 수 있으며, 본 발명의 바이폴라 트랜지스터를 사용함으로써 전력 변환 소자의 효율이 향상될 수 있다.
본 발명의 다른 양태에 따르면, 반도체 결정의 일면에 형성된 제1 도전형의 저저항 층을 포함하는 컬렉터 영역과, 컬렉터 영역 상에 배치되는 제1 도전형의 고저항 층과, 제1 도전형의 고저항 층 상에 배치되는 제2 도전형의 베이스 영역과, 반도체 결정의 타면에 형성되는 제1 도전형의 저저항 이미터 영역, 그리고 이미터 영역의 주변에서 제1 도전형의 고저항 층의 양면 상에 배치되며 베이스 영역에 접합되는 제2 도전형의 저저항 베이스 컨택트 영역을 포함하고, 베이스 컨택트 영역과 이미터 영역 사이에서 반도체 결정의 표면 부근에 제1 도전형의 재결합 억제 반도체 층을 더 포함하는 바이폴라 반도체 소자가 제공된다.
본원 발명에서는, 베이스 컨택트 영역과 이미터 영역 사이에서 반도체 결정의 표면 부근에 제1 도전형의 재결합 억제 반도체 층이 배치된다. 재결합 억제 반도체 층을 마련함으로써, 표면 준위가 다수 존재하는 반도체 표면이 정공 전류 및 전자 전류를 주로 전도하는 부분으로부터 분리되어 재결합이 억제된다. 이에 의해, 전류 증폭률이 향상될 수 있고, 온-전압이 낮아질 수 있으며, 본 발명의 바이폴라 트랜지스터를 사용함으로써 전력 변환 소자의 효율이 향상될 수 있다.
전술한 바이폴라 반도체 소자는, 베이스 컨택트 영역과 이미터 영역 사이에 서 반도체의 표면이 부분적으로 경사져 있도록 구성되는 것이 바람직하다.
전술한 바이폴라 반도체 소자는, 베이스 컨택트 영역과 이미터 영역 사이에 서 반도체의 표면에 단차(段差)가 형성되지 않도록 구성되는 것이 바람직하다.
전술한 바이폴라 반도체 소자는, 베이스 컨택트 영역과 이미터 영역 사이에 서 반도체 결정의 표면에 재결합 억제 막이 마련되도록 구성되는 것이 바람직하다. 재결합 억제 반도체 층과 재결합 억제 막을 조합함으로써, 반도체의 표면에 있어서의 재결합을 감소시키는 상기 소자의 특성이 더 향상될 수 있다.
전술한 바이폴라 반도체 소자는, 실리콘 탄화물인 반도체 결정을 갖도록 구성되는 것이 바람직하다.
전술한 바이폴라 반도체 소자는, 재결합 억제 반도체 층의 불순물 농도가 베이스 영역의 불순물 농도보다 낮도록 구성되는 것이 바람직하다.
본 발명의 또 다른 양태에 따르면, 제1 도전형의 반도체 기판의 일면에 제1 도전형의 제1 고저항 층을 형성하는 단계와, 제1 도전형의 제1 고저항 층 상에 제2 도전형의 베이스 영역을 형성하는 단계와, 베이스 영역 상에 제1 도전형의 제2 고저항 층을 형성하는 단계와, 제1 도전형의 제2 고저항 층 상에 제1 도전형의 저저항 층을 형성하는 단계와, 저저항 층과 제2 고저항 층의 일부분을 부분적으로 에칭하여 이미터 영역을 형성하는 단계와, 에칭에 의해 노출된 제2 고저항 층의 표면 부근에 제2 도전형의 재결합 억제 반도체 층을 형성하는 단계와, 베이스 영역에 접합되는 베이스 컨택트 영역을 형성하는 단계와, 베이스 전극을 베이스 컨택트 영역에, 이미터 전극을 이미터 영역에, 컬렉터 전극을 반도체 기판의 타면에 접합하는 단계, 그리고 베이스 전극 및 이미터 전극 위에 상층 전극을 형성하는 단계를 포함하는 바이폴라 반도체 소자의 제조 방법이 제공된다.
본 발명의 또 다른 양태에 따르면, 제1 도전형의 반도체 기판의 일면에 제1 도전형의 제1 고저항 층을 형성하는 단계와, 제1 도전형의 제1 고저항 층 상에 제2 도전형의 베이스 영역을 형성하는 단계와, 베이스 영역 상에 제1 도전형의 제2 고저항 층을 형성하는 단계와, 제1 도전형의 제2 고저항 층 상에 제1 도전형의 저저항 층을 형성하는 단계와, 저저항 층과 제2 고저항 층의 일부분을 부분적으로 에칭하여 이미터 영역을 형성하는 단계와, 에칭에 의해 노출된 제2 고저항 층의 표면 부근에 제2 도전형의 재결합 억제 반도체 층을 형성하는 단계와, 베이스 영역에 접합되는 베이스 컨택트 영역을 형성하는 단계와, 베이스 컨택트 영역과 이미터 영역 사이에서 반도체 결정의 표면 상에 재결합 억제 막을 형성하는 단계와, 베이스 전극을 베이스 컨택트 영역에, 이미터 전극을 이미터 영역에, 컬렉터 전극을 반도체 기판의 타면에 접합하는 단계, 그리고 베이스 전극 및 이미터 전극 위에 상층 전극을 형성하는 단계를 포함하는 바이폴라 반도체 소자의 제조 방법이 제공된다.
이하에서는, 본 발명의 바람직한 실시예를 첨부 도면에 기초하여 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 (예로서 바이폴라 트랜지스터를 사용하는) 바이폴라 반도체 소자의 일부분의 단면도.
도 2는 본 발명의 제1 실시예에 따른 (예로서 바이폴라 트랜지스터를 사용하 는) 바이폴라 반도체 소자의 평면도.
도 3은 제1 실시예에 따른 바이폴라 반도체 소자의 동작을 설명하는 도면.
도 4는 본 발명의 제1 실시예에 따른 바이폴라 반도체 소자의 제조 방법을 이용하여 바이폴라 트랜지스터를 제조하는 단계를 보여주는 흐름도.
도 5a 내지 도 5d는 본 발명의 제1 실시예에 따른 바이폴라 반도체 소자의 제조 방법을 이용하여 바이폴라 트랜지스터를 제조하는 각 단계에 있어서의 반도체 기판의 단면도.
도 6a 내지 도 6d는 본 발명의 제1 실시예에 따른 바이폴라 반도체 소자의 제조 방법을 이용하여 바이폴라 트랜지스터를 제조하는 각 단계에 있어서의 반도체 기판의 단면도.
도 7은 본 발명의 제2 실시예에 따른 바이폴라 반도체 소자의 단면도.
도 8은 본 발명의 제3 실시예에 따른 바이폴라 반도체 소자의 단면도.
도 9는 종래의 바이폴라 트랜지스터의 개략적인 단면도.
도 10은 종래의 바이폴라 트랜지스터의 동작을 설명하는 도면.
먼저, 제1 실시예의 바이폴라 반도체 소자(바이폴라 트랜지스터)를 도 1 내지 도 3에 기초하여 설명한다.
도 2는 5개의 이미터 전극을 구비하는 바이폴라 트랜지스터의 평면 구조의 예를 도시한다. 도 1은 도 2의 선 A-A를 따라 취한 단면 구조의 확대도이다.
바이폴라 트랜지스터(10)는 실리콘 탄화물(SiC)의 결정의 일면에 형성된 n 형(제1 도전형) 저저항 층(n+ 층)으로 이루어진 컬렉터 영역(11)과, 컬렉터 영역(11) 상에 배치된 n형 고저항 층(n- 층)(12)과, n형 고저항 층(12) 상에 배치되는 p형(제2 도전형) 베이스 영역(13)과, SiC 결정의 타면에 형성된 n형 저저항(n+) 이미터 영역(14), 그리고 이미터 영역(14)의 주변에서 n형 고저항 층(n- 층)(15)의 양면 상에 배치되며 베이스 영역(13)에 접합되는 p형 저저항(p+) 베이스 컨택트 영역(16)을 포함한다.
바이폴라 트랜지스터(10)에는 이미터 영역(14)들 사이에서 SiC 결정의 표면 부근에 베이스 컨택트 영역(16)과 p형 재결합 억제 반도체 층(17)이 마련된다.
또한, 바이폴라 트랜지스터(10)에서는 재결합 억제 막(18)이 베이스 컨택트 영역(16)과 이미터 영역(14) 사이에서 SiC 결정의 표면에 배치된다. 또한, 바이폴라 트랜지스터(10)에는 컬렉터 영역(11)에 접합된 컬렉트 전극(19)과, 이미터 영역(14)에 접합된 이미터 전극(20), 그리고 베이스 컨택트 영역(16)에 접합된 베이스 전극(21)이 마련된다.
또한, 도 2는 이미터 전극(20)과 베이스 전극(21)의 상부 영역에 배치된 상층 전극(22)을 도시한다.
또한, 이러한 바이폴라 트랜지스터(10)에서는, 재결합 억제 반도체 층(17)의 불순물 농도가 베이스 영역(13)의 불순물 농도보다 낮다.
이어서, 본 실시예에 따른 바이폴라 트랜지스터의 동작을 도 3에 기초하여 설명한다. 도 3에는 도 1에 도시된 구성 요소와 동일한 구성 요소에 대해 동일한 도면 부호가 부여되어 있다. 주 전류는 이미터 영역(14)으로부터 컬렉터 영역(11)으로 흐르는 도면에 도시된 화살표 22 및 23으로 표시하는 전자에 의해 생성된 전류(전자 전류)이다. 전자 전류의 흐름의 온/오프 제어는 베이스 전극(21)에 인가되는 전압 신호에 의해 제어된다. 이러한 상황에서, 주 전류의 흐름 방향은 컬렉터 영역(11)으로부터 이미터 영역(14)을 향하는 방향이다.
바이폴라 트랜지스터(10)는 베이스 전극(21)과 이미터 전극(20) 사이의 전압이 0 V 이하일 때 오프-상태이고, 베이스 전극(21)과 이미터 전극(20) 사이에 정의 전압이 인가될 때 온-상태로 바뀐다. 바이폴라 트랜지스터(10)가 온-상태일 때, 베이스 전극(21)과 이미터 전극(20) 사이에 형성된 pn 접합이 순방향 바이어스로 세팅되고, 정공 전류가 베이스 영역(13)으로부터 이미터 영역(14)으로 흐른다.
도 10에 도시된 종래의 구조에서는, 전술한 바와 같이 바이폴라 트랜지스터(100)가 온-상태일 때에는, 베이스 영역(103)의 표면의 표면 준위에 의해 재결합 준위(111)가 다수 존재하게 된 영역에, 이미터 영역(104)으로부터 주입되는 전자(113)와 베이스 영역(103) 내의 정공(112)이 공존한다. 이에 의해, 정공과 전자의 재결합(화살표 115 및 116으로 표시)이 활발하게 이루어지고, 소자 동작에 기여하지 않는 무효한 베이스 전류가 흐르며, 전류 증폭률이 낮아진다.
그러나, 본 발명의 실시예의 구조에는 도 1 및 도 3에 도시된 바와 같이 재결합 억제 반도체 층(17)과 재결합 억제 막(18)이 마련된다. 따라서, 상기 층은 베이스 영역(13)의 정공과 이미터 영역(14)으로부터 주입된 전자를 재결합 준위로서 작용하는 표면 준위(도 3에 도면 부호 25로 표시하는 기호 "x"로 도시)가 다수 존재하는 표면으로부터 멀리 떨어지게 하여 재결합이 억제된다. 그 결과, 재결합하는 정공의 개수가 줄어들고 전류 증폭률이 증대된다. 이에 의해, 소자 특성이 보다 향상될 수 있다.
본 실시예의 바이폴라 트랜지스터(10)에서는, 전술한 재결합 억제 반도체 층(17)이 마련되기 때문에, 이러한 영역에서의 전자에 대한 전위가 증대된다. 따라서, 이미터 영역(14)으로부터 주입된 전자는 표면 준위가 다수 존재하는 반도체 표면으로부터 멀리 떨어지게 된다. 또한, 재결합 억제 반도체 층의 불순물 농도가 베이스 영역의 불순물 농도보다 낮기 때문에, 정공의 밀도가 낮다. 그 결과, 표면 준위에서의 재결합 확률이 낮아질 수 있다. 바이폴라 트랜지스터(10)에서는, 이미터 전극(20)과 베이스 전극(21) 사이의 반도체 표면에 재결합 저감 용도의 재결합 억제 막(18)을 마련하고, 이를 재결합 억제 반도체 층(17)과 조합하여 사용함으로써 소자 특성을 더 향상시킬 수 있다.
이어서, 제1 실시예에 따른 바이폴라 트랜지스터(10)의 구조를 보다 상세히 설명한다.
(0001)면으로부터 8도 벗어나게 배향된 저저항 n형 4H-SiC 기판은 바이폴라 트랜지스터(10)의 반도체 결정 기판으로서 사용된다. 이 바이폴라 트랜지스터(10)에서는, 상기 기판이 컬렉터 영역(11)이다. 기판 상의 n형 고저항 층(12)은 이미터 전극(20)과 컬렉터 전극(19) 사이에 고전압이 인가되지 못하게 하는 층이다. 본 실시에에서는, 예컨대 600 V 이상의 전압을 막도록, 두께는 10 ㎛로 설정되어 있고 불순물 농도는 1 x 1016 cm-3으로 설정되어 있다. 이미터 전극(20)과 컬렉터 전극(19) 사이에 고전압이 인가될 때 n형 고저항 층(12) 상의 p형 베이스 영역(13)이 공핍되지 않도록 두께와 불순물 농도가 설정된다. 예컨대, 0.5 내지 1.0 ㎛의 두께와 약 1 x 1017 내지 5 x 1017 cm-3의 불순물 농도가 사용될 수 있다. 두께가 0.2 내지 0.4 ㎛이고 불순물 농도가 약 1 x 1019 내지 4 x 1019 cm-3인 저저항의 n형 이미터 영역(14)은 두께가 0.2 내지 0.4 ㎛이고 불순물 농도가 약 1 x 1016 cm-3인 n형 고저항 층(15)을 매개로 하여 베이스 영역(13) 상에 배치된다. 이미터 영역(14)은 도 2에 도시된 이미터 전극(20)이 접합되는 영역이고, 복수 개의 가늘고 긴 형상으로 분리되어 있다. 분리 영역에는 베이스 전극(21)이 배치된다. 각 이미터 영역(14)은 도 1에 기호 "LE"로 표시하는 10 내지 수십 ㎛의 폭과, 도 2에 기호 "LL"로 표시하는 약 100 내지 1,000 ㎛의 길이를 갖는다. 베이스 전극(21)과 이미터 전극(20)을 포함하는 단위 소자의 주기(도 1에 기호 "Lu"로 표시)는 약 20 내지 수 10 ㎛이다.
이어서, 제1 실시예에 따른 바이폴라 트랜지스터(10)의 제조 방법을 도 4, 도 5a 내지 도 5d 및 도 6a 내지 도 6d에 기초하여 설명한다.
도 4는 바이폴라 트랜지스터를 제조하는 단계들을 나타내는 흐름도이다. 도 5a 내지 도 5d 및 도 6a 내지 도 6d는 각 단계에서의 구조를 도시하는 단면도이다.
바이폴라 트랜지스터(10)의 제조 방법은, 제1 고저항 층 형성 단계(단계 S11)와, 베이스 영역 형성 단계(단계 S12)와, 제2 고저항 층 형성 단계(단계 S13) 와, 저저항 층 형성 단계(단계 S14)와, 이미터 영역 형성 단계(단계 S15)와, 재결합 억제 반도체 층 형성 단계(단계 S16)과, 베이스 컨택트 영역 형성 단계(단계 S17)와, 재결합 억제 막 형성 단계(단계 S18)와, 전극 형성 단계(단계 S19), 그리고 상층 전극 형성 단계(단계 S20)를 포함한다.
제1 고저항 층을 형성하는 단계(단계 S11)는 n형 고저항 층(31)을 n형(제1 도전형) SiC 반도체 기판(30) 상에 형성하는 단계이다. 이 단계에서는, 예컨대 도 5a 내지 도 5d에 도시된 바와 같이 질소가 불순물로서 1 x 1016 cm-3의 농도로 도핑된 SiC 층(31)이 에피택셜 성장법을 이용하여 SiC 고농도 n형 기판(30) 상에 10 ㎛의 두께로 성장한다.
베이스 영역을 형성하는 단계(단계 S12)는 p형(제2 도전형) 베이스 영역(32)을 형성하는 단계이다. 이 단계에서는, 알루미늄이 불순물로서 1 x 1017 내지 1 x 1019 cm-3의 농도로 도핑된 SiC 층(32)이 예컨대 에피택셜 성장법을 이용하여 0.1 내지 0.5 ㎛의 두께로 성장한다.
제2 고저항 층을 형성하는 단계(단계 S13)는 n형 고저항 층(33)을 형성하는 단계이다. 이 단계에서는, 질소가 불순물로서 1 x 1016 cm-3의 농도로 도핑된 SiC로 이루어지는 n형 고저항 층(33)이 예컨대 에피택셜 성장법을 이용하여 0.2 내지 0.5 ㎛의 두께로 성장된다.
저저항 층을 형성하는 단계(단계 S14)는 n형 저저항 층(34)을 형성하는 단계 이다. 이 단계에서는, 질소가 불순물로서 1 x 1019 내지 5 x 1019 cm-3의 농도로 도핑된 SiC로 이루어지는 n형 저저항 층(34)이 예컨대 에피택셜 성장법을 이용하여 SiC 층(33) 상에 0.2 내지 0.4 ㎛의 두께로 성장된다.
이미터 영역을 형성하는 단계(단계 S15)는 n형 저저항 층(34)과 n형 고저항 층(33)의 일부분을 부분적으로 에칭하여 이미터 영역(35)을 형성하는 단계이다. 이 단계에서는, 도 5b에 도시된 바와 같이 이미터 영역을 분리하기 위해 저저항 층(34)과 n형 고저항 층(33)의 일부분을 부분적으로 에칭한다. 예컨대, CVD(화학 기상 증착법) 실리콘 산화막을 에칭 마스크(36)로서 사용하는 포토리소그래피 단계에서 레지스트 패턴을 형성한 후에, CVD 실리콘 산화막을 RIE(반응성 이온 에칭) 등에 의해 에칭한다. 그 후에, CVD 실리콘 산화막을 마스크로서 사용하여 SiC를 에칭한다. SF6 등을 이용하는 RIE 등을 SiC를 에칭하는 데 적용할 수 있다. 에칭 깊이는 약 0.3 내지 0.6 ㎛이다.
재결합 억제 반도체 층을 형성하는 단계(단계 S16)는 에칭에 의해 노출된 고저항 층의 표면 부근에 p형 재결합 억제 반도체 층을 형성하는 단계이다. 이 단계에서는, 도 5c에 도시된 바와 같이, 이미터 영역(35)을 분리한 이후에, 재결합 억제 반도체 층(37)을 형성하기 위해 화살표 38로 표시하는 바와 같이 이온을 주입한다. 이 경우에는, 이미터 영역(35)을 분리하기 위한 에칭에 사용되는 에칭 마스크(36)의 CVD 실리콘 산화막을 이온 주입 마스크로서도 사용할 수 있으므로, 새로운 포토리소그래피 단계를 필요로 하지 않는다. 예컨대, 알루미늄은 이온종으로서 사용될 수 있고, 주입 에너지는 수십 KeV이며, 주입량은 불순물 농도가 약 1 x 1016 내지 1 x 1017 cm-3가 되도록 결정된다. p형 영역인 재결합 억제 반도체 층(37)은 베이스 영역(32)과 같은 기능을 갖지 않지만, 이미터 영역(35)으로부터의 전자를 표면으로부터 멀리 떨어지게 하면서 동시에, 표면에 있어서 베이스 영역(32)으로부터의 정공의 농도를 낮추도록 구성되어 있기 때문에, 베이스 영역(32)에 비해 낮은 주입량에 설정되어 있다.
베이스 컨택트 영역을 형성하는 단계(단계 S17)는 베이스 영역(32)에 접합되는 베이스 컨택트 영역(39)을 형성하는 단계이다. 이 단계에서는, 도 5d에 도시된 바와 같이, 베이스 영역(32)에 접합되는 베이스 컨택트 영역(39)을 형성하기 위해, 베이스 전극을 형성하는 영역에서 선택적 이온 주입을 행한다. 이 단계는 금속 전극과 반도체 사이의 접촉 저항을 줄이기 위해, 반도체 표면의 불순물 농도를 증대시킨다. CVD 실리콘 산화막은 화살표 40으로 표시하는 이온 주입을 위한 마스크(41)의 재료로서 사용될 수 있다. 알루미늄은 이온종으로서 사용된다. 약 0.2 내지 0.4 ㎛의 이온 주입 깊이를 얻기 위해, 약 300 KeV의 최대 주입 에너지에서 이온 주입을 다단으로 행한다. 주입량은 불순물 농도가 약 1 x 1018 내지 1 x 1019 cm-3가 되도록 결정된다. 이온 주입 이후에, 마스크(41)를 에칭에 의해 제거한다.
이어서, 도 6a에 도시된 바와 같이, 이온 주입 이후에, 주입된 이온을 반도체 내에서 전기적으로 활성화하면서 이온 주입에 의해 형성된 결정결함을 제거하기 위해 활성화 열처리를 행한다. 본 실시예에서는, 재결합 억제 반도체 층(37)을 형 성하는 이온 주입과 베이스 컨택트 영역(39)을 형성하는 이온 주입 모두에 대하여 활성화를 동시에 행한다. 열처리는 예컨대 고주파 열처리 오븐 등을 이용하여 약 1,700 내지 1,800℃의 고온 하에서 약 10 분 동안 행해진다. 아르곤은 분위기 가스로서 사용된다.
재결합 억제 막을 형성하는 단계(단계 S18)는 베이스 컨택트 영역(39)과 이미터 영역(35) 사이에서 반도체 결정의 표면 상에 재결합 억제 막(42)을 형성하는 단계이다. 이 단계에서는, 이온 주입 및 활성화 열처리 단계에서 형성된 표면층을 제거하기 위해, 먼저 열 산화를 행하고, 이에 의해 형성된 산화막을 제거하는 희생 산화를 수행한다. 희생 산화를 위한 조건은, 예컨대 건조 산소 중에 1,100℃의 온도로 20 시간 동안 두는 것이다. 플루오르화수소산이 상기 산화막을 제거하는 데 사용된다. 희생 산화 이후에 열처리를 다시 행하여 산화막을 형성한다. 그 후에, SiC-산화막 경계에서 불순물 준위를 낮추기 위한 다른 열처리(POA : Post Oxidation Annealing)를 행한다. POA는 수소 및 산소질화물(NO, N2O)의 분위기에서 약 800 내지 1,300℃ 정도의 고온 하에 행해진다. POA 이후에, CVD 산화막, CVD 질화막, 또는 다른 박막(42)(재결합 억제 막)이 형성된다(도 6b 참조).
전극을 형성하는 단계(단계 S19)는 베이스 전극, 이미터 전극 및 컬렉터 전극을 형성하는 단계이다. 이 공정에서는, 도 6c에 도시된 바와 같이, 이미터 영역(35), 베이스 컨택트 영역(39) 및 컬렉터 영역(30)에 각각 접합되는 이미터 전극(43), 베이스 전극(44) 및 컬렉터 전극(45)이 형성된다. 이미터 전극(43) 및 컬 렉터 전극(45)에 사용되는 금속은 예컨대 니켈 또는 티타늄이고; 베이스 전극(44)에 사용되는 금속은 예컨대 티타늄/알루미늄이다. 각 전극은 증착, 스퍼터링 등에 의해 형성된다. 패턴은 포토리소그래피와 건식 에칭, 습식 에칭, 리프트-오프(lift-off)법, 또는 그 밖의 방법에 의해 형성된다. 전극 형성 이후에는, 전극의 금속과, 이미터 영역(35), 베이스 컨택트 영역(39) 및 컬렉터 영역(30)으로 이루어진 SiC 반도체 사이의 접촉 저항을 낮추기 위한 열처리가 행해진다. 이 열처리의 조건은, 예컨대 800 내지 1,000℃의 온도 하에서 약 10 내지 30분 정도 두는 것이다.
상층 전극을 형성하는 단계(단계 S20)는 베이스 전극(44)과 이미터 전극(43) 상에 상층 전극을 형성하는 단계이다. 이 단계에서는, 도 6d에 도시된 바와 같이, 분리되어 있는 이미터 전극(43)을 단일 전극으로 만들기 위해 상층 전극(46)을 형성한다. CVD 산화막 등을 층간막(47)으로서 형성한 이후에, CVD 산화막 등을 포토리소그래피와 에칭에 의해 이미터 전극(43) 및 베이스 전극(44)의 영역으로부터 제거한다. 이미터 전극(43)과 베이스 전극(44)을 노출시킨 후 상층 전극(46)을 증착시킨다. 알루미늄이 상층 전극(46)의 재료로서 사용된다.
도 1 및 도 2에 도시된 고성능의 바이폴라 트랜지스터(10)는 전술한 방법으로 제조될 수 있다.
도 7은 제2 실시예에 따른 바이폴라 반도체 소자(바이폴라 트랜지스터)의 단면을 도시한다. 바이폴라 트랜지스터(50)는 실리콘 탄화물(SiC)의 결정의 일면에 형성된 n형 저저항 층(n+ 층)으로 이루어진 컬렉터 영역(51)과, 컬렉터 영역(51) 상에 배치된 n형 고저항 층(n- 층)(52)과, n형 고저항 층(52) 상에 배치되는 p형 베이스 영역(53)과, SiC 결정의 타면에 형성된 n형 저저항(n+) 이미터 영역(54), 그리고 이미터 영역(54)의 주변에서 n형 고저항 층(n- 층)(55)의 양면 상에 배치되며 베이스 영역(53)에 접합되는 p형 저저항(p+) 베이스 컨택트 영역(56)을 구비한다. 또한, 바이폴라 트랜지스터(50)에는 베이스 컨택트 영역(56)과 이미터 영역(54) 사이에서 SiC 결정의 표면 부근에 배치되는 p형 재결합 억제 반도체 층(57)이 마련된다. 또한, 재결합 억제 막(58)이 베이스 컨택트 영역(56)과 이미터 영역(54) 사이에서 SiC 결정의 표면에 배치된다. 또한, 바이폴라 트랜지스터에는 컬렉터 영역(51)에 접합된 컬렉트 전극(59)과, 이미터 영역(54)에 접합된 이미터 전극(60), 그리고 베이스 컨택트 영역(56)에 접합된 베이스 전극(61)이 마련된다. 바이폴라 트랜지스터(50)에서는, 재결합 억제 반도체 층(57)의 불순물 농도가 베이스 영역(53)의 불순물 농도보다 낮다.
제1 실시예의 바이폴라 트랜지스터(10)와의 차이점은, 베이스 컨택트 영역(56)과 이미터 영역(54) 사이에서 반도체의 표면의 일부분이 경사져 있다는 점이다. 즉, 도 1에 도시된 제1 실시예의 바이폴라 트랜지스터(10)와의 차이점은, 도 4에 도시된 이미터 영역 형성 단계(단계 S15)에서 이미터 영역(54)을 에칭에 의해 분리시킬 때 에칭 마스크 재료의 단면 형상에 경사를 마련한다는 점; 또는 등방성 SiC 에칭을 수행하거나 그 밖의 방법을 사용하여 이미터 영역(54)의 에칭측 면(54s)에 경사를 마련한다는 점이다.
전술한 구조를 마련하면, 재결합 억제 반도체 층(57)을 형성하는 이온 주입 동안에 이미터 영역(54)의 측면에 이온이 주입되기 때문에, 표면에 노출된 고저항 층이 전부 p형 영역으로 덮인다. 이에 의해, 바이폴라 트랜지스터(50)의 재결합 억제 효과는 제1 실시예의 바이폴라 트랜지스터(10)에 비해 향상된다.
도 8은 제3 실시예에 따른 바이폴라 반도체 소자(바이폴라 트랜지스터)를 도시한다. 바이폴라 트랜지스터(70)는 실리콘 탄화물(SiC)의 결정의 일면에 형성된 n형 저저항 층(n+ 층)으로 이루어진 컬렉터 영역(71)과, 컬렉터 영역(71) 상에 배치된 n형 고저항 층(n- 층)(72)과, n형 고저항 층(72) 상에 배치되는 p형 베이스 영역(73)과, SiC 결정의 타면에 형성된 n형 저저항(n+) 이미터 영역(74), 그리고 이미터 영역(74)의 주변에서 n형 고저항 층(n- 층)(75)의 양면 상에 배치되며 베이스 영역(73)에 접합되는 p형 저저항(p+) 베이스 컨택트 영역(76)을 구비한다. 또한, 바이폴라 트랜지스터(70)에는 베이스 컨택트 영역(76)과 이미터 영역(74) 사이에서 SiC 결정의 표면 부근에 배치되는 p형 재결합 억제 반도체 층(77)이 마련된다. 또한, 재결합 억제 막(78)이 베이스 컨택트 영역(76)과 이미터 영역(74) 사이에서 SiC 결정의 표면에 배치된다. 또한, 바이폴라 트랜지스터에는 컬렉터 영역(71)에 접합된 컬렉트 전극(79)과, 이미터 영역(74)에 접합된 이미터 전극(80), 그리고 베이스 컨 택트 영역(76)에 접합된 베이스 전극(81)이 마련된다. 바이폴라 트랜지스터(70)에서는, 재결합 억제 반도체 층(77)의 불순물 농도가 베이스 영역(73)의 불순물 농도보다 낮다.
제3 실시예에 따른 바이폴라 트랜지스터(70)는 베이스 컨택트 영역(76)과 이미터 영역(74) 사이에서 반도체의 표면에 단차가 형성되지 않는 구조를 갖는다. 바이폴라 트랜지스터(70)는, 이미터 영역(74)이 에칭에 의해 분리되어 있기는 하지만 선택적 이온 주입에 의해 형성되는 예이다. 본 구조에서는, 에칭 단계를 사용하지 않는다는 사실로 인하여 반도체 표면이 에칭에 의한 손상을 입지 않기 때문에, 반도체 표면 부근에서 전자와 정공의 재결합을 더 억제할 수 있다. 이미터 영역(74)을 형성하는 동안에 이온 주입을 위해 이용하는 이온종으로서, 인과 질소를 사용할 수 있다. 이미터 영역(74)과 베이스 컨택트 영역(76) 사이의 고저항 층(75)은 원래의 상태로 남겨질 수 있다.
전술한 바와 같이, 본 발명은 베이스 컨택트 영역과 이미터 영역 사이에서 반도체 결정의 표면 부근에 제2 도전형의 재결합 억제 반도체 층을 마련한다. 재결합 억제 반도체 층을 마련함으로써, 표면 준위가 다수 존재하는 반도체 표면을 정공 전류 및 전자 전류를 주로 전도하는 부분으로부터 분리할 수 있게 되며, 재결합이 억제된다. 이에 의해, 전류 증폭률이 향상될 수 있고, 온-전압이 낮아질 수 있다. 또한, 본 발명에서는, 반도체 표면에 있어서의 재결합을 감소시키는 재결합 억제 막이 마련된다. 재결합 억제 반도체 층과 재결합 억제 막을 조합함으로써, 소자 특성이 더 향상될 수 있다. 따라서, 본 발명의 바이폴라 트랜지스터를 사용함으로 써 전력 변환 소자의 효율이 향상될 수 있다. 층의 두께와, 이온 주입 에너지의 양, 그리고 본 실시예에 제시하는 그 밖의 특정 수치는 단지 예이며, 본 발명의 실시 범위 내에서 적절히 변경될 수 있다.
전술한 예에서는, 도 1, 도 7 및 도 8에 도시된 재결합 억제 반도체 층(17, 57 및 77)이 p형 층인 경우를 설명하였지만, 상기 층은 n형 층일 수도 있다. 이러한 경우, 전술한 실시예와 동일한 원리에 의해 정공이 멀리 떨어져 있게 되어 재결합이 억제된다. 재결합 억제 막(18, 58 및 78)은 반드시 필요한 구성 요소는 아니지만, 이러한 막을 마련하면 반도체 소자에 있어서 재결합 억제 기능이 더 향상된다. 본 실시예는 SiC에 기초하여 기술되었지만, 본 발명은 표면 재결합이 문제가 되는 그 밖의 반도체에도 적용될 수 있다.
본 발명은 고성능의 바이폴라 반도체 소자를 구현하는 데 사용되고, 반도체 소자를 제조하는 기술에 사용된다.

Claims (9)

  1. 바이폴라 반도체 소자에 있어서,
    반도체 결정의 일면에 형성된 제1 도전형의 저저항 층을 포함하는 컬렉터 영역;
    상기 컬렉터 영역 상에 배치되는 제1 도전형의 고저항 층;
    상기 제1 도전형의 고저항 층 상에 배치되며 정공들을 갖는 제2 도전형의 베이스 영역;
    상기 반도체 결정의 타면에 형성되는 제1 도전형의 저저항 이미터 영역들; 및
    상기 이미터 영역들의 주변에서 제1 도전형의 고저항 층들 사이에 배치되며 상기 베이스 영역에 접합되는 제2 도전형의 저저항 베이스 컨택트 영역
    을 포함하고,
    상기 바이폴라 반도체 소자는,
    상기 베이스 컨택트 영역과 상기 이미터 영역들 사이에서 상기 반도체 결정의 표면에 제2 도전형의 재결합 억제 반도체 층을 더 포함하며,
    상기 재결합 억제 반도체 층은 상기 베이스 영역의 상기 정공들이 상기 이미터 영역들로부터 주입된 전자들과 재결합하는 것을 억제하며, 상기 재결합 억제 반도체 층의 불순물 농도는 상기 베이스 영역의 불순물 농도보다 낮으며, 그에 따라 상기 정공들의 농도가 낮아져서 전자 재결합이 더욱 억제되는 것인,
    바이폴라 반도체 소자.
  2. 바이폴라 반도체 소자에 있어서,
    반도체 결정의 일면에 형성된 제1 도전형의 저저항 층을 포함하는 컬렉터 영역;
    상기 컬렉터 영역 상에 배치되는 제1 도전형의 고저항 층;
    상기 제1 도전형의 고저항 층 상에 배치되며 정공들을 갖는 제2 도전형의 베이스 영역;
    상기 반도체 결정의 타면에 형성되는 제1 도전형의 저저항 이미터 영역들; 및
    상기 이미터 영역들의 주변에서 제1 도전형의 고저항 층들 사이에 배치되며 상기 베이스 영역에 접합되는 제2 도전형의 저저항 베이스 컨택트 영역
    을 포함하고,
    상기 바이폴라 반도체 소자는,
    상기 베이스 컨택트 영역과 상기 이미터 영역들 사이에서 상기 반도체 결정의 표면에 제1 도전형의 재결합 억제 반도체 층을 더 포함하며,
    상기 재결합 억제 반도체 층은 상기 베이스 영역의 상기 정공들이 상기 이미터 영역들로부터 주입된 전자들과 재결합하는 것을 억제하며, 상기 재결합 억제 반도체 층의 불순물 농도는 상기 베이스 영역의 불순물 농도보다 낮으며, 그에 따라 상기 정공들의 농도가 낮아져서 전자 재결합이 더욱 억제되는 것인,
    바이폴라 반도체 소자.
  3. 제1항 또는 제2항에 있어서, 상기 베이스 컨택트 영역과 상기 이미터 영역들 사이에서 반도체의 표면이 부분적으로 경사져 있는 것인 바이폴라 반도체 소자.
  4. 제1항 또는 제2항에 있어서, 상기 베이스 컨택트 영역과 상기 이미터 영역들 사이에서 반도체의 표면에 단차(段差)가 형성되지 않는 것인 바이폴라 반도체 소자.
  5. 제1항 또는 제2항에 있어서, 상기 베이스 컨택트 영역과 상기 이미터 영역들 사이에서 상기 반도체 결정의 표면에 재결합 억제 막이 마련되는 것인 바이폴라 반도체 소자.
  6. 제1항 또는 제2항에 있어서, 상기 반도체 결정은 실리콘 탄화물인 것인 바이폴라 반도체 소자.
  7. 삭제
  8. 바이폴라 반도체 소자의 제조 방법에 있어서,
    제1 도전형의 반도체 기판의 일면에 제1 도전형의 제1 고저항 층을 형성하는 단계;
    상기 제1 도전형의 제1 고저항 층 상에 정공들을 갖는 제2 도전형의 베이스 영역을 형성하는 단계;
    상기 베이스 영역 상에 제1 도전형의 제2 고저항 층을 형성하는 단계;
    상기 제1 도전형의 제2 고저항 층 상에 제1 도전형의 저저항 층을 형성하는 단계;
    상기 저저항 층과 제2 고저항 층의 일부분을 부분적으로 에칭하여 이미터 영역들을 형성하는 단계;
    에칭에 의해 노출된 상기 제2 고저항 층의 표면 부근에 제2 도전형의 재결합 억제 반도체 층을 형성하는 단계;
    상기 베이스 영역에 접합되는 베이스 컨택트 영역을 형성하는 단계;
    베이스 전극을 상기 베이스 컨택트 영역에, 이미터 전극들을 상기 이미터 영역들에, 컬렉터 전극을 상기 반도체 기판의 타면에 접합하는 단계; 및
    상기 베이스 전극 및 상기 이미터 전극들 위에 상층 전극을 형성하는 단계
    를 포함하며,
    상기 재결합 억제 반도체 층은 상기 베이스 영역의 상기 정공들이 상기 이미터 영역들로부터 주입된 전자들과 재결합하는 것을 억제하며, 상기 재결합 억제 반도체 층의 불순물 농도는 상기 베이스 영역의 불순물 농도보다 낮으며, 그에 따라 상기 정공들의 농도가 낮아져서 전자 재결합이 더욱 억제되는 것인,
    바이폴라 반도체 소자의 제조 방법.
  9. 바이폴라 반도체 소자의 제조 방법에 있어서,
    제1 도전형의 반도체 기판의 일면에 제1 도전형의 제1 고저항 층을 형성하는 단계;
    상기 제1 도전형의 제1 고저항 층 상에 정공들을 갖는 제2 도전형의 베이스 영역을 형성하는 단계;
    상기 베이스 영역 상에 제1 도전형의 제2 고저항 층을 형성하는 단계;
    상기 제1 도전형의 제2 고저항 층 상에 제1 도전형의 저저항 층을 형성하는 단계;
    상기 저저항 층과 제2 고저항 층의 일부분을 부분적으로 에칭하여 이미터 영역들을 형성하는 단계;
    에칭에 의해 노출된 상기 제2 고저항 층의 표면 부근에 제2 도전형의 재결합 억제 반도체 층을 형성하는 단계;
    상기 베이스 영역에 접합되는 베이스 컨택트 영역을 형성하는 단계;
    상기 베이스 컨택트 영역과 상기 이미터 영역들 사이에 있는 반도체 결정의 표면 상에 재결합 억제 막을 형성하는 단계;
    베이스 전극을 상기 베이스 컨택트 영역에, 이미터 전극들을 상기 이미터 영역들에, 컬렉터 전극을 상기 반도체 기판의 타면에 접합하는 단계; 및
    상기 베이스 전극 및 상기 이미터 전극들 위에 상층 전극을 형성하는 단계
    를 포함하며,
    상기 재결합 억제 반도체 층은 상기 베이스 영역의 상기 정공들이 상기 이미터 영역들로부터 주입된 전자들과 재결합하는 것을 억제하며, 상기 재결합 억제 반도체 층의 불순물 농도는 상기 베이스 영역의 불순물 농도보다 낮으며, 그에 따라 상기 정공들의 농도가 낮아져서 전자 재결합이 더욱 억제되는 것인,
    바이폴라 반도체 소자의 제조 방법.
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