JP5228291B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、ヘテロ接合に隣接したゲート絶縁膜を有する半導体装置の製造方法に関する。
炭化珪素は、シリコンと比較して絶縁破壊電界強度がひと桁大きく、またシリコンと同様に熱酸化が行えることから、次世代の半導体材料として注目されている。中でも電力変換用素子への応用への期待が高く、近年、炭化珪素を材料に用いた高耐圧かつ低損失のパワートランジスタが提案されている。パワートランジスタの低損失化には、低オン抵抗化が必須であるが、効果的にオン抵抗を低減可能なパワートランジスタの構造例として、次に述べるような電界効果トランジスタが提案されている（例えば、特許文献１参照）。
Ｎ＋型の炭化珪素基板上にＮ−型の炭化珪素エピタキシャル領域が形成され、炭化珪素エピタキシャル領域の所定領域上には、炭化珪素とバンドギャップの異なる多結晶シリコン層が形成されている。多結晶シリコン層は、炭化珪素エピタキシャル領域とヘテロ接合を形成している。このヘテロ接合部に隣接して、ゲート絶縁膜を介してゲート電極が配置されている。
特開２００３−３１８３９８号公報
しかしながら、特許文献１の炭化珪素半導体装置において、ヘテロ接合部に隣接したゲート絶縁膜の成膜方法によって次に示すような問題点が生じる。
熱酸化法によりゲート絶縁膜を形成する場合、炭化珪素エピタキシャル領域と多結晶シリコン層とでは熱酸化レートが大きく異なるため、ヘテロ接合部において均一な膜厚の熱酸化膜を形成することが難しい。すなわち、熱酸化によって良質なゲート絶縁膜を形成しようとすると、炭化珪素エピタキシャル領域に形成される酸化膜厚に比べて、多結晶シリコン層に形成される酸化膜厚が極端に厚くなってしまう。よって、ヘテロ接合部の多結晶シリコン層に十分なゲート電界が及ばず、オン抵抗が高くなってしまう。
これに対して、例えば化学的気相成長法（ＣＶＤ法）によってゲート絶縁膜を形成する場合、ヘテロ接合部において均一な膜厚のゲート絶縁膜が形成されるため、十分なゲート電界がヘテロ接合部に印加される。しかし、ＣＶＤ法により成膜した絶縁膜は、絶縁膜としての質が熱酸化膜に比べて劣るため、絶縁性や信頼性の向上に限界があった。
本発明は、上記のような従来技術の問題を解決するためになされたものであり、良質な絶縁膜をほぼ均一な膜厚で形成することにより、オン抵抗が低く且つ絶縁性及び信頼性が高いゲート絶縁膜を有する半導体装置の製造方法を提供することを目的とする。
本発明は、以下に示す特徴を有する半導体装置の製造方法である。まず、半導体材料からなる半導体基体を用意し、半導体基体との界面にヘテロ接合を形成するように半導体基体上にヘテロ半導体領域を形成する。このヘテロ半導体領域は、半導体材料と異なるバンドギャップを有するヘテロ半導体材料からなり、膜厚が他の部分よりも薄い膜厚制御部を有する。このヘテロ半導体領域を膜厚制御部の膜厚だけ酸化することによりヘテロ接合に隣接するゲート絶縁膜を形成する。そして、このゲート絶縁膜上にゲート電極を形成する。
本発明によれば、スイッチとして機能するヘテロ接合周辺のゲート絶縁膜を、ヘテロ半導体領域の酸化によってほぼ均一な膜厚で形成することができるため、オン抵抗に優れ、かつ高い絶縁性・信頼性を有する半導体装置の製造方法を提供することができる。
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一部分には同一符号を付している。
（第１の実施の形態）
図１を参照して、本発明の第１の実施の形態に係わる半導体装置の構成を説明する。図１は、構造単位セルが２つ対面した断面図である。第１の実施の形態においては、炭化珪素を基板材料とした半導体装置の例を説明する。半導体装置は、第１導電型（Ｎ型）の半導体基体（１，２）と、半導体基体（１，２）の一主面においてヘテロ接合を形成するヘテロ半導体領域３と、ヘテロ接合に隣接して配置されたゲート絶縁膜４と、ゲート絶縁膜の上に配置されたゲート電極５と、ヘテロ半導体領域３と接続されたソース電極６と、半導体基体（１，２）と接続されたドレイン電極７とを有する。
半導体基体（１，２）は、例えば炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域１と、基板領域１上に配置されたＮ−型のドリフト領域２とを備えた、単結晶の炭化珪素からなる。ヘテロ半導体領域３は、ドリフト領域２の基板領域１との接合面に対向する主面に接するように配置された、例えばＮ型の多結晶シリコンからなる。
ヘテロ半導体領域３を構成するヘテロ半導体材料（多結晶シリコン）は、半導体基体（１，２）を構成する半導体材料（炭化珪素）と異なるバンドギャップを有する。つまり、ドリフト領域２とヘテロ半導体領域３の接合部では、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合が形成され、その接合界面にはエネルギー障壁が存在している。また、ヘテロ半導体領域３は、図１に示すように対面する２つの構造単位セルの境界部分を除いた部分に、選択的に形成されている。
ヘテロ半導体領域３とドリフト領域２との接合面に接するように、例えばシリコン酸化膜から成るゲート絶縁膜４が形成されている。具体的には、ヘテロ半導体領域３の上、その側面及び２つの構造単位セルの境界部分におけるドリフト領域２上にゲート絶縁膜４が形成されている。ゲート電極５は、ゲート絶縁膜４上のうち、対面する２つの構造単位セルの境界部分に配置されている。
ヘテロ半導体領域３のドリフト領域２との接合面に対向する対面にソース電極６が接続されている。基板領域１にはドレイン電極７が接続されている。ソース電極６は、対面する２つの構造単位セルにまたがってヘテロ半導体領域３に接続されている。よって、ソース電極６とゲート電極５は、層間絶縁膜８によって絶縁分離されている。
次に、図２（ａ）〜図３（ｂ）を参照して、図１の半導体装置の製造方法の一例を説明する。
（イ）先ず図２（ａ）に示すように、Ｎ＋型の基板領域１の上にＮ−型のドリフト領域２をエピタキシャル成長させたＮ型の炭化珪素半導体基体を用意する。そして、炭化珪素半導体基体上に、例えば、低圧化学的気相成長法（ＬＰ−ＣＶＤ法）によって多結晶シリコン層（第１のヘテロ半導体層）を形成する。そして、多結晶シリコン層に例えばイオン注入法を用いてリン（Ｐ）もしくはヒ素（Ａｓ）を不純物として導入することにより、Ｎ型の多結晶シリコン層３が形成される。なお、上記の多結晶シリコン層３は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成すればよい。本発明において、第１のヘテロ半導体層は多結晶シリコン層３に限定されることなく、多結晶シリコンの代わりに、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても構わない。また、不純物の導入（ドーピング）には、イオン注入法に限定されることなく、固相拡散や気相拡散を用いても構わない。
（ロ）次に図２（ｂ）に示すように、多結晶シリコン層３上に、例えばフォトリソグラフィ工程により、所定領域に開口を有するマスク材９を形成する。マスク材９の材料としてはフォトレジストを用いればよいが、これ以外にも酸化シリコン膜（ＳｉＯ２膜）や窒化シリコン膜（ＳｉＮ膜）など別の材料を用いていても構わない。そして、マスク材９の開口から表出した多結晶シリコン層３を、例えば反応性イオンエッチング等のドライエッチング法により選択的に除去する。このとき、マスク材９の開口から表出した多結晶シリコン層３が所定の膜厚だけ残るように除去する。つまり、エッチング処理を、多結晶シリコン層３が所定の膜厚になった時点で終了する。マスク材９の開口において残すべき多結晶シリコン層３の膜厚は、後述する熱酸化の工程で形成するゲート絶縁膜の厚みに応じて決めることができる。
（ハ）次に図２（ｃ）に示すように、上記エッチングの後、マスク材を除去する。以上の製造工程によって、一部（マスク材９の開口）に膜厚が他の部分よりも薄い膜厚制御部２１を有するヘテロ半導体領域３が半導体基体（１，２）上に形成される。
（ニ）次に図３（ａ）に示すように、ヘテロ半導体領域３の表層部を、例えば９００℃のドライＯ２酸化によって酸化する。これにより、ヘテロ半導体領域３を膜厚制御部２１の膜厚だけ酸化する。したがって、図２（ｃ）の膜厚制御部２１の全域が酸化され、同時に、膜厚制御部２１を除くヘテロ半導体領域３の表出部分のみが部分的に酸化される。このようにして、ヘテロ半導体領域３とドリフト領域２間のヘテロ接合に隣接するゲート絶縁膜４が形成される。図２（ｂ）でヘテロ半導体領域３のドライエッチングでエッチングして所定膜厚のみ残した部分（膜厚制御部２１）を全域酸化することにより、ヘテロ半導体領域３とゲート絶縁膜４が同時に形成される。なお、ここでは酸化方法の一例としてドライＯ２酸化としているが、湿的酸化（ＷＥＴ酸化）やパイロジェニック酸化でもかまわないし、プラズマ酸化法を用いてもよい。また、温度条件についても、ヘテロ半導体領域３が溶解する温度以下であれば、何℃でもかまわない。
（ホ）次に図３（ｂ）に示すように、例えばＬＰ−ＣＶＤ法によって多結晶シリコン層をゲート電極５としてゲート絶縁膜４上に堆積する。そして、例えばイオン注入法でリンもしくはヒ素を不純物として多結晶シリコン層に導入する。なお、不純物の導入には固相拡散や気相拡散を用いても構わない。次に、多結晶シリコン層上に、例えばフォトリソグラフィにより所定のマスク材を形成し、ドライエッチングにより、選択的に多結晶シリコン層をエッチングしてゲート電極５をパターニングする。このとき、マスク材として、レジスト材以外にＳｉＯ２膜やＳｉＮ膜など異なる材料を用いていても良い。このようにして、ゲート絶縁膜４上にＮ型のゲート電極５が形成される。
（へ）最後に、例えばＣＶＤ法によって層間絶縁膜８を形成し、基板領域１の裏面側に例えば、チタン（Ｔｉ）及びニッケル（Ｎｉ）からなるドレイン電極７を形成する。そして、ヘテロ半導体領域３が表出する所定のコンタクトホールを形成し、コンタクトホール内に例えばチタン（Ｔｉ）及びアルミニウム（Ａｌ）からなるソース電極６を埋め込む。以上の製造工程を経て、図１に示した半導体装置が完成する。
このように、図３（ａ）において、ゲート絶縁膜４のドリフト領域２上に形成される部分もヘテロ半導体領域３のヘテロ接合近傍に形成される部分もともに、ヘテロ半導体領域３の材料である多結晶シリコンを熱酸化して形成されるため、ほぼ均一な膜厚を得ることができる。したがって、本実施の形態の製造方法を用いることによって、均一な膜厚で、かつ、熱酸化による高い絶縁性・信頼性を有するゲート絶縁膜４を得ることができる。
次に、図１に示した半導体装置の動作を説明する。本実施の形態においては、例えばソース電極６を接地し、ドレイン電極７に正電位を印加して使用する。
先ず、ゲート電極５を例えば接地電位もしくは負電位とした場合、ソース電極６とドレイン電極７の間は遮断状態を保持する。なぜなら、ヘテロ半導体領域３とドリフト領域２とのヘテロ接合界面に、伝導電子に対するエネルギー障壁が形成されているからである。このとき、本実施の形態においては、ヘテロ接合界面に隣接するゲート絶縁膜４が均一な膜厚で、かつ、熱酸化で形成することが可能なため、ゲート絶縁膜４が所定のドレイン電界にさらされていても、高い絶縁性・信頼性を保持することができる。
次に、遮断状態から導通状態へと転じるべくゲート電極５に正電位を印加した場合、ゲート絶縁膜４を介してゲート電界が及ぶヘテロ半導体領域３並びにドリフト領域２の表層部には電子の蓄積層が形成される。すると、ヘテロ半導体領域３並びにドリフト領域２の表層部においては自由電子が存在可能なポテンシャルとなり、ドリフト領域２側に伸びていたエネルギー障壁が急峻になり、エネルギー障壁厚みが小さくなる。その結果、電子電流が導通する。
このとき、本実施の形態においては、ゲート絶縁膜４が均一で、かつ均質であるため、ゲート電極５から伸びるゲート電界が、界面準位等によって遮蔽されにくくなるため、より、ヘテロ障壁のエネルギー障壁を急峻にできる。つまり、低オン抵抗で導通させることができる。
次に本実施の形態において、導通状態から遮断状態に移行すべく、再びゲート電極５を接地電位とすると、ヘテロ半導体領域３並びにドリフト領域２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、ヘテロ半導体領域３からドリフト領域２への伝導電子の流れが止まり、さらにドリフト領域２中にあった伝導電子は基板領域１に流れ枯渇すると、ドリフト領域２側にはヘテロ接合部から空乏層が広がり再び遮断状態となる。
また、本実施の形態においては、例えばソース電極６を接地し、ドレイン電極７に負電位が印加された逆方向導通（還流動作）も可能である。
例えばソース電極６並びにゲート電極５を接地電位とし、ドレイン電極７に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドリフト領域２側からヘテロ半導体領域３側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極５を接地にせずに制御電極として使用する場合も可能である。
以上説明したように、本発明の第１の実施の形態によれば、以下の作用効果が得られる。
一部に膜厚が他の部分よりも薄い膜厚制御部２１を有するヘテロ半導体領域３を半導体基体上に形成し、ヘテロ半導体領域３を膜厚制御部２１の膜厚だけ酸化してゲート絶縁膜４を形成する。ゲート絶縁膜４は、ヘテロ半導体領域３の材料である多結晶シリコンを熱酸化して形成されるため、ほぼ均一な膜厚を得ることができる。したがって、均一な膜厚で、かつ、熱酸化による高い絶縁性・信頼性を有するゲート絶縁膜を得ることができる。
図２（ａ）で半導体基体上にヘテロ半導体材料からなる多結晶シリコン層（第１のヘテロ半導体層）を成膜し、図２（ｂ）で多結晶シリコン層の一部を膜厚制御部２１の膜厚だけ残るように選択的に除去する。これにより、多結晶シリコン層のエッチング時間を制御することのみで、製造工程を増やすことなく、容易に膜厚制御部２１を形成することできる。
（第１の変形例）
図２（ａ）〜図３（ｂ）で示した製造方法では、マスク材９の開口から表出した第１のヘテロ半導体層３をドライエッチングで所定厚みまでエッチングして膜厚制御部２１を形成したが、図３〜図５に示す製造方法によって膜厚制御部２１を形成しても構わない。
（Ａ）図２（ａ）と同様に、半導体基体の上に多結晶シリコン層３（第１のヘテロ半導体層）を成膜した後、図４（ａ）に示すように、第１のヘテロ半導体層３上に、例えばフォトリソグラフィにより所定の開口を有するマスク材９を形成する。マスク材９の開口の大きさは、図２（ｂ）のそれに比べて狭い。
（Ｂ）そして、マスク材９の開口から表出した第１のヘテロ半導体層３を、例えば反応性イオンエッチングによりエッチングする。このとき、図４（ａ）に示すように、エッチング処理は、第１のヘテロ半導体層３が図２（ｂ）で例示した場合よりも厚い膜厚になった時点で終了する。つまり、マスク材９の開口に表出した第１のヘテロ半導体層３の残すべき膜厚は、図２（ｂ）で例示した場合よりも厚い。
（Ｃ）第１のヘテロ半導体層３の表層部を、例えば９００℃のドライＯ２酸化によって酸化する。これにより、図４（ｂ）に示すように、第１のヘテロ半導体層３の表層部に犠牲酸化膜１０が形成される。犠牲酸化膜１０の膜厚は、マスク材９の開口部分において、犠牲酸化膜１０下に残される第１のヘテロ半導体層３の膜厚が前記した膜厚制御部２１の膜厚になるように制御される。なお、犠牲酸化の一例としてドライＯ２酸化を採用しているが、ＷＥＴ酸化やパイロジェニック酸化でもかまわないし、プラズマ酸化法を用いてもよい。また、温度条件にしても、第１のヘテロ半導体層３が溶解する温度以下であれば何℃でもかまわない。
（Ｄ）次に、図４（ｃ）に示すように、例えばフッ化アンモニウムとフッ酸との混合溶液でウエットエッチングを行い、図４（ｂ）で形成した犠牲酸化膜１０を除去する。犠牲酸化膜１０の除去により、残された第１のヘテロ半導体層３は、前記した図２（ｃ）と同様にして、所定の膜厚の膜厚制御部２１を有するヘテロ半導体領域３を形成する。
この後は、上記の図３（ａ）以降に示した製造方法と同様な工程を実施することで、図１に示すような半導体装置を完成することができる。
以上説明したように、図４（ｃ）に示すように、図２（ｃ）と同じ形状を有するヘテロ半導体領域３を、異方性のドライエッチングと等方性のウエットエッチングを組み合わせて形成する。これにより、ドライエッチングにより結晶構造の規則性が乱れた第１のヘテロ半導体層３の一部をウエットエッチングで除去することができる。ドライエッチングによるエッチングダメージを除去した後、ヘテロ半導体領域３の酸化処理によりゲート絶縁膜４を形成する。よって、熱酸化で形成されるゲート絶縁膜４の界面準位をさらに低減し、高品質のゲート絶縁膜４を形成することが可能となる。
なお、ここでは、ドライエッチングと熱酸化による犠牲酸化膜１０形成と酸化膜ウエットエッチングとを組み合わせてヘテロ半導体領域３を形成する場合を示しているが、例えば、図４（ａ）におけるドライエッチングの代わりにマスク材９の開口からウエットエッチングを行って図４（ｃ）のヘテロ半導体領域３を形成しても構わないし、別のエッチング方法を用いても構わない。いずれにしても、エッチング方法はどのような組み合わせで行ってもよい。
また、図４（ｂ）ではマスク材９を除去した後に犠牲酸化膜１０を形成したが、マスク材９の材料によっては、マスク材９を残した状態で犠牲酸化膜１０を選択的に形成してエッチングダメージ除去の工程を行ってもよい。
（第２の変形例）
第１の実施の形態及び第１の変形例では、第１のヘテロ半導体層３をエッチングする時間を制御することにより膜厚制御部２１の膜厚を制御する方法を説明した。しかし、本発明はこれに限定されるものではなく、以下に示すように、成膜工程における膜厚で制御することもできる。
（い）図２（ａ）と同様に、半導体基体の上に多結晶シリコン層（第１のヘテロ半導体層）を成膜した後、図５（ａ）に示すように、第１のヘテロ半導体層３上に、所定のマスク材９を形成する。なお、図５（ａ）のマスク材９の開口形状は、図２（ｂ）のそれと同じである。そして、マスク材９の開口から表出した第１のヘテロ半導体層３の全域を残さずエッチングして、マスク材９の開口の底面に半導体基体（ドリフト領域２）を表出させる。なお、エッチング方法としては、ドライエッチングのみで行ってもよいし、第１の変形例で説明したドライエッチング時のダメージを除去するように、熱酸化による犠牲酸化膜１０形成とウエットエッチングの組み合わせを用いてもよい。また、ドライエッチングの代わりにウエットエッチングでエッチングしてもよいし、別のエッチング方法を用いても良い。いずれにしても、エッチング方法はどのような組み合わせで行ってもよい。
（ろ）マスク材９を除去した後、図５（ｂ）に示すように、例えばＬＰ−ＣＶＤ法によって多結晶シリコンからなる第２のヘテロ半導体層１１を膜厚制御部２１の膜厚だけ成膜する。第１のヘテロ半導体層３及び第２のヘテロ半導体層１１は、前記した図２（ｃ）と同様にして、所定の膜厚の膜厚制御部２１を有するヘテロ半導体領域３を形成する。第２のヘテロ半導体層１１は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成してもよいし、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても構わない。また、アモルファスシリコンでも構わない。さらに、第２のヘテロ半導体層１１は、不純物が導入されていてもいなくても構わない。第２のヘテロ半導体層１１は、マスク材９の開口底部に表出したドリフト領域２の上、第１のヘテロ半導体層３の上及び開口側面にほぼ一様な厚さで形成される。
（は）次に図５（ｃ）に示すように、第２のヘテロ半導体層１１を、例えば９００℃のドライＯ２酸化にて熱酸化する。第２の変形例では第２のヘテロ半導体層１１が全域酸化するため、ヘテロ半導体領域３とゲート絶縁膜４を同時に形成することができる。ゲート絶縁膜４のドリフト領域２上に形成される部分と、ヘテロ半導体領域３のヘテロ接合近傍に形成される部分とは、ともに多結晶シリコンからなる第２のヘテロ半導体層１１を熱酸化して形成される。よって、ヘテロ接合近傍でほぼ均一な膜厚を得ることができる。なお、第２のヘテロ半導体層１１を熱酸化する際に第１のヘテロ半導体層３の一部を熱酸化しても構わない。
この後は、上記の図３（ｂ）以降に示した製造方法と同様な工程を実施することで、図１に示すような半導体装置を完成することができる。
以上説明したように、第２のヘテロ半導体層１１の全域を熱酸化させてゲート絶縁膜４を形成することにより、熱酸化するべきヘテロ半導体層１１の厚さを非常に制御よく形成することができる。よって、さらに均一な膜厚で、かつ、熱酸化による高い絶縁性・信頼性を有するゲート絶縁膜４を得ることができる。
なお、図５（ａ）でマスク材９の開口から表出した第１のヘテロ半導体層３を残らずエッチングした場合を示したが、所定厚みを残して、第１のヘテロ半導体層３の上に第２のヘテロ半導体層１１を形成してもよい。
（第３の変形例）
図５（ａ）では開口から表出した第１のヘテロ半導体層３のみをエッチングした場合を示しているが、図６（ａ）〜図６（ｃ）に示すように更に第１のヘテロ半導体層３の下のドリフト領域２まで掘り込んでも構わない。
（１）図６（ａ）に示すように、第１のヘテロ半導体層３上に、図２（ｂ）と同じ開口の形状を有するマスク材９を形成し、マスク材９の開口から表出した第１のヘテロ半導体層３の全域をエッチングして、マスク材９の開口の底面に半導体基体（ドリフト領域２）を表出させる。更に、同じマスク材９を用いて、開口の底面に表出したドリフト領域２の一部を選択的に除去する。エッチング方法としては、ドライエッチングのみで行ってもよいし、第１の変形例で説明したドライエッチング時のダメージを除去するように、熱酸化による犠牲酸化膜１０の形成と酸化膜のウエットエッチングとの組み合わせを用いてもよい。
（２）その後、図６（ｂ）に示すように、第２の変形例と同様にして、例えば、ＬＰ−ＣＶＤ法によって多結晶シリコンからなる第２のヘテロ半導体層１１を成膜する。
（３）そして、図６（ｃ）に示すように、第２のヘテロ半導体層１１を、例えば９００℃のドライＯ２酸化にて熱酸化する。第２の変形例と同様に、第２のヘテロ半導体層１１を全域酸化する。
この後は、上記の図３（ｂ）以降に示した製造方法と同様な工程を実施することで、図７に示すように、ゲート絶縁膜４及びゲート電極５の一部が、ドリフト領域２内に達する半導体装置を完成することができる。
以上説明したように、図６（ａ）に示したようにドリフト領域２の一部を掘り込んだ場合であっても、熱酸化するべき第２のヘテロ半導体層１１の厚さを非常に精度良く制御することができるため、均一な膜厚で、かつ、熱酸化による高い絶縁性・信頼性を有するゲート絶縁膜４を得ることができる。
第１の実施の形態及びその変形例（第１乃至第３の変形例）のいずれの場合においても、ゲート絶縁膜４は、ヘテロ半導体材料（多結晶シリコン）からなる第１のヘテロ半導体層３もしくは第２のヘテロ半導体層１１の一部もしくは全部を酸化することにより形成される。よって、均一な膜厚で、かつ、熱酸化による高い絶縁性・信頼性を有するゲート絶縁膜を得ることができる。
なお、ゲート絶縁膜４は、ドリフト領域２とヘテロ半導体領域３のヘテロ接合界面に接するように形成された熱酸化膜を備えていれば、例えばＣＶＤ法で形成されたＣＶＤ酸化膜を積層した積層構造であっても構わない。この場合、積層順序は問わない。ＣＶＤ酸化膜を積層した後に熱酸化膜を形成しても構わない。これにより、ＣＶＤ酸化膜のアニールを熱酸化膜形成と同時に行うことができる。また、いずれの場合においても、ゲート絶縁膜４を形成した後、所定温度や所定雰囲気中でアニールする工程を行ってもよい。
（第２の実施の形態）
図８を参照して、本発明の第２の実施の形態に係わる半導体装置の構成を説明する。なお、図１の半導体装置との相違点についてのみ説明する。
図８に示すように、スイッチの駆動部に相当するヘテロ半導体領域３とドリフト領域２とのヘテロ接合周辺におけるゲート絶縁膜４の厚みが図１と同様に均一になるようにしつつ、スイッチの駆動部以外のヘテロ半導体領域３の上部に配置されたゲート絶縁膜４の膜厚が駆動部周辺（ヘテロ接合周辺）よりも厚く形成されている。その他の点については図１と共通しているため、説明を省略する。
ヘテロ半導体領域３の上部に配置されたゲート絶縁膜４の一部をヘテロ接合周辺よりも厚く形成することにより、遮断状態において、ゲート電極５とヘテロ半導体領域３との絶縁性がさらに増すことに加え、漏れ電流が抑えられることで長期信頼性が向上する。
次に、図９（ａ）〜図９（ｃ）を参照して、図８の半導体装置の製造方法の一例を説明する。
（イ）先ず図９（ａ）に示すように、Ｎ＋型の基板領域１の上にＮ−型のドリフト領域２がエピタキシャル成長されたＮ型の炭化珪素半導体基体を用意する。そして炭化珪素半導体基体の上に、例えばＬＰ−ＣＶＤ法によって多結晶シリコン層３（第１のヘテロ半導体層）を形成する。そして、例えばイオン注入法でリンもしくはヒ素などの不純物を第１のヘテロ半導体層３へ導入する。このとき、第１のヘテロ半導体層３の表層部には、イオン注入により結晶構造の規則性が乱れたイオン注入ダメージ層１２が形成される。第２の実施の形態においては、イオン注入ダメージ層１２を除去せずに残した状態にする。つまり、一般的にシリコン層にイオン注入するとイオン注入ダメージにより結晶が壊れ、所定の熱処理を行うことで再結晶化して回復するが、第２の実施の形態においては、イオン注入ダメージ層１２をそのまま第１のヘテロ半導体層３の表層部に存在させる。
なお、上記第１のヘテロ半導体層３は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成しても、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても構わない。
（ロ）次に、図２（ｂ）及び図２（ｃ）と同様にして、第１のヘテロ半導体層３上に、所定領域に開口を有するマスク材９を形成する。そして、マスク材９の開口から表出した第１のヘテロ半導体層３を、ドライエッチング法により選択的に除去する。このとき、マスク材９の開口から表出した第１のヘテロ半導体層３が所定の膜厚だけ残るように除去する。上記エッチングの後、マスク材９を除去する。以上の製造工程によって、図９（ｂ）に示すように、一部（マスク材の開口）に膜厚が他の部分よりも薄い膜厚制御部２１を有するヘテロ半導体領域３が半導体基体（１，２）上に形成される。また、膜厚制御部２１を除くヘテロ半導体領域３内にイオン注入ダメージ層１２が形成される。
（ハ）次に、図９（ｃ）に示すようにヘテロ半導体領域３の表層部を、例えば９００℃のドライＯ２酸化によって酸化する。これにより、ヘテロ半導体領域３を膜厚制御部２１の膜厚だけ酸化する。したがって、図９（ｂ）の膜厚制御部２１の全域が酸化され、同時に、膜厚制御部２１を除くヘテロ半導体領域３の表出部分のみが部分的に酸化される。このようにして、ヘテロ半導体領域３とドリフト領域２間のヘテロ接合に隣接するゲート絶縁膜４が形成される。酸化されるヘテロ半導体領域３には、イオン注入ダメージ層１２が含まれる。イオン注入ダメージ層１２の酸化レートは、へテロ半導体領域３の他の部分に比べて速い。したがって、同じ熱酸化時間でも厚い酸化膜を得ることができる。
この後は、上記の図３（ｂ）以降に示した製造方法と同様な工程を実施することで、図８に示すような半導体装置を完成することができる。
以上説明したように、スイッチの駆動に影響しないヘテロ半導体領域３の上層部には、イオン注入ダメージ層１２が存在するため、酸化速度が他の領域に比べて速くなる。よって、ヘテロ接合周辺のゲート絶縁膜４よりも厚い酸化膜を得ることができる。これにより、駆動部以外でのゲート絶縁性がさらに向上し、高い信頼性を得ることができる。
（第４の変形例）
図８に示した半導体装置を、図１０（ａ）〜図１０（ｃ）に示した製造方法によって製造することもできる。つまり、第１のヘテロ半導体層３の上に第２のヘテロ半導体層１１を形成してヘテロ半導体領域３を形成しても構わない。
（い）第２の実施の形態と同様に、Ｎ型の炭化珪素半導体基体の上に、第１のヘテロ半導体層３を形成し、不純物を第１のヘテロ半導体層３へイオン注入する。このとき、第１のヘテロ半導体層３の表層部に、イオン注入ダメージ層１２が形成される。
（ろ）図１０（ａ）に示すように、マスク材の開口から表出した多結晶シリコン層３を、ドライエッチング法により選択的に除去する。このとき、マスク材９の開口から表出した多結晶シリコン層３の全域を除去して、開口の底面にドリフト領域２を表出させる。上記エッチングの後、マスク材を除去する。なお、ドライエッチングは、ドリフト領域２の一部を掘り込むようにエッチングしていても構わない。
（は）図１０（ｂ）に示すように、例えばＬＰ−ＣＶＤ法によって多結晶シリコンからなる第２のヘテロ半導体層１１を膜厚制御部２１の膜厚だけ成膜する。第１のヘテロ半導体層３及び第２のヘテロ半導体層１１は、所定の膜厚の膜厚制御部２１を有するヘテロ半導体領域３を形成する。第２のヘテロ半導体層１１は、マスク材９の開口底部に表出したドリフト領域２の上、第１のヘテロ半導体層３の上及び開口側面にほぼ一様な厚さで形成される。
（に）次に図１０（ｃ）に示すように、ヘテロ半導体領域３を、例えば９００℃のドライＯ２酸化にて第２のヘテロ半導体層１１（膜厚制御部２１）の膜厚分だけ熱酸化する。このとき、第２のヘテロ半導体層１１が酸化された直後に、イオン注入ダメージ層１２も酸化される。イオン注入ダメージ層１２の酸化レートは、へテロ半導体領域３の他の部分に比べて速い。したがって、同じ熱酸化処理でも厚い酸化膜を得ることができる。
この後は、上記の図３（ｂ）以降に示した製造方法と同様な工程を実施することで、図８に示すような半導体装置を完成することができる。
以上説明したように、ヘテロ半導体領域３層もしくはヘテロ半導体層１１に導入する不純物種類や濃度さらには導入する場所などを調整することによって、従来のＣＶＤ酸化膜を用いる方法ではできなかった、ゲート電極の閾値をコントロールすることができる。これは、半導体装置の遮断性をコントロールするのに有効である。
（その他の実施の形態）
上記のように、本発明は、第１及び第２の実施の形態及びその変形例によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
例えば、第１及び第２の実施の形態では、基本的な構造を具備するトランジスタを例にとり説明してきたが、ヘテロ接合付近のゲート絶縁膜４の製造方法が上記の製造方法と共通していれば、半導体装置としてどのような構造が付加されていても、またどのように構造が変形されていても同様の効果を得ることができる。具体的なデバイスの構成例を図１１〜１５に示す。
図１並びに図８の半導体装置は、Ｎ型のヘテロ半導体領域３のみで構成されているが、図１１及び図１２に示すように、第２のヘテロ半導体領域１３を有していてもよい。図１１における第２のヘテロ半導体領域１３は、ヘテロ半導体領域３の上部に配置され、ソース電極６に接続されている。図１２における第２のヘテロ半導体領域１３は、ゲート絶縁膜４に隣接するヘテロ接合周辺を除いた領域に配置され、ソース電極６及びドリフト領域２に接続されている。なお、第２のヘテロ半導体領域１３の導電型並びに不純物密度は用途に応じてどのように設定されていても構わない。もちろん、図１１や図１２で示した２種類のヘテロ半導体領域以外にも３種類以上あっても構わない。
また、図１３及び図１４に示すように、ドリフト領域２中に第１の電界緩和領域１４もしくは第２の電界緩和領域１５が配置されていても構わない。これらを形成することによって、遮断状態において、ヘテロ半導体領域３とドリフト領域２とのヘテロ接合界面に印加されていた電界が第１の電界緩和領域１４によって緩和される。よって、漏れ電流が低減され、遮断惟能がさらに向上する効果がある。また、図１４のように、第２の電界緩和領域１５を形成することによって、ゲート絶縁膜４に印加されていた電界が緩和されるため、さらにゲート絶縁膜４の絶縁破壊が起こりにくくなり、信頼性が向上する。これら、第１の電界緩和領域１４と第２の電界緩和領域１５はＰ型領域からなっていても構わないし、高抵抗領域や絶縁領域からなっていても構わない。また、図１４の第２の電界緩和領域１５は第１の電界緩和領域１４と共に形成されているが、第２の電界緩和領域１５のみの構成であってもよい。
また、図１５に示すように、ゲート絶縁膜４並びにヘテロ半導体領域３が接するドリフト領域２の所定部分に、ドリフト領域２より高濃度のＮ＋型の導通領域１６が形成されていてもよい。なお、図１５では導通領域１６の他に第２の電界緩和領域１５及び第１の電界緩和領域１４も形成されているが、導通領域１６のみの構成であってもよいし、第２の電界緩和領域１５もしくは第１の電界緩和領域１４のどちらか一方の領域と共に構成されていても構わない。このような構成にすることにより、導通状態においては、ヘテロ半導体領域３と導通領域１６とのヘテロ接合のエネルギー障壁を緩和させ、より高い導通特性を得ることができる。つまり、オン抵抗がさらに小さくなり、導通性能が向上する。
以上、図１１〜図１５は図１に対応するゲート絶縁膜４の構造の場合を示したが、もちろん、図８に対応するように、スイッチの駆動に影響しないヘテロ半導体領域３上のゲート絶縁膜４が他の部分よりも厚く形成されていてもよい。
また、全ての実施の形態において、炭化珪素を基板材料とした半導体装置を一例として説明したが、基板材料はシリコン、シリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でも構わない。また、全ての実施の形態において、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、全ての実施の形態において、ドレイン電極７とソース電極６とをドリフト領域２を挟んで対向するように配置し、電流を縦方向に流す所謂縦型構造のトランジスタで説明してきたが、例えばドレイン電極７とソース電極６とを同一主面上に配置し、電流を横方向に流す所謂横型構造のトランジスタであっても構わない。
また、第１のヘテロ半導体層３並びに第２のヘテロ半導体層１１に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であれば単結晶シリコン、アモルファスシリコン等他のシリコン材料やゲルマニウムやシリコンゲルマン等他の半導体材料や６Ｈ、３Ｃ等炭化珪素の他のポリタイプなど、どの材料でも構わない。また、ドリフト領域２としてＮ型の炭化珪素を、ヘテロ半導体領域３としてＮ型の多結晶シリコンをそれぞれ用いて説明しているが、それぞれＮ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでもよい。
このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係る発明特定事項によってのみ限定されるものである。
本発明の第１の実施の形態に係わる半導体装置の構成を示す断面図である。 図２（ａ）〜図２（ｃ）は、図１の半導体装置の製造方法における主要な製造工程を示す断面図である。 図３（ａ）及び図３（ｂ）は、図２（ｃ）に続く、図１の半導体装置の製造方法における主要な製造工程を示す断面図である。 図４（ａ）〜図４（ｃ）は、第１の変形例に係わる半導体装置の製造方法における主要な製造工程を示す断面図である。 図５（ａ）〜図５（ｃ）は、第２の変形例に係わる半導体装置の製造方法における主要な製造工程を示す断面図である。 図６（ａ）〜図６（ｃ）は、第３の変形例に係わる半導体装置の製造方法における主要な製造工程を示す断面図である。 図６（ｃ）に続く、第３の変形例に係わる半導体装置の製造方法における主要な製造工程を示す断面図である。 本発明の第２の実施の形態に係わる半導体装置の構成を示す断面図である。 図９（ａ）〜図９（ｃ）は、図８の半導体装置の製造方法における主要な製造工程を示す断面図である。 図１０（ａ）〜図１０（ｃ）は、第４の変形例に係わる半導体装置の製造方法における主要な製造工程を示す断面図である。 その他の実施の形態として、第２のヘテロ半導体領域が形成された半導体装置の構成を示す断面図である。 その他の実施の形態として、第２のヘテロ半導体領域が形成された半導体装置の構成を示す断面図である。 その他の実施の形態として、第１の電界緩和領域が形成された半導体装置の構成を示す断面図である。 その他の実施の形態として、第１及び第２の電界緩和領域が形成された半導体装置の構成を示す断面図である。 その他の実施の形態として、第１及び第２の電界緩和領域及び導通領域が形成された半導体装置の構成を示す断面図である。
符号の説明
１ 基板領域
２ ドリフト領域
３ ヘテロ半導体領域（第１のヘテロ半導体層）
４ ゲート絶縁膜
５ ゲート電極
６ ソース電極
７ ドレイン電極
８ 層関絶縁膜
９ マスク材
１０ 犠牲酸化膜
１１ 第２のヘテロ半導体層
１２ イオン注入ダメージ層
１３ 第２のヘテロ半導体領域
１４ 第１の電界緩和領域
１５ 第２の電界緩和領域
１６ 導通領域

Claims (10)

  1. 半導体材料からなる半導体基体と、前記半導体材料のバンドギャップとは異なるバンドギャップを有するヘテロ半導体材料からなり、前記半導体基体の表面の一部にヘテロ接合するヘテロ半導体領域と、前記ヘテロ半導体領域側部から前記半導体基体の前記ヘテロ半導体領域に覆われていない部分にまたがって配置されたゲート絶縁膜と、前記ゲート絶縁膜の上に配置されたゲート電極と、前記半導体基体に接続されたドレイン電極と、前記ヘテロ半導体領域に接続されたソース電極とを有する半導体装置の製造方法であって、
    前記半導体基体を用意し、
    前記ヘテロ半導体領域と前記半導体基体の界面にヘテロ接合を形成するように、前記半導体基体上に前記ヘテロ半導体領域を形成し、
    前記ヘテロ半導体領域の一部に、膜厚が前記ヘテロ半導体領域の他の部分よりも薄い膜厚制御部を形成し、
    前記ヘテロ半導体領域の少なくとも前記膜厚制御部の全域を酸化して、前記ゲート絶縁膜の前記半導体基体上の領域を形成し、
    前記ゲート絶縁膜上にゲート電極を形成する
    ことを特徴とする半導体装置の製造方法。
  2. 前記ヘテロ半導体領域を前記半導体基体上に形成することには、
    前記半導体基体上に前記ヘテロ半導体材料からなる第１のヘテロ半導体層を成膜し、
    前記第１のヘテロ半導体層の一部を前記膜厚制御部の膜厚だけ残るように選択的に除去する
    ことが含まれることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第１のヘテロ半導体層の一部を前記膜厚制御部の膜厚だけ残るように選択的に除去することには、
    前記第１のヘテロ半導体層の一部をドライエッチングにより除去し、
    前記ドライエッチングにより結晶構造の規則性が乱れた前記第１のヘテロ半導体層の一部を酸化し、
    前記酸化した第１のヘテロ半導体層をウエットエッチングにより除去する
    ことが含まれることを特徴とする請求項１又は請求項２記載の半導体装置の製造方法。
  4. 前記ヘテロ半導体領域を前記半導体基体上に形成することには、
    前記半導体基体上に前記ヘテロ半導体材料からなる第１のヘテロ半導体層を成膜し、
    前記第１のヘテロ半導体層の一部を前記半導体基体が表出するように選択的に除去し、
    少なくとも前記露出した半導体基体の上に前記ヘテロ半導体材料からなる第２のヘテロ半導体層を前記膜厚制御部の膜厚だけ成膜する
    ことが含まれることを特徴とする請求項１乃至請求項３のうち、いずれか１項記載の半導体装置の製造方法。
  5. 第２のヘテロ半導体層を成膜する前に、前記第１のヘテロ半導体層の一部を選択的に除去することにより表出した前記半導体基体の一部を更に選択的に除去することを特徴とする請求項１乃至請求項４のうち、いずれか１項記載の半導体装置の製造方法。
  6. 前記ヘテロ半導体領域を前記半導体基体上に形成することには、前記膜厚制御部を除く前記ヘテロ半導体領域内に不純物を導入することが含まれ、
    前記ゲート絶縁膜を形成する時に、前記不純物の導入により結晶構造の規則性が乱れた前記ヘテロ半導体領域の一部を酸化することを特徴とする請求項１乃至請求項５のうち、いずれか１項記載の半導体装置の製造方法。
  7. 前記不純物を導入する方法は、イオン注入法であることを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記ヘテロ半導体領域の一部を酸化する方法は、熱酸化法であることを特徴とする請求項１乃至請求項７のうち、いずれか１項記載の半導体装置の製造方法。
  9. 前記半導体基体は、炭化珪素、ダイヤモンド、窒化ガリウムのいずれかからなることを特徴とする請求項１乃至請求項８のうち、いずれか１項記載の半導体装置の製造方法。
  10. 前記ヘテロ半導体領域は、単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンからなることを特徴とする請求項１乃至請求項９のうち、いずれか１項記載の半導体装置の製造方法。
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