CN109585284A - 半导体器件及其形成方法 - Google Patents

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Abstract

本公开涉及半导体器件及其形成方法，该方法包括：在衬底上依次形成半导体器件的体区域及源区域；对源区域、体区域及衬底依次进行刻蚀处理，形成沟槽；在刻蚀后的源区域及所述沟槽的表面上形成第一多晶硅层；对第一多晶硅层进行刻蚀处理，以在沟槽的底部形成第二多晶硅层；对源区域、沟槽的侧壁进行氧化处理以形成第一栅氧化层，并对第二多晶硅层进行氧化处理以形成第二栅氧化层；在氧化处理后的沟槽中形成第三多晶硅层，以形成半导体器件的栅结构。本公开通过以上工艺流程，形成高可靠性的双栅氧结构，可以降低半导体器件多晶硅栅与外延层之间的电场以及降低多晶硅栅和半导体器件的漏极之间的寄生电容，从而提高半导体器件的可靠性。

Description

半导体器件及其形成方法
技术领域
本公开涉及半导体工艺技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
目前的半导体器件，很多都是采用单栅氧化层(Single gate)结构，即栅区只有一种氧化层厚度。但是，采用单栅氧化层的结构会造成半导体器件的多晶硅栅与衬底之间的电场强度过高及多晶硅栅和半导体器件的漏极之间的寄生电容过大，从而影响半导体器件的可靠性。
因此，急需提出一种新的半导体器件，以解决多晶硅栅与衬底之间的电场强度过高的问题，从而提高半导体器件的可靠性。
发明内容
有鉴于此，本公开提出了一种半导体器件及其形成方法，以解决半导体器件中多晶硅栅与衬底之间的电场强度过高及多晶硅栅和半导体器件的漏极之间的寄生电容过大的问题，从而提高半导体器件的可靠性。
根据本公开的一个方面，提出了一种半导体器件的形成方法，所述方法包括：
在衬底上依次形成半导体器件的体区域及源区域；
对所述源区域、所述体区域及所述衬底依次进行刻蚀处理，形成沟槽，所述沟槽包括底部及相对的侧壁；
在刻蚀后的源区域及所述沟槽的表面上形成第一多晶硅层；
对所述第一多晶硅层进行刻蚀处理，以在所述沟槽的底部形成第二多晶硅层；
对所述源区域、所述沟槽的侧壁进行氧化处理以形成第一栅氧化层，并对所述第二多晶硅层进行氧化处理以形成第二栅氧化层，其中，所述第一栅氧化层的厚度小于所述第二栅氧化层的厚度；
在氧化处理后的沟槽中形成第三多晶硅层，以形成半导体器件的栅结构；
其中，所述衬底的材料为SiC。
在一种可能的实施方式中，所述对所述源区域、所述体区域及所述衬底依次进行刻蚀处理，形成沟槽，包括：
在所述源区域上依次形成介质层及光刻胶层；
对所述光刻胶层进行光刻处理，形成刻蚀区域；
根据所述刻蚀区域，对所述介质层、所述源区域、所述体区域及所述衬底依次进行刻蚀处理，形成沟槽；
去除所述光刻胶层及所述介质层。
在一种可能的实施方式中，在对所述源区域、所述体区域及所述衬底材料依次进行刻蚀处理，形成沟槽的步骤之后，所述方法还包括：
在所述源区域及所述沟槽的表面上形成第一氧化层；
去除所述第一氧化层。
在一种可能的实施方式中，在刻蚀后的源区域及所述沟槽的表面上形成第一多晶硅层的步骤之前，所述方法还包括：在刻蚀后的源区域及所述沟槽上形成第二氧化层，
其中，在刻蚀后的源区域及所述沟槽的表面上形成第一多晶硅层，包括：在所述第二氧化层上形成所述第一多晶硅层，
在对所述第一多晶硅层进行刻蚀处理，以在所述沟槽的底部形成第二多晶硅层的步骤之后，所述方法还包括：去除所述第二氧化层中未被所述第二多晶硅层遮挡的部分。
在一种可能的实施方式中，所述在氧化处理后的沟槽中形成第三多晶硅层，以形成半导体器件的栅结构，包括：
在所述第一栅氧化层及所述第二栅氧化层上形成第四多晶硅层；
对所述第四多晶硅层进行刻蚀处理或化学机械研磨处理，以在氧化处理后的沟槽中形成所述第三多晶硅层。
在一种可能的实施方式中，所述体区域及所述源区域为对衬底进行离子注入形成的区域，所述体区域及所述源区域注入的离子类型不同，所述体区域厚度为0.5μm～3μm，所述源区域的厚度为0.1μm～1.0μm，所述第一多晶硅层的厚度为0.2μm～2μm，所述第二多晶硅层的厚度为0.05μm～0.3μm，所述第一栅氧化层的厚度为0.03μm～0.1μm，所述第二栅氧化层的厚度为0.1μm～0.5μm。
在一种可能的实施方式中，所述介质层为二氧化硅或氮化硅，所述介质层的厚度为0.02μm～0.2μm，所述光刻胶层的厚度为0.7μm～3μm。
在一种可能的实施方式中，所述衬底的材料包括碳化硅，所述第一氧化层、所述第二氧化层分别包括二氧化硅，所述第一氧化层、所述第二氧化层的厚度分别为0.01μm～0.1μm，
其中，所述第四多晶硅层的厚度为0.2μm～2μm。
在一种可能的实施方式中，所述第一多晶硅层包括无掺杂多晶硅或轻掺杂多晶硅。
根据本公开的另一方面，提出了一种半导体器件，所述半导体器件是根据所述的半导体器件形成方法形成的。
根据本公开的半导体器件形成方法，通过在SiC衬底上形成体区域及源区域，对所述源区域、所述体区域及所述衬底依次进行刻蚀处理，形成沟槽，在源区域及沟槽上形成第一多晶硅层，对所述第一多晶硅层进行刻蚀处理，以在所述沟槽的底部形成第二多晶硅层，对所述源区域、所述沟槽的侧壁进行氧化处理以形成第一栅氧化层，并对所述第二多晶硅层进行氧化处理以形成第二栅氧化层，在氧化处理后的沟槽中形成第三多晶硅层，以形成半导体器件的栅结构。本公开利用碳化硅氧化速率比多晶硅氧化速率慢的特性，通过以上工艺流程，形成高可靠性的双栅氧结构，可以降低半导体器件多晶硅栅与外延层之间的电场以及降低多晶硅栅和半导体器件的漏极之间的寄生电容，从而提高半导体器件的可靠性。
根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。
附图说明
包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本公开的示例性实施例、特征和方面，并且用于解释本公开的原理。
图1示出了根据本公开一实施方式的半导体器件的形成方法的示意图。
图2a-图2p示出了根据本公开一实施方式的半导体器件结构的工艺流程的示意图。
具体实施方式
以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。
在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。
另外，为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。
为了解决多晶硅栅与衬底之间的电场强度过高及多晶硅栅和半导体器件的漏极之间的寄生电容过大的问题，本公开提出了一种半导体器件的形成方法，以在碳化硅沟槽式场效应晶体管(SiC Trench MOSFET)工艺中形成双栅氧化层(dual gate)，在沟槽(Trench)底部形成较厚的氧化层，从而降低多晶硅栅与外延层之间的电场以及降低多晶硅栅和半导体器件的漏极之间的寄生电容，提高器件的可靠性。
请参阅图1，图1示出了根据本公开一实施方式的半导体器件的形成方法的示意图。
如图1所示，所述方法包括：
步骤S110，在衬底上依次形成半导体器件的体区域及源区域；
步骤S120，对所述源区域、所述体区域及所述衬底依次进行刻蚀处理，形成沟槽，所述沟槽包括底部及相对的侧壁；
步骤S130，在刻蚀后的源区域及所述沟槽的表面上形成第一多晶硅层；
步骤S140，对所述第一多晶硅层进行刻蚀处理，以在所述沟槽的底部形成第二多晶硅层；
步骤S150，对所述源区域、所述沟槽的侧壁进行氧化处理以形成第一栅氧化层，并对所述第二多晶硅层进行氧化处理以形成第二栅氧化层，其中，所述第一栅氧化层的厚度小于所述第二栅氧化层的厚度；
步骤S160，在氧化处理后的沟槽中形成第三多晶硅层，以形成半导体器件的栅结构。
其中，所述衬底的材料为SiC。
根据本公开的半导体器件形成方法，通过在SiC衬底上形成体区域及源区域，对所述源区域、所述体区域及所述衬底依次进行刻蚀处理，形成沟槽，在源区域及沟槽上形成第一多晶硅层，对所述第一多晶硅层进行刻蚀处理，以在所述沟槽的底部形成第二多晶硅层，对所述源区域、所述沟槽的侧壁进行氧化处理以形成第一栅氧化层，并对所述第二多晶硅层进行氧化处理以形成第二栅氧化层，在氧化处理后的沟槽中形成第三多晶硅层，以形成半导体器件的栅结构。本公开利用碳化硅氧化速率比多晶硅氧化速率慢的特性，通过以上工艺流程，形成高可靠性的双栅氧结构，可以降低SiC半导体器件多晶硅栅与外延层之间的电场以及降低多晶硅栅和半导体器件的漏极之间的寄生电容，从而提高半导体器件的可靠性。
请参阅图2a-图2p，图2a-图2p示出了根据本公开一实施方式的半导体器件结构的工艺流程的示意图。在一种可能的实现方式中，可首先准备半导体器件结构的衬底。该衬底的材料可为碳化硅(SiC)，并可根据半导体器件的类型而采用N型衬底或P型衬底。
在一种可能的实施方式中，根据本公开的方法所形成的半导体器件可以为碳化硅沟槽金属氧化物晶体管(SiC Trench MOSFET)。应当理解，本公开的方法也可用于形成其他类型的半导体器件，本公开对半导体器件的具体类型不作限制。
在一种可能的实施方式中，可以在步骤S110中形成半导体器件的体区域2及源区域3。
在一种可能的实施方式中，如图2a所示，可以在衬底1上依次形成体区域(Body)2和源区域(Source)3。体区域2和源区域3可以通过光刻、离子注入等工艺形成。在本实施方式中，可以根据实际情况对离子注入工艺的流程进行控制，从而控制体区域2和源区域3的杂质分布区域的形状和类型，例如，可以控制离子注入的深度从而控制体区域2的深度为0.5μm～3μm，源区域3的深度为0.1μm～1.0μm。还可以通过选择离子注入的离子的类型，从而控制体区域2及源区域3的类型，例如，对于N型的MOSFET半导体器件，可以通过离子注入工艺注入P型离子以形成体区域，通过离子注入工艺注入N型离子以形成源区域；对于P型的MOSFET半导体器件，可以通过离子注入工艺注入N型离子以形成体区域，通过离子注入工艺注入P型离子以形成源区域。
在一种可能的实施方式中，可以在步骤S120中对所述源区域3、所述体区域2及所述衬底1依次进行刻蚀处理，形成沟槽52。其中，步骤S120可包括：
在所述源区域3上依次形成介质层4及光刻胶层5；
对所述光刻胶层5进行光刻处理，形成刻蚀区域51；
根据所述刻蚀区域51，对所述介质层4、所述源区域3、所述体区域2及所述衬底1依次进行刻蚀处理，形成沟槽52；
去除所述光刻胶层5及所述介质层4。
在一种可能的实施方式中，如图2b所示，可以在源区域3上形成介质层4，介质层4可以包括二氧化硅或氮化硅，介质层的厚度可为0.02μm～0.2μm。
在一种可能的实施方式中，如图2c所示，可以在介质层4上按照光刻工艺的要求涂覆一层光刻胶以形成光刻胶层5，光刻胶层5的厚度可以为0.7μm～3μm。
在本实施方式中，如图2d所示，可以根据光刻工艺对光刻胶层5处理以形成刻蚀区域51。对光刻胶层5的光刻处理过程可采用常规的光刻方式。例如，可根据预先设定的图形对光刻胶层5进行曝光及显影处理，从而形成刻蚀区域51。本公开对光刻胶层5的具体刻蚀处理方式不作限制。
在一种可能的实施方式中，如图2e所示，可以通过刻蚀区域51，利用刻蚀工艺依次对介质层4、源区域3、体区域2及衬底1进行刻蚀处理，从而形成沟槽52。沟槽52的深度可以根据实际需要设置，可以通过控制刻蚀时间的时长以控制刻蚀的深度，本公开对沟槽52的深度不做限定。对介质层4、源区域3、体区域2及衬底1的刻蚀处理过程可采用常规的刻蚀方式，例如，可通过干法刻蚀或湿法刻蚀方式刻蚀介质层4、源区域3、体区域2及衬底1。本公开对介质层4、源区域3、体区域2及衬底1的具体刻蚀处理方式不作限制。
在一种可能的实施方式中，如图2f及2g所示，在形成沟槽52后，可以依次去除光刻胶层5及介质层4。
在一种可能的实施方式中，在步骤S120之后，所述方法还可包括：
在所述源区域3及所述沟槽52的表面上形成第一氧化层6；
去除第一氧化层6。
在一种可能的实施方式中，如图2h及2i所示，可以首先在源区域2及沟槽52的表面形成第一氧化层6(图2h)，然后再去除第一氧化层6(图2i)。第一氧化层的厚度可为0.01μm～0.1μm。第一氧化层6可以包括二氧化硅。
在本实施方式中，第一氧化层6可以作为牺牲氧化层，通过首先形成第一氧化层6，再去除第一氧化层6的方式，可以对源区域2及沟槽52的表面进行处理，从而消除前述工艺产生的缺陷。
在一种可能的实施方式中，在形成沟槽52后，可以在步骤S130中在刻蚀后的源区域3及所述沟槽52的表面上形成第一多晶硅层8。其中，在步骤S130之前，所述方法还可以包括：在刻蚀后的源区域3及所述沟槽52上形成第二氧化层7；
其中，步骤S130可以包括：在所述第二氧化层7上形成所述第一多晶硅层8。
在一种可能的实施方式中，如图2j所示，可以在源区域3及沟槽52的表面上形成第二氧化层7，第二氧化层7的厚度可为0.01μm～0.1μm。
在本实施方式中，第二氧化层7可以包括二氧化硅。
在一种可能的实施方式中，如图2k所示，可以在第二氧化层7上形成第一多晶硅层8，第一多晶硅层8的厚度可以为0.2μm～2μm。
在一种可能的实施方式中，可以在步骤S140中对所述第一多晶硅层8进行刻蚀处理，以在所述沟槽52的底部形成第二多晶硅层9。
在一种可能的实施方式中，第一多晶硅层包括无掺杂多晶硅或轻掺杂多晶硅，利用无掺杂多晶硅或轻掺杂多晶硅形成的第一多晶硅层8，对半导体器件不会造成损害。
其中，在步骤S140之后，所述方法还可以包括：去除所述第二氧化层7中未被所述第二多晶硅层9遮挡的部分。
在一种可能的实施方式中，如图2l所示，可以对第一多晶硅层8进行刻蚀，从而在沟槽52的底部形成第二多晶硅层9，第二多晶硅层9的厚度可以为0.05μm～0.3μm。对第一多晶硅层8的刻蚀处理可以采用常规的光刻或者刻蚀方法，本公开对第一多晶硅层8的具体刻蚀处理方式不做限定。
应该说明的是，第二氧化层7可以作为刻蚀阻挡层，当对第一多晶硅层8进行刻蚀时，当刻蚀到第二氧化层7时，可以停止刻蚀，从而保护源区域3、体区域2及衬底1。
在一种可能的实施方式中，如图2m所示，可以去除第二氧化层7中未被第二多晶硅层9遮挡的部分。例如，可以通过湿法腐蚀第二氧化层7或者干法刻蚀第二氧化层7的方法去除第二氧化层7中未被遮挡的部分。应该明白的是，在第二氧化层7符合半导体器件栅氧化层对厚度及氧化层质量的要求时，第二氧化层7也可以不做去除处理，并将第二氧化层7作为半导体器件的栅氧化层。
在一种可能的实施方式中，可以在步骤S150中对所述源区域3、所述沟槽52的侧壁进行氧化处理以形成第一栅氧化层11，并对所述第二多晶硅层9进行氧化处理以形成第二栅氧化层10。
在一种可能的实施方式中，如图2n所示，可以通过热氧化法同时对源区域3的表面、沟槽52的侧壁、第二多晶硅层9进行氧化处理，从而在沟槽52的侧壁生成第一栅氧化层11及第二栅氧化层10。
在本实施方式中，在衬底材料为碳化硅时，碳化硅的氧化速度要慢于多晶硅的氧化速度，因此，在同一时间段内，第二多晶硅层9的氧化速度要快于沟槽52的侧壁及源区域3的表面的氧化速度，在这种情形下，经氧化后生成的第二栅氧化层10的厚度要大于第一栅氧化层11的厚度，例如，所述第一栅氧化层11的厚度为0.03μm～0.1μm，所述第二栅氧化层10的厚度为0.1μm～0.5μm，在一种可能的实施方式中，第一栅氧化层11的厚度可为0.05μm，第二栅氧化层10的厚度可为0.2μm。
在本实施方式中，可以在第一温度条件下，对源区域3的表面、沟槽52的侧壁、第二多晶硅层9氧化处理第一时间段，以生成第一栅氧化层11及第二栅氧化层10。采用热氧化法，可以控制氧化条件，例如氧化的第一温度及第一时间段对氧化过程进行控制，从而生成需要的第一栅氧化层11及第二栅氧化层10，并对第一栅氧化层11及第二栅氧化层10的厚度进行控制。本公开对通过热氧化法进行氧化处理的具体处理方法、氧化处理的第一温度及第一时间段的具体取值不做限定。
通过在沟槽52的底部生成较厚的第二栅氧化层10，可以降低多晶硅栅与衬底之间的电场，从而提高器件的可靠性。
在一种可能的实施方式中，在步骤S160中，可以在氧化处理后的沟槽52中形成第三多晶硅层13，以形成半导体器件的栅结构。
其中，步骤S160可以包括：
在所述第一栅氧化层11及所述第二栅氧化层10上形成第四多晶硅层12；
对所述第四多晶硅层12进行刻蚀处理或化学机械研磨处理，以在氧化处理后的沟槽52中形成所述第三多晶硅层13。
应该明白的是，在沟槽52中形成第三多晶硅层13的工艺为现有技术，在此对其具体形成方式不做赘述。
在一种可能的实施方式中，如图2o所示，可以在第一栅氧化层11及第二栅氧化层10上形成第四多晶硅层12，第四多晶硅层12的厚度可以为0.2μm～2μm。
在一种可能的实施方式中，如图2p所示，可以通过刻蚀或CMP(chemicalmechanical polish，化学机械研磨)的方法对第四多晶硅层12进行处理，去除不需要的多晶硅，以生成第三多晶硅层13，从而形成半导体结构器件的栅结构(多晶硅栅)。第三多晶硅层13的厚度可以与沟槽52的深度相适应，本领域的普通技术人员可以根据沟槽的深度确定第三多晶硅层13的厚度，本公开不做限定。
应该明白的是，以上对工艺流程的描述是示例性的，并不用以限制本公开。
通过这种方式，可以在形成半导体器件的双栅氧化层，以克服现有技术中单栅氧化层下的半导体器件可靠性低的缺点。其中，可以通过碳化硅与多晶硅的氧化速度不同，从而控制氧化处理的时间和温度以对双栅氧化层的厚度进行控制，以在沟槽MOSFET的沟槽底部生成较厚的栅氧化层。
以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (10)

1.一种半导体器件的形成方法，其特征在于，所述方法包括：
在衬底上依次形成半导体器件的体区域及源区域；
对所述源区域、所述体区域及所述衬底依次进行刻蚀处理，形成沟槽，所述沟槽包括底部及相对的侧壁；
在刻蚀后的源区域及所述沟槽的表面上形成第一多晶硅层；
对所述第一多晶硅层进行刻蚀处理，以在所述沟槽的底部形成第二多晶硅层；
对所述源区域、所述沟槽的侧壁进行氧化处理以形成第一栅氧化层，并对所述第二多晶硅层进行氧化处理以形成第二栅氧化层，其中，所述第一栅氧化层的厚度小于所述第二栅氧化层的厚度；
在氧化处理后的沟槽中形成第三多晶硅层，以形成半导体器件的栅结构；
其中，所述衬底的材料为SiC。
2.根据权利要求1所述的方法，其特征在于，所述对所述源区域、所述体区域及所述衬底依次进行刻蚀处理，形成沟槽，包括：
在所述源区域上依次形成介质层及光刻胶层；
对所述光刻胶层进行光刻处理，形成刻蚀区域；
根据所述刻蚀区域，对所述介质层、所述源区域、所述体区域及所述衬底依次进行刻蚀处理，形成沟槽；
去除所述光刻胶层及所述介质层。
3.根据权利要求1或2所述的方法，其特征在于，在对所述源区域、所述体区域及所述衬底材料依次进行刻蚀处理，形成沟槽的步骤之后，所述方法还包括：
在所述源区域及所述沟槽的表面上形成第一氧化层；
去除所述第一氧化层。
4.根据权利要求3所述的方法，其特征在于，在刻蚀后的源区域及所述沟槽的表面上形成第一多晶硅层的步骤之前，所述方法还包括：在刻蚀后的源区域及所述沟槽上形成第二氧化层，
其中，在刻蚀后的源区域及所述沟槽的表面上形成第一多晶硅层，包括：在所述第二氧化层上形成所述第一多晶硅层，
在对所述第一多晶硅层进行刻蚀处理，以在所述沟槽的底部形成第二多晶硅层的步骤之后，所述方法还包括：去除所述第二氧化层中未被所述第二多晶硅层遮挡的部分。
5.根据权利要求1所述的方法，其特征在于，所述在氧化处理后的沟槽中形成第三多晶硅层，以形成半导体器件的栅结构，包括：
在所述第一栅氧化层及所述第二栅氧化层上形成第四多晶硅层；
对所述第四多晶硅层进行刻蚀处理或化学机械研磨处理，以在氧化处理后的沟槽中形成所述第三多晶硅层。
6.根据权利要求1所述的方法，其特征在于，所述体区域及所述源区域为对衬底进行离子注入形成的区域，所述体区域及所述源区域注入的离子类型不同，所述体区域厚度为0.5μm～3μm，所述源区域的厚度为0.1μm～1.0μm，所述第一多晶硅层的厚度为0.2μm～2μm，所述第二多晶硅层的厚度为0.05μm～0.3μm，所述第一栅氧化层的厚度为0.03μm～0.1μm，所述第二栅氧化层的厚度为0.1μm～0.5μm。
7.根据权利要求2所述的方法，其特征在于，所述介质层为二氧化硅或氮化硅，所述介质层的厚度为0.02μm～0.2μm，所述光刻胶层的厚度为0.7μm～3μm。
8.根据权利要求4所述的方法，其特征在于，所述衬底的材料包括碳化硅，所述第一氧化层、所述第二氧化层分别包括二氧化硅，所述第一氧化层、所述第二氧化层的厚度分别为0.01μm～0.1μm，
其中，所述第四多晶硅层的厚度为0.2μm～2μm。
9.根据权利要求1所述的方法，其特征在于，所述第一多晶硅层包括无掺杂多晶硅或轻掺杂多晶硅。
10.一种半导体器件，其特征在于，所述半导体器件是根据权利要求1-9中任意一项所述的方法形成的。
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