CN113809009A - 形成多晶硅栅的方法以及包括该多晶硅栅的半导体器件 - Google Patents

形成多晶硅栅的方法以及包括该多晶硅栅的半导体器件 Download PDF

Info

Publication number
CN113809009A
CN113809009A CN202111097139.9A CN202111097139A CN113809009A CN 113809009 A CN113809009 A CN 113809009A CN 202111097139 A CN202111097139 A CN 202111097139A CN 113809009 A CN113809009 A CN 113809009A
Authority
CN
China
Prior art keywords
voltage device
device region
substrate
polysilicon
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111097139.9A
Other languages
English (en)
Inventor
侯会丹
姚兰
石艳伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202111097139.9A priority Critical patent/CN113809009A/zh
Publication of CN113809009A publication Critical patent/CN113809009A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本申请公开了一种形成多晶硅栅的方法以及包括该多晶硅栅的半导体器件。该方法包括：通过在衬底内形成器件绝缘区域将衬底分割成高压器件区域和低压器件区域；在高压器件区域形成凹槽；在衬底上形成栅极氧化层；在栅极氧化层上沉淀多晶硅层；以及刻蚀去除多晶硅层的至少一部分，以使得多晶硅层对应于低压器件区域的部分的厚度不同于其对应于高压器件区域的部分的厚度。

Description

形成多晶硅栅的方法以及包括该多晶硅栅的半导体器件
技术领域
本发明涉及半导体制造工艺，尤其涉及一种形成多晶硅栅的方法以及包括该多晶硅栅的半导体器件。
背景技术
在目前的工艺中，由于半导体器件中的高压器件需要承受比低压器件更高的电压，使得也会降低相应的一些性能(例如热载流子注入的性能)的可靠性，为了解决这个问题，需要更大的能量对高压器件区域进行离子注入，为防止高压器件被离子穿透导致器件失效，则半导体器件中的高压器件区域所需要的多晶硅的厚度也会更厚。
现有技术主要是通过在多晶硅栅极上加一层硬掩膜来解决这个问题，由于硬掩膜层在后续工艺中需要被去除掉，而去除的过程不仅会增加成本而且还会对器件产生损害，进而影响器件的性能。
发明内容
本申请的一些实施方式可解决或部分解决相关技术中存在的上述问题。
根据本申请的一个方面提供的形成多晶硅栅的方法可包括：在衬底内形成器件绝缘区域将衬底分割成高压器件区域和低压器件区域；在高压器件区域形成凹槽；在衬底上形成栅极氧化层；在栅极氧化层上沉淀多晶硅层；以及刻蚀去除多晶硅层的至少一部分，以使得多晶硅层对应于低压器件区域的部分的厚度不同于其对应于高压器件区域的部分的厚度。
在本公开的一个实施方式中，在对多晶硅进行刻蚀之后，方法还可以包括：对高压器件区域和低压器件区域进行离子注入，其中，对高压器件区域进行离子注入的能量大于对低压器件区域进行离子注入的能量。
在本公开的一个实施方式中，栅极氧化层对应于高压器件区域的部分的厚度可以大于其对应于低压器件区域的部分的厚度。
在本公开的一个实施方式中，多晶硅层对应于高压器件区域的部分的厚度可以大于其对应于低压器件区域的部分的厚度。
在本公开的一个实施方式中，在栅极氧化层上沉淀多晶硅层后，方法还可以包括：研磨多晶硅层，使多晶硅层的上表面在一个水平面上。
本申请的另一方面提供了一种半导体器件，该半导体器件可包括衬底、栅极氧化层、第一多晶硅栅以及第二多晶硅栅，其中，衬底通过在其内部的器件绝缘区域被分割成高压器件区域和低压器件区域，其中在高压器件区域中形成有凹槽，栅极氧化层位于衬底上，第一多晶硅栅形成在高压器件区域的凹槽上，第二多晶硅栅形成在低压器件区域且第二多晶硅栅的上表面与第一多晶硅栅的上表面在一个水平面上。
在本公开的一个实施方式中，栅极氧化层对应于高压器件区域的部分的厚度可以大于其对应于低压器件区域的部分的厚度。
在本公开的一个实施方式中，第一多晶硅栅的厚度可以大于第二的多晶硅栅的厚度。
附图说明
通过参照以下附图对非限制性实施方式所作出的详细描述，本申请的其它特征、目的和优点将会变得更为显而易见。本申请的实施方式在附图的图示中以示例性的方式而非限制性的方式示出，在附图中，相同的附图标记指示类似的元件。其中：
图1是根据本公开的一个实施方式的形成多晶硅栅的方法的流程图；
图2是根据本公开的一个实施方式的形成高压器件区域和低压器件区域的衬底的局部截面示意图；
图3是根据本公开的一个实施方式的在图2所示的结构的基础上形成凹槽的局部截面示意图；
图4是根据本公开的一个实施方式的在图3所示的结构的基础上形成栅极氧化层的局部截面示意图；
图5是根据本公开的一个实施方式的在图4所示的结构的基础上形成多晶硅层的局部截面示意图；
图6是根据本公开的一个实施方式的在图5所示的结构的基础上在高低压器件区域形成不同高度的多晶硅层的局部截面示意图；以及
图7是根据本公开的一个实施方式的半导体器件的局部截面示意图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
在附图中，为了便于说明，已稍微调整了元素的大小、尺寸和形状。附图仅为示例而并非严格按比例绘制。另外，在本申请中，各步骤处理描述的先后顺序并不必然表示这些处理在实际操作中出现的顺序，除非有明确其它限定或者能够从上下文推导出的除外。
还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。另外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。另外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
另外，可在本文中使用相对术语，诸如“下”或“底”以及“上”或“顶”来描述如图中所示的一个元件与另一元件的关系。应当理解，除了图中描绘的定向之外，相对术语旨在包含设备的不同定向。在示例性实施方式中，当图之一中的设备被翻转时，被描述为在其它元件的“下”侧上的元件将随之被定向在其它元件的“上”侧上。因此，取决于图的特定定向，示例性术语“下”可以包含“下”和“上”两种定向。类似地，当图之一中的设备被翻转时，被描述为在其它元件“下方”或“下面”的元件将随之被定向在其它元件“上方”。因此，示例性术语“下方”或“下面”可以包含上方和下方两种定向。
除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶面的材料可以被图案化或者可以保持未图案化。另外，衬底可以包括各种各样的半导体材料，诸如硅、锗、砷化镓、磷化铟等。可选地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料来制成。
如本文所使用的，术语“层”指的是包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有比下层或上层结构的范围小的范围。进一步地，层可以是均匀的或不均匀的连续结构的区域，其中不均匀的连续结构具有比连续结构的厚度小的厚度。例如，层可以位于连续结构的顶表面与底表面之间或者顶表面和底表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面进行延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其之上和/或其之下具有一个或多个层。层可以包含多个层。
在下文中描述了本申请的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本申请。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本申请。
需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。
下面将参考附图并结合实施方式来详细说明本申请。
本申请提供了一种形成多晶硅栅的方法1000，图1示出了根据本公开的一个实施方式的形成多晶硅栅的方法的流程图。如图1所示，形成多晶硅栅的方法1000可以包括以下步骤：
S1：通过在衬底内形成器件绝缘区域将衬底分割成高压器件区域和低压器件区域；
S2：在高压器件区域形成凹槽；
S3：在衬底上形成栅极氧化层；
S4：在栅极氧化层上沉淀多晶硅层；
S5：刻蚀去除多晶硅层的至少一部分，以使得多晶硅层对应于低压器件区域的部分的厚度不同于其对应于高压器件区域的部分的厚度。
在以往的现有技术中，在利用硬掩膜层形成不同厚度的多晶硅栅极的过程中，增加了沉淀以及去除硬掩膜层的步骤，同时也增加了成本以及在去除过程中可能对器件造成伤害的风险。相反，如上所述，本申请的上述方案是利用了在高压器件区域形成凹槽的方式，在高压器件区域和低压器件区域形成不同厚度的多晶硅栅极，从而减少了沉淀以及去除硬掩膜层的步骤，减小了成本的同时减小了可能对器件造成伤害的风险。
下面将结合图2至图6详细说明上述形成多晶硅栅的方法1000的各个步骤的具体工艺。
步骤S1
图2是根据本公开的一个实施方式设置的衬底100以及设置在衬底内的器件绝缘区域103的局部截面示意图。
如图2所示，在该步骤中，在衬底100内形成了器件绝缘区域103，将衬底100分割成高压器件区域101和低压器件区域102。在本实施方式中，衬底被划分为一个高压器件区域和一个低压器件区域，但本公开不限于此，在其他实施方式中，衬底可以被划分为至少一个的两个或两个以上的高压器件区域以及至少一个的两个或两个以上的低压器件区域。在本实施例中，器件绝缘区域103贯穿衬底100，被器件绝缘区域103所隔离出的高压器件区域101和低压器件区域102分别设置了高压器件和低压器件。由于高压器件可能需要比低压器件更高能量的离子注入，为防止器件被离子穿透导致器件失效，所以高压器件区域所需的多晶硅栅的厚度可以大于低压器件区域所需的多晶硅栅的厚度。高压器件区101和低压器件区102例如可以通过浅沟槽隔离结构进行分隔，即器件绝缘区域103可以是浅沟槽隔离结构，但本公开不限于此。
在本申请的各种实施方式中，所设置的衬底100例如可以是，单晶硅(Si)衬底、单晶锗(Ge)衬底、硅锗(GeSi)衬底、碳化硅(SiC)衬底，或者绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底，或者包括其它元素半导体或化合物半导体的衬底，诸如GaAs、InP或SiC等。衬底100还可以是叠层结构，例如Si/SiGe等；或其它外延结构，例如绝缘体上锗硅(SGOI)等，但本公开不限于此。
步骤S2
图3是根据本公开的一个实施方式的在图2所示的结构的基础上形成有凹槽的局部截面示意图。
如图3所示，可以在衬底100的高压器件区域101上形成凹槽201。
示例性地，本申请可以通过刻蚀半导体衬底100在衬底100的高压器件区域101上形成凹槽201。半导体器件的刻蚀工艺例如包括但不限于干法刻蚀和湿法刻蚀。干法刻蚀主要利用反应气体与等离子体进行刻蚀，湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀。此外，凹槽的大小、高度以及在高压器件区域中所处的位置等在图中仅是示例性的。
步骤S3
图4是根据本公开的一个实施方式的在图3所示的结构的基础上形成栅极氧化层300的局部截面示意图。
如图4所示，栅极氧化层300可以包括形成在高压器件区域101上的栅极氧化层301和形成在低压器件区域102上的栅极氧化层302。示例性地，在本申请的各种实施方式中，在衬底100上形成栅极氧化层300可以通过一个或多个沉积工艺来实现。其中，沉积工艺包括但不限于原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)或其任何组合。
降低栅极氧化层的厚度，可以增强晶体管的电流驱动能力，提高速度和功率特性。因此降低栅极氧化层的厚度可以有效地提高性能，然而薄的栅极氧化层又会加重电流遂穿效应并降低栅极氧化层可靠性。因此可以根据需要在不同的区域形成不同厚度的栅极氧化层。
在本公开中，在高压器件区域101上的栅极氧化层301的厚度可以大于形成在低压器件区域102上的栅极氧化层302的厚度。
步骤S4
图5是根据本公开的一个实施方式的在图4所示的结构的基础上形成多晶硅层400的局部截面示意图；
如图5所示，多晶硅层400可以形成在栅极氧化层301上。示例性地，在本申请的各种实施方式中，在栅极氧化层301上形成多晶硅层400可以通过一个或多个沉积工艺来实现。其中，沉积工艺包括但不限于原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)或其任何组合。
如图所示，由于形成在高压器件区域101中的凹槽201，使得沉积在栅极氧化层301上的多晶硅层400可以具有不平坦的表面，也就是说，在沉积多晶硅层400的过程中，由于部分多晶硅沉积在了凹槽201中，使得多晶硅层400不平坦。
因此，可以对多晶硅层400进行研磨，以得到平坦的多晶硅层410。对多晶硅层进行研磨的方法包括化学机械研磨，但本公开不限于此。
步骤S5
图6是根据本公开的一个实施方式的在图5所示的结构的基础上在高低压器件区域形成不同高度的多晶硅栅的局部截面示意图；
如图6所示，可以通过刻蚀去除多晶硅层410的至少一部分，以使得多晶硅栅对应于低压器件区域的部分的厚度不同于其对应于高压器件区域的部分的厚度。
在本文中，可以将多晶硅层对应于高压器件区域的部分称为高压区域多晶硅栅501(在本文中还称为“第一多晶硅栅”)，将多晶硅栅对应于低压器件区域的部分称为低压区域多晶硅栅502(在本文中还称为“第二多晶硅栅”)。
刻蚀去除多晶硅层410的至少一部分的刻蚀工艺例如包括但不限于干法刻蚀和湿法刻蚀。干法刻蚀主要利用反应气体与等离子体进行刻蚀，湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀。
分别形成在高低压器件区域101和102的多晶硅栅501和502使得高低压器件区域101和102具有不同的抵御离子注入的能力。例如，高压区域多晶硅栅501的厚度可以大于低压区域多晶硅栅502的厚度，使得高压器件区域101抵御离子注入的能力可以大于低压器件区域102抵御离子注入的能力。
图7是根据本公开的一个实施方式的半导体器件2000的局部截面示意图。下面将参考图7并结合具体实施方式来对该半导体器件2000进行详细说明。
如图7所示，根据本公开的一个实施方式的半导体器件2000可以包括衬底700。在本公开的各种实施方式中，衬底700可以例如是，单晶硅(Si)衬底、单晶锗(Ge)衬底、硅锗(GeSi)衬底、碳化硅(SiC)衬底，或者绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底，或者包括其它元素半导体或化合物半导体的衬底，诸如GaAs、InP或SiC等。衬底100还可以是叠层结构，例如Si/SiGe等；或其它外延结构，例如绝缘体上锗硅(SGOI)等，但本公开不限于此。
衬底700中可以具有器件绝缘区域703，使得衬底700被划分为高压器件区域701和低压器件区域702。在本实施方式中，衬底被划分为一个高压器件区域和一个低压器件区域，但本公开不限于此，在其他实施方式中，衬底可以被划分为至少一个的两个或两个以上的高压器件区域以及至少一个的两个或两个以上的低压器件区域。在本实施例中，器件绝缘区域703贯穿衬底700，被器件绝缘区域103所隔离出的高压器件区域701和低压器件区域702可以分别包括高压器件和低压器件。由于高压器件可能需要比低压器件更高能量的离子注入，为防止器件被离子穿透导致器件失效，所以高压器件区域所需的多晶硅栅的厚度可以大于低压器件区域所需的多晶硅栅的厚度。器件绝缘区域703例如可以是浅沟槽隔离结构，但本公开不限于此。
如图所示，衬底700的高压器件区域701还可以具有凹槽，并且如图所示的凹槽的大小、高度以及在高压器件区域中所处的位置等在图中仅是示例性的。
半导体器件2000还可以包括高压器件区域701上的栅极氧化层801和低压器件区域702上的栅极氧化层802。降低栅极氧化层的厚度，可以增强晶体管的电流驱动能力，提高速度和功率特性。因此降低栅极氧化层的厚度可以有效地提高性能，然而，薄的栅极氧化层又会加重电流遂穿效应并降低栅极氧化层可靠性。因此可以根据需要在不同的区域形成不同厚度的栅极氧化层。在本公开中，高压器件区域701上的栅极氧化层801的厚度可以大于低压器件区域702上的栅极氧化层802的厚度。
半导体器件2000还可以包括栅极氧化层801上的多晶硅栅901和栅极氧化层802上的多晶硅栅902。如图所示，由于形成在高压器件区域701中的凹槽，使得当多晶硅栅901和902具有相同的高度时却可以具有不同的厚度。
在相关技术中，在利用硬掩膜层形成不同厚度的多晶硅栅极的过程中，增加了沉淀以及去除硬掩膜层的步骤，同时也增加了成本以及在去除过程中可能对器件造成伤害的风险。
如上所述，本申请的方案是利用了在高压器件区域形成凹槽的方式，在高压器件区域和低压器件区域形成不同厚度的多晶硅栅极，从而减少了沉淀以及去除硬掩膜层的步骤，减小了成本的同时减小了可能对器件造成伤害的风险。
分别形成在高低压器件区域701和702的多晶硅栅901和902使得高低压器件区域701和702具有不同的抵御离子注入的能力。例如，高压区域多晶硅栅901的厚度可以大于低压区域多晶硅栅902的厚度，使得高压器件区域701抵御离子注入的能力可以大于低压器件区域702抵御离子注入的能力。
以上描述仅为本公开的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本公开中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (8)

1.一种形成多晶硅栅的方法，其特征在于，包括：
通过在衬底内形成器件绝缘区域将所述衬底分割成高压器件区域和低压器件区域；
在所述高压器件区域形成凹槽；
在所述衬底上形成栅极氧化层；
在所述栅极氧化层上沉淀多晶硅层；以及
刻蚀去除所述多晶硅层的至少一部分，以使得所述多晶硅层对应于所述低压器件区域的部分的厚度不同于其对应于所述高压器件区域的部分的厚度。
2.根据权利要求1所述的方法，其特征在于，在对所述多晶硅进行刻蚀之后，所述方法还包括：
对所述高压器件区域和所述低压器件区域进行离子注入，其中，对所述高压器件区域进行离子注入的能量大于对所述低压器件区域进行离子注入的能量。
3.根据权利要求1所述的方法，其特征在于，所述栅极氧化层对应于所述高压器件区域的部分的厚度大于其对应于所述低压器件区域的部分的厚度。
4.根据权利要求1所述的方法，其特征在于，所述多晶硅层对应于所述高压器件区域的部分的厚度大于其对应于所述低压器件区域的部分的厚度。
5.根据权利1-3中任一项所述的方法，其特征在于，在所述栅极氧化层上沉淀多晶硅层后，所述方法还包括：
研磨所述多晶硅层，使所述多晶硅层的上表面在一个水平面上。
6.一种半导体器件，其特征在于，包括：
衬底，通过在其内部的器件绝缘区域被分割成高压器件区域和低压器件区域，其中在所述高压器件区域中形成有凹槽；
栅极氧化层，位于所述衬底上；
第一多晶硅栅，形成在所述高压器件区域的所述凹槽上；以及
第二多晶硅栅，形成在所述低压器件区域且所述第二多晶硅栅的上表面与所述第一多晶硅栅的上表面在一个水平面上。
7.根据权利要求6所述的半导体器件，其特征在于，所述栅极氧化层对应于所述高压器件区域的部分的厚度大于其对应于所述低压器件区域的部分的厚度。
8.根据权利要求6所述的半导体器件，其特征在于，所述第一多晶硅栅厚度大于所述第二多晶硅栅的厚度。
CN202111097139.9A 2021-09-18 2021-09-18 形成多晶硅栅的方法以及包括该多晶硅栅的半导体器件 Pending CN113809009A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111097139.9A CN113809009A (zh) 2021-09-18 2021-09-18 形成多晶硅栅的方法以及包括该多晶硅栅的半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111097139.9A CN113809009A (zh) 2021-09-18 2021-09-18 形成多晶硅栅的方法以及包括该多晶硅栅的半导体器件

Publications (1)

Publication Number Publication Date
CN113809009A true CN113809009A (zh) 2021-12-17

Family

ID=78895961

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111097139.9A Pending CN113809009A (zh) 2021-09-18 2021-09-18 形成多晶硅栅的方法以及包括该多晶硅栅的半导体器件

Country Status (1)

Country Link
CN (1) CN113809009A (zh)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102543706A (zh) * 2011-07-22 2012-07-04 上海华力微电子有限公司 一种不同多晶硅栅电极厚度的集成工艺
CN102664181A (zh) * 2012-05-15 2012-09-12 上海先进半导体制造股份有限公司 一种超高压bcd半导体工艺以及超高压bcd器件
CN102723278A (zh) * 2012-06-26 2012-10-10 上海宏力半导体制造有限公司 半导体结构形成方法
WO2016141787A1 (zh) * 2015-03-09 2016-09-15 无锡华润上华半导体有限公司 半导体器件的制备方法
CN107785273A (zh) * 2016-08-31 2018-03-09 无锡华润上华科技有限公司 半导体器件及其制造方法
CN108321116A (zh) * 2017-01-17 2018-07-24 联华电子股份有限公司 具有半导体元件的集成电路结构及其制造方法
CN108878361A (zh) * 2018-06-27 2018-11-23 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
CN109585284A (zh) * 2018-11-27 2019-04-05 上海颛芯企业管理咨询合伙企业（有限合伙） 半导体器件及其形成方法
CN109585376A (zh) * 2018-11-28 2019-04-05 武汉新芯集成电路制造有限公司 半导体器件及其掺杂方法
CN110896077A (zh) * 2018-09-13 2020-03-20 长鑫存储技术有限公司 半导体器件及其制备方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102543706A (zh) * 2011-07-22 2012-07-04 上海华力微电子有限公司 一种不同多晶硅栅电极厚度的集成工艺
CN102664181A (zh) * 2012-05-15 2012-09-12 上海先进半导体制造股份有限公司 一种超高压bcd半导体工艺以及超高压bcd器件
CN102723278A (zh) * 2012-06-26 2012-10-10 上海宏力半导体制造有限公司 半导体结构形成方法
WO2016141787A1 (zh) * 2015-03-09 2016-09-15 无锡华润上华半导体有限公司 半导体器件的制备方法
CN107785273A (zh) * 2016-08-31 2018-03-09 无锡华润上华科技有限公司 半导体器件及其制造方法
CN108321116A (zh) * 2017-01-17 2018-07-24 联华电子股份有限公司 具有半导体元件的集成电路结构及其制造方法
CN108878361A (zh) * 2018-06-27 2018-11-23 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
CN110896077A (zh) * 2018-09-13 2020-03-20 长鑫存储技术有限公司 半导体器件及其制备方法
CN109585284A (zh) * 2018-11-27 2019-04-05 上海颛芯企业管理咨询合伙企业（有限合伙） 半导体器件及其形成方法
CN109585376A (zh) * 2018-11-28 2019-04-05 武汉新芯集成电路制造有限公司 半导体器件及其掺杂方法

Similar Documents

Publication Publication Date Title
US8603893B1 (en) Methods for fabricating FinFET integrated circuits on bulk semiconductor substrates
TWI573267B (zh) 半導體裝置與製作非平面電路裝置的方法
CN100461430C (zh) 半导体结构及其形成方法
KR101496519B1 (ko) 더미 ＦｉｎＦＥＴ 구조 및 더미 ＦｉｎＦＥＴ 구조를 만드는 방법
TWI785126B (zh) 半導體裝置結構及其形成方法
CN1828908A (zh) 半导体结构及制造半导体结构的方法
US9620507B2 (en) Silicon-on-nothing transistor semiconductor structure with channel epitaxial silicon-germanium region
US8936979B2 (en) Semiconductor devices having improved gate height uniformity and methods for fabricating same
CN103050457B (zh) 用于半导体结构接触的隔离件
US10199392B2 (en) FinFET device having a partially dielectric isolated fin structure
KR20090006151A (ko) Ｓｏｉ 트랜지스터와 벌크 트랜지스터를 포함하여 구성된 반도체 디바이스 및 이것을 형성하는 방법
CN102214657A (zh) 一种半导体器件、半导体器件的隔离结构及其制造方法
US9397233B2 (en) High voltage deep trench capacitor
CN113964024B (zh) 半导体器件的制备方法
CN106531797A (zh) 半导体器件及其形成方法
CN113013028A (zh) 栅间氧化层的形成方法和屏蔽栅沟槽型器件的形成方法
KR20080108494A (ko) 다중-플레이트 절연 구조를 갖는 반도체 장치
CN113437075B (zh) 一种三维存储器及其制造方法
CN103779223B (zh) Mosfet的制造方法
CN109686702B (zh) 半导体结构及其形成方法
US8877600B2 (en) Method for manufacturing a hybrid SOI/bulk semiconductor wafer
US20090104751A1 (en) Narrow semiconductor trench structure
US11437281B2 (en) Method for manufacturing semiconductor device and semiconductor device thereby formed
CN108091611B (zh) 半导体装置及其制造方法
US20190355813A1 (en) Semiconductor device including device isolation layer

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination