KR101496519B1 - 더미 ＦｉｎＦＥＴ 구조 및 더미 ＦｉｎＦＥＴ 구조를 만드는 방법 - Google Patents

더미 ＦｉｎＦＥＴ 구조 및 더미 ＦｉｎＦＥＴ 구조를 만드는 방법 Download PDF

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Abstract

FinFET 장치는 활성 FinFET 장치 상의 응력 불균형 및 응력 불균형의 효과를 줄이기 위해서 활성 FinFET 구조에 측면 인접한 더미 FinFET 구조를 포함할 수 있다. FinFET 장치는 복수의 반도체 핀을 포함하는 활성 FinFET, 및 복수의 반도체 핀을 포함하는 더미 FinFET를 포함한다. 활성 FinFET 및 더미 FinFET는 활성 FinFET의 핀 피치에 관련된 간격만큼 서로 측면 이격된다.

Description

더미 ＦｉｎＦＥＴ 구조 및 더미 ＦｉｎＦＥＴ 구조를 만드는 방법{Dummy FinFET Structure and Method of Making Same}
본 발명은 반도체 장치에 관한 것이다.
트랜지스터는 현대의 집적 회로의 주요 컴포넌트이다. 점점 더 빠른 속도의 요건을 충족하기 위해서, 트랜지스터의 구동 전류는 점점 커질 필요가 있다. 트랜지스터의 구동 전류는 트랜지스터의 게이트 폭에 비례하기 때문에, 더욱 넓은 폭을 갖는 트랜지스터가 선호된다.
그러나, 게이트 폭의 증가는 반도체 장치의 크기 축소의 요건과 충돌한다. 따라서, 핀 전계 효과 트랜지스터(Fin field-effect transistors; FinFET)가 개발되었다.
FinFET의 도입은 더 많은 칩 면적을 차지하는 손실 없이 구동 전류 증가의 유리한 특징을 갖는다. 그러나, FinFET 트랜지스터의 작은 크기는 이들의 생산 및 제조 동안에 수많은 문제를 제기한다.
본 발명의 목적은, 더미 FinFET 구조 및 더미 FinFET 구조를 만드는 방법을 제공하는 것이다.
FinFET 장치는 활성 FinFET 장치 상의 응력 불균형 및 응력 불균형의 효과를 줄이기 위해서 활성 FinFET 구조에 측면 인접한 더미 FinFET 구조를 포함할 수 있다. FinFET 장치는 복수의 반도체 핀을 포함하는 활성 FinFET, 및 복수의 반도체 핀을 포함하는 더미 FinFET를 포함한다. 활성 FinFET 및 더미 FinFET는 활성 FinFET의 핀 피치에 관련된 간격만큼 서로 측면 이격된다.
본 발명에 따르면, 더미 FinFET 구조 및 더미 FinFET 구조를 만드는 방법을 제공하는 것이 가능하다.
본 실시예 및 본 실시예의 장점의 보다 완벽한 이해를 위해, 이제부터 첨부된 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1은 FinFET 장치 구조의 예시적인 실시예의 평면도를 나타낸다.
도 2a 내지 도 6b는 도 1에 예시된 FinFET 장치의 제조에서 다양한 단계들의 배경도 및 횡단면도를 나타낸다.
도 7은 FinFET 장치 구조의 제2 예시적인 실시예의 평면도를 나타낸다.
도 8은 FinFET 장치 구조의 제3 예시적인 실시예의 평면도를 나타낸다.
핀 장치의 형성에서 다양한 단계들이 도 2a 내지 도 6b를 참조하여 기술될 것이다. 이제, 첨부 도면에 나타난 실시예들을 상세하게 참조할 것이다. 가능하다면, 동일하거나 유사한 부분들을 가리키기 위해 동일한 참조 번호들이 도면 및 설명에 이용된다. 도면에서, 모양 및 두께는 명료함과 편의를 위해 과장될 수 있다. 특히, 이 설명은 본 개시에 따른 방법 및 장치와 더욱 직접적으로 협력하거나, 이들의 일부를 형성하는 요소를 다룰 수 있다. 특별히 도시되거나 기술되지 않은 요소들이 당업자에게 잘 공지된 다양한 형태를 취할 수 있음을 이해한다. 본 개시가 일단 알려지면, 많은 대안 및 수정이 당업자에게 명백할 것이다.
본 명세서 전반에 걸쳐 "일 실시예" 또는 "실시예"에 대한 참조는 실시예와 함께 기술된 특정한 피처, 구조, 또는 특성이 적어도 하나의 실시예에 포함되어 있다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 장소에서 "일 실시예에서" 또는 "실시예에서" 구절의 출현은 반드시 모두 동일한 실시예를 나타낼 필요는 없다. 더욱이, 특정한 피처, 구조, 또는 특성은 하나 이상의 실시예들의 임의의 적합한 방식으로 조합될 수 있다. 다음 도면은 실척도로 도시된 것이 아니고, 이러한 도면들은 오직 예시를 위한 것임을 이해해야 한다.
도 1은 활성 FinFET(8) 및 복수의 더미 FinFET(10)를 포함하는, FinFET 장치(1)의 평면도를 나타낸다. 활성 FinFET(8)는 복수의 활성 핀(12) 및 게이트 구조(18)를 포함하고, 더미 FinFET들은 더미 핀(14)을 포함한다. 일부 실시예들에서, 더미 FinFET들(10)은 더미 핀(14) 위에 게이트 구조(도시되지 않음)를 포함할 수 있다.
도 1의 실시예에서, 활성 핀(12)은 직사각형이고, 활성 핀(12)에 수직인 게이트 구조(18)와 서로 실질적으로 평행하다. 또한, 이 실시예에서, 더미 핀(14)은 활성 핀(12)에 실질적으로 평행하다. 게다가, 더미 핀(14)은 활성 핀(12)과 유사한 크기 및 형태이다. 대안적으로, 더미 핀(14)은 활성 핀(12)과 관련하여 임의의 방향으로 지향될 수 있다(도 8을 참조하여 이하에 기술됨). 더욱이, 더미 핀(14)은 활성 핀(12)보다 실질적으로 크거나 작을 수 있고, 다양한 형태일 수 있다(도 7 및 도 8을 참조하여 이하에 기술됨).
도 1에 도시된 바와 같이, FinFET 장치(1)는 활성 핀 피치(p) 및 간격(s)(도 3b도 또한 참조 가능함)을 포함한다. 활성 핀 피치(p)는 단일 활성 핀(12)의 폭(w2)(도 3b 참조), 및 단일 활성 핀(12)과 다음 활성 핀(12) 사이의 거리이다. 예를 들어, 폭(w2)이 10 nm이고 활성 핀들(12) 사이의 거리가 20 nm이면, 활성 핀 피치(p)는 30 nm이 될 것이다. 활성 FinFET(8)는 가장 가까운 더미 FinFET(10)로부터 간격(s) 만큼 분리된다. 간격(s)은 활성 핀 피치(p)에 관하여 정의될 수 있다. 예시적인 실시예에서, s는 대략 0.1p 에서 5p 사이에 있을 수 있다. 예를 들어, 상기 예로부터 30 nm의 활성 핀 피치를 이용하면, 간격(s)은 대략 3 nm에서 150 nm 사이에 있을 수 있다.
도 2a는 중간 처리 단계에서의 FinFET 장치(1)의 배경도를 나타낸다. 도 2b는 도 2a의 선 a-a에 따른 FinFET 장치의 횡단면도를 나타낸다. FinFET 장치(1)는 반도체 기판(4) 상에 반도체 층(6)을 포함한다. 반도체 기판(4)은 도핑 또는 비도핑된 벌크 실리콘, 또는 SOI(silicon-on-insulator) 기판의 활성층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 이용될 수 있는 다른 기판들은 다중 층화된 기판, 경사 기판, 또는 하이브리드 배향 기판을 포함한다.
반도체 기판(4)은 활성 장치(명확성을 위해 도 2a 또는 도 2b에 도시되지 않음)를 포함할 수 있다. 트랜지스터, 커패시터, 저항, 이들의 조합 등과 같은 다양한 장치들이 FinFET 장치(1)를 위한 설계의 기능적 요건 및 구조를 발생시키는데 이용될 수 있다는 것을 당업자라면 인식할 것이다. 장치는 임의의 적합한 방법을 이용하여 형성될 수 있다. 활성 FinFET(8)는 능동 장치 및 수동 장치에 전기적으로 결합될 수 있다. 더미 FinFET(10)는 능동 장치 및 수동 장치로부터 전기적으로 분리될 수 있다. 이것은 예시적인 실시예를 완전히 설명하기에 충분하므로, 오직 반도체 기판(4)의 부분만이 도면에 나타난다.
반도체 층(6)은 실리콘, 게르마늄, 실리콘 게르마늄 등과 같은 반도체 물질로 형성될 수 있다. 실시예에서, 반도체 층(6)은 실리콘이다. 그리고 나서, 반도체 층(6)은 주입 공정을 통해 도핑되어, 반도체 층(6) 내에 p형 불순물 또는 n형 불순물을 도입할 수 있다.
도 3a 및 도 3b에, 활성 핀(12) 및 더미 핀(14)으로 반도체 층(6)의 패턴화가 나타난다. 도 3a는 FinFET 장치(1)의 배경도이고, 도 3b는 도 3a의 라인 a-a를 따른 횡단면도이다. 핀 패턴화 공정은 반도체 층(6) 위에 포토레지스트 또는 실리콘 산화물과 같은 마스크 물질(도시되지 않음)을 증착함으로써 달성될 수 있다. 그 다음에, 마스크 물질이 패턴화되고, 반도체 층(6)은 패턴에 따라 에칭된다. 결과 구조는 반도체 층(6)에 형성된 복수의 활성 핀(12) 및 더미 핀(14)을 포함한다. 복수의 활성 핀(12) 및 더미 핀(14) 각각은 반도체 기판(4)의 탑 표면에 실질적으로 직교하는 측벽을 갖는다. 일부 실시예들에서, 반도체 층(6)은 특정 깊이로 에칭되고, 이것은 활성 핀(12) 및 더미 핀(14)은 높이(대략 10 nm 내지 대략 500 nm의 활성 핀(12) 높이(h2) 및 대략 10 nm 내지 대략 500 nm의 더미 핀(14) 높이(h1))로 형성되었음을 의미한다. 한 특정한 실시예에서, 활성 핀(12)은 대략 150 nm의 높이(h2)로 형성되고, 더미 핀(14)은 대략 150 nm의 높이(h1)로 형성된다. 활성 핀(12)은 대략 5 nm 내지 대략 50 nm의 폭(w2)을 가질 수 있고, 더미 핀(14)은 대략 5 nm 내지 대략 50 nm의 폭(w1)을 가질 수 있다. 도 3a에 도시된 바와 같이, 활성 핀(12)은 대략 0.01 um 내지 대략 10 um의 길이(L1)를 가질 수 있고, 더미 핀(14)은 대략 0.1 um 내지 대략 10 um의 길이(L1)를 가질 수 있다. 대안적인 실시예에서, 활성 핀(12) 및 더미 핀(14)은 반도체 기판(4)의 위에서 패턴화된 층에 형성된 트렌치 또는 개구부 내에서 반도체 기판(4)의 탑 표면으로부터 에피택셜 성장될 수 있다. 이 공정은 당업계에 공지되어 있기 때문에, 자세한 사항은 본 명세서에 반복되지 않는다.
활성 핀(12)은 형성될 활성 FinFET(8)을 위한 핀 구조의 역할을 하고, 더미 핀(14)은 더미 FinFET(10)를 위한 핀 구조의 역할을 한다. 활성 FinFET(8)는 FinFET 장치(1)에 필요한 많은 활성 핀(12) 만큼 단일 활성 핀(12)을 포함할 수 있다. 도 2a 내지 도 6b는 비제한적인 예시적인 실시예로서 3개의 활성 핀(12)을 갖는 활성 FinFET(8)의 형성을 나타낸다. 그리고, 도 1, 도 7 및 도 8은 6개의 활성 핀(12)을 갖는 활성 FinFET(8)를 나타낸다. 유사하게, 더미 FinFET(10)는 도 2a 내지 도 6b에 예시된 3개의 더미 핀(14)이 아닌, 거의 500개의 더미 핀(14)의 단일 더미 핀(14)을 포함할 수 있다.
이제 도 4a 및 도 4b를 참조하면, 유전층(16)이 FinFET 장치(1) 상에 블랭킷 증착된다. 유전층(16)은 실리콘 산화물, 실리콘 질화물, 저유전율(low-k) 유전체(예를 들어, 탄소 도핑된 산화물), 극 저유전율(extremely low-k) 유전체(예를 들어, 다공질 탄소 도핑된 실리콘 이산화물), 폴리이미드와 같은 폴리머, 이들의 조합 등과 같은 하나 이상의 적합한 유전체로 구성될 수 있다. 유전층(16)은 화학적 기상 증착(CVD), 또는 스핀온 글래스 공정과 같은 공정을 통해 증착될 수 있지만, 임의의 수용 가능한 공정이 이용될 수 있다.
도 4a 및 도 4b에 예시된 실시예에서, 활성 핀(12)은 이들 사이에 유전층(16)을 갖는다. 유전층(16)은 더욱 작은 장치에 대한 갭 필 능력(gap-fill capability)을 갖는 물질을 포함할 수 있지만, 스핀 온 글래스, 유동성 CVD 산화물 등과 같은 높은 수축률을 갖는 물질을 포함할 수도 있다. 유전층(16)이 높은 써멀 버짓(thermal budget)을 갖는 후속 공정에 의해 가열 및 냉각될 때, 이것은 활성 핀(12)에 횡변위(Lateral Displacement)와 같은 결함 또는 변형을 일으킬 수 있는 활성 핀(12)에 응력 불균형(stress imbalance)을 야기한다. 변형 및/또는 결함은 활성 FinFET(8)의 성능에 영향을 미칠 수 있다.
발명자는 응력 불균형 및 응력 불균형의 효과가 활성 FinFET(8)를 둘러싸는 더미 FinFET(10)의 포함에 의해 감소될 수 있다는 것을 발견하였다. 핀 피치(p)의 대략 0.1배 내지 핀 피치(p)의 대략 5배에 이르는, 활성 FinFET(8)로부터 가장 가까운 더미 FinFET(10)까지의 거리인, 간격(s)의 값은 활성 FinFET(8) 상에서 응력 불균형 및 그 효과의 감소를 위해 제공된다. 횡변위는 활성 FinFET(8)을 둘러싸고 앞서 기술된 범위 내의 거리 만큼 활성 FinFET(8)로부터 이격되어 있는 더미 FinFET(10)의 포함으로 15% 까지 감소될 수 있다는 것이 도시되었다. 게다가, 응력 불균형은, 핀의 수직 측벽이 실질적으로 기판의 탑 표면과 만나는 핀 베이스에 가까운 활성 FinFET(8)의 가장 바깥쪽 활성 핀(12) 상에 높은 폰 미제스 응력(von Mises stress)을 일으킨다. 가장 바깥쪽 활성 핀(12)의 바깥 에지 상의 폰 미제스 응력(더미 FinFET(10)의 방향으로)은 가까운 곳에 어떠한 더미 FinFET(10)도 없는 활성 FinFET(8)와 비교하여 더미 FinFET의 포함으로 59% 까지 감소될 수 있다. 또한, 가장 바깥쪽 활성 핀(12)의 안쪽 에지 상의 폰 미제스 응력(인접한 활성 핀(12)의 방향으로)은 가까운 곳에 어떠한 더미 FinFET(10)도 없는 활성 FinFET(8)와 비교하여 더미 FinFET의 포함으로 46% 까지 감소될 수 있다. 활성 핀(12) 상의 폰 미제스 응력의 이러한 감소는 후속 공정의 가열 및 냉각으로부터 유전층(16)의 수축에 의해 발생하는 응력 불균형의 결과로서 활성 핀(12)의 변형 및 결함을 감소시킬 수 있다.
도 5a 및 도 5b는 제조 공정의 단계를 나타내고, 여기서 유전층(16)은 활성 핀(12)의 탑 레벨 및 더미 핀(14)의 탑 레벨 밑으로 씨닝(thin)된다. 유전층(16)은 다양한 방식으로 씨닝 백(thin back)될 수 있다. 일 실시예에서, 이것은 다단계 공정으로, 화학적 기계적 연마(chemical mechanical polishing; CMP)를 포함하는 제1 단계를 갖고, 이 단계에서 유전층(16)이 연마재를 이용하여 반응하고 제거된다. 이 공정은 활성 핀(12)의 탑 및 더미 핀(14)의 탑이 노출될 때까지 계속될 수 있다. 활성 핀(12)의 탑 및 더미 핀(14)의 탑 밑으로 유전층(16)을 씨닝하는 다음 단계가 다양한 방식으로 수행될 수 있다. 한 방식은 적합한 시간 동안의 희석된 플루오르화 수소산(diluted hydrofluoric acid; DHF) 처리 또는 기상 플루오르화 수소산(vapor hydrofluoric acid; VHF) 처리에 의한 것일 수 있다. 다른 실시예에서, CMP 공정 단계가 생략될 수 있고 유전층(16)은 활성 핀(12) 및 더미 핀(14)의 제거 없이 선택적으로 씨닝 백될 수 있다. 이러한 선택적인 씨닝은 상기 기술된 DHF 처리 또는 VHF 처리에 의해 수행될 수 있다.
도 6a 및 도 6b는 활성 핀(12) 위에 게이트 구조(18)(또한 도 1을 참조할 수도 있음)의 형성을 나타낸다. 게이트 구조(18)는 게이트 유전층(도시되지 않음), 게이트 전극(도시되지 않음) 및 게이트 스페이서(도시되지 않음)을 포함할 수 있다. 게이트 유전층은 열 산화, CVD, 스퍼터링, 또는 게이트 유전층을 형성하는 당해 기술에 공지되고 이용되는 임의의 다른 방법들에 의해 형성될 수 있다. 다른 실시예들에서, 게이트 유전층은 예를 들어 3.9보다 큰 고 유전율(k 값)을 갖는 유전체를 포함한다. 물질은 실리콘 질화물, 산화질화물, 및 HfO2, HfZrOx, HfSiOx, HfTiOx, HfAlOx 등과 같은 금속 산화물, 또는 이들의 조합 및 이들의 다층을 포함할 수 있다.
게이트 전극층은 게이트 유전체 위에 형성될 수 있다. 게이트 전극층은 도전 물질을 포함하고, 다결정 실리콘(poly-Si), 다결정 실리콘 게르마늄(poly-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 게이트 전극층은 CVD, 스퍼터 증착, 또는 도전 물질을 증착하는 당해 기술에 공지되고 이용되는 다른 기술들에 의해 증착될 수 있다. 게이트 전극층의 탑 표면은 일반적으로 비평면 탑 표면을 갖고, 게이트 전극층의 패턴화 또는 게이트 에칭 전에 평탄화될 수 있다. 이 시점에서, 이온은 게이트 전극층 내에 도입될 수도 있고 도입되지 않을 수도 있다. 이온은 예를 들어 이온 주입 기술에 의해 도입될 수 있다. 게이트 전극층 및 게이트 유전층은 게이트 구조(18)를 형성하기 위해 패턴화될 수 있다. 게이트 패턴화 공정은 게이트 전극층 위에 포토레지스트 또는 실리콘 산화물과 같은 마스크 물질(도시되지 않음)을 증착함으로써 달성될 수 있다. 그 다음에, 마스크 물질이 패턴화되고, 게이트 전극층은 패턴에 따라 에칭된다. 일부 실시예들에서, 더미 FinFET들(10)은 더미 핀(14) 위에 형성된 더미 게이트 구조(도시되지 않음)를 가질 수 있다. 대안적으로, 다른 실시예에서, 더미 FinFET(10)는 더미 핀(14) 위에 형성된 더미 게이트 구조를 갖지 않을 수 있다.
게이트 구조(18)의 형성 이후에, 소스 영역(20) 및 드레인 영역(22)이 활성 핀(12) 상에 형성될 수 있다. 소스 영역(20) 및 드레인 영역(22)은 활성 핀(12)에 도펀트를 보완하기 위해 적절한 도펀트를 주입하기 위한 주입 공정을 수행함으로써 도핑될 수 있다. 다른 실시예에서, 소스 영역(20) 및 드레인 영역(22)은 활성 핀(12)에 리세스(도시되지 않음)를 형성하고 그 리세스에 물질을 애피택셜 성장시킴으로써 형성될 수 있다. 소스 영역(20) 및 드레인 영역(22)은 상기 기술된 바와 같은 주입 방법을 통해 도핑되거나, 그렇지 않으면 물질이 성장될 때 인 시츄 도핑(in-situ doping)에 의해 도핑될 수 있다. 실시예에서, 연속 금속층이 활성 핀(12)의 3개의 소스 영역(20)을 오버레이하여 활성 FinFET(8)의 소스 영역을 형성할 수 있다. 게다가, 연속 금속층이 활성 핀(22)의 3개의 드레인 영역(22)을 오버레이하여 활성 FinFET(8)의 드레인 영역을 형성할 수 있다.
게이트 스페이서가 게이트 구조(18)의 대향면에 형성될 수 있다. 게이트 스페이서(도시되지 않음)는 통상적으로 이전에 형성된 구조 상에 스페이서층(도시되지 않음)을 블랭킷 증착(blanket depositing)함으로써 형성된다. 스페이서층은 SiN, 산화질화물, SiC, SiON, 산화물 등을 포함할 수 있고, 이와 같은 층을 형성하기 위해서 이용되는 방법들(화학적 기상 증착(CVD), 플라스마 촉진 CVD, 스퍼터, 및 당업계에 공지된 다른 방법과 같은 방법들)에 의해 형성될 수 있다. 그리고 나서, 게이트 스페이서는 바람직하게, 구조의 수평 표면으로부터 스페이서층을 제거하기 위해 이방성 에칭함으로써 패턴화된다.
도 7은 FinFET 장치(1)의 다른 실시예를 나타내고, 여기서 더미 FinFET(10)는 다양한 크기이다. 도 1의 실시예와 유사하게, 활성 핀(12)은 직사각형이고, 활성 핀(12)에 수직인 게이트 구조(18)와 서로 실질적으로 평행하다. 또한, 도 1의 실시예와 유사하게, 더미 핀(14)은 활성 핀(12)에 실질적으로 평행하다. 그러나, 이 실시예에서, 더미 핀(14)의 일부는 활성 핀(12)보다 길거나, 넓거나, 협소하거나, 또는 짧다.
도 1의 실시예와 유사하게, FinFET 장치(1)는 활성 핀 피치(p) 및 간격(s)(도 1 및 도 3b도 또한 참조 가능함)을 포함한다. 활성 핀 피치(p)는 단일 활성 핀(12)의 폭(w2)(도 3b 참조), 및 단일 활성 핀(12)과 다음 활성 핀(12) 사이의 거리이다. 활성 FinFET(8)는 가장 가까운 더미 FinFET(10)로부터 간격(s) 만큼 분리된다. 간격(s)은 활성 핀 피치(p)에 관하여 정의될 수 있다. 예시적인 실시예에서, s는 대략 0.1 p 에서 5 p 사이에 있을 수 있다.
도 8은 FinFET 장치(1)의 또 다른 실시예를 나타내고, FinFET 장치(1)는 더미 FinFET(10) 및 더미 섹션(24)을 포함한다. 도 1 및 도 7의 실시예들과 유사하게, 활성 핀(12)은 직사각형이고, 활성 핀(12)에 수직인 게이트 구조(18)와 서로 실질적으로 평행하다. 또한, 도 7의 실시예와 유사하게, 더미 핀(14)의 일부는 활성 핀(12)보다 길거나, 넓거나, 협소하거나, 또는 짧다. 그러나, 이 실시예에서, 더미 핀(14)은 또한 상이한 방향으로 배향된다. 더미 핀(14)은 활성 핀(12)에 실질적으로 평행하게 배향되거나, 또는 더미 핀(14)은 활성 핀(12)에 실질적으로 수직으로 배향될 수 있다. 게다가, 이 실시예는 더미 FinFET(10)과 함께 더미 섹션(24)을 포함한다. 다른 실시예에서, 더미 핀(14)은 활성 핀(12)에 실직적으로 평행하지도 실질적으로 수직이지도 않은 방향으로 배향될 수 있고, 예를 들어, 더미 핀(14)은 활성 핀(12)에 대각선일 수 있다. 더미 섹션(24)은 더미 FinFET(10)와 유사한 공정에 의해 유사한 물질로 형성될 수 있다. 더미 섹션(24)이 도 8에서 정사각형 및 직사각형으로 나타났지만, 이들은 임의의 적합한 형태로 형성될 수 있다.
도 1 및 도 7의 실시예들과 유사하게, FinFET 장치(1)는 활성 핀 피치(p) 및 간격(s)(도 1 및 도 3b도 또한 참조 가능함)을 포함한다. 활성 핀 피치(p)는 단일 활성 핀(12)의 폭(w2)(도 3b 참조), 및 단일 활성 핀(12)과 다음 활성 핀(12) 사이의 거리이다. 활성 FinFET(8)는 가장 가까운 더미 FinFET(10)로부터 간격(s) 만큼 분리된다. 간격(s)은 활성 핀 피치(p)에 관하여 정의될 수 있다. 예시적인 실시예에서, s는 대략 0.1p 에서 5p 사이에 있을 수 있다.
실시예는 반도체 장치이고, 이 반도체 장치는 기판 위에 활성 FinFET(상기 활성 FinFET는 하나 이상의 활성 반도체 핀을 포함하고, 4개의 면을 구비함); 상기 기판 위에 제1 더미 FinFET(상기 제1 더미 FinFET는 하나 이상의 더미 반도체 핀을 포함하고, 상기 활성 FinFET의 제1 면에 측면 인접함); 상기 기판 위에 제2 더미 FinFET(상기 제2 더미 FinFET는 하나 이상의 더미 반도체 핀을 포함하고, 상기 활성 FinFET의 제2 면에 측면 인접함)를 포함한다. 상기 반도체 장치는 상기 기판 위에 제3 더미 FinFET(상기 제3 더미 FinFET는 하나 이상의 더미 반도체 핀을 포함하고, 상기 활성 FinFET의 제3 면에 측면 인접함); 및 상기 기판 위에 제4 더미 FinFET(상기 제4 더미 FinFET는 하나 이상의 더미 반도체 핀을 포함하고, 상기 활성 FinFET의 제4 면에 측면 인접함)를 더 포함한다.
다른 실시예는 FinFET 장치이고, 상기 FinFET 장치는 기판 위에 제1 FinFET(상기 제1 FinFET는 제1 복수의 반도체 핀을 포함하고, 능동 장치에 전기적으로 결합됨); 및 상기 기판 위에 제2 FinFET(상기 제2 FinFET는 제2 복수의 반도체 핀을 포함하고, 상기 제2 복수의 반도체 핀은 상기 제1 복수의 반도체 핀에 수직이고, 상기 제2 FinFET는 모든 능동 장치로부터 전기적으로 분리됨)를 포함한다.
또 다른 실시예는 FinFET 장치를 형성하는 방법이고, 이 방법은 기판 위에 복수의 활성 반도체 핀을 형성하는 단계; 및 상기 복수의 활성 반도체 핀을 형성하는 단계와 동시에, 상기 기판 위에 복수의 더미 반도체 핀을 형성하는 단계를 포함하고, 상기 복수의 더미 반도체 핀을 형성하는 단계는, 제1 세트의 더미 반도체 핀(상기 제1 세트의 더미 반도체 핀은 상기 복수의 활성 반도체 핀의 제1 면에 측면 인접함)을 형성하는 단계; 제2 세트의 더미 반도체 핀(상기 제2 세트의 더미 반도체 핀은 상기 복수의 활성 반도체 핀의 제2 면에 측면 인접함)을 형성하는 단계; 제3 세트의 더미 반도체 핀(상기 제3 세트의 더미 반도체 핀은 상기 복수의 활성 반도체 핀의 제3 면에 측면 인접함)을 형성하는 단계; 및 제4 세트의 더미 반도체 핀(상기 제4 세트의 더미 반도체 핀은 상기 복수의 활성 반도체 핀의 제4 면에 측면 인접함)을 형성하는 단계를 포함한다.
본 실시예들 및 이들의 장점들을 자세하게 설명하였지만, 본 개시에 대한 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 개시의 범위 및 사상으로부터 일탈하지 않고서 행해질 수 있다는 것을 이해해야 한다. 더욱이, 본 출원의 범위는 상세한 설명에서 설명된 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계의 특정한 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 본 개시에 따라 이용될 수 있는 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계를 본 개시로부터 손쉽게 알 수 있을 것이다. 따라서, 첨부된 청구항들은 이와 같은 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계를 청구항의 범위 내에 포함하는 것으로 한다.
4: 반도체 기판 6: 반도체 층
8: 활성 FinFET 10: 더미 FinFET
12: 활성 핀 14: 더미 핀
16: 유전층 18: 게이트 구조
20: 소스 영역 22: 드레인 영역

Claims (10)

  1. 반도체 장치에 있어서,
    기판 위에 활성 FinFET - 상기 활성 FinFET는 하나 이상의 활성 반도체 핀을 포함하고, 4개의 면을 구비하되 이 4개의 면에 의해 둘러싸여 있음 - ;
    상기 기판 위에 제1 더미 FinFET - 상기 제1 더미 FinFET는 하나 이상의 더미 반도체 핀을 포함하고, 상기 활성 FinFET의 제1 면에 측면 인접함 - ;
    상기 기판 위에 제2 더미 FinFET - 상기 제2 더미 FinFET는 하나 이상의 더미 반도체 핀을 포함하고, 상기 활성 FinFET의 제2 면에 측면 인접함 - ;
    상기 기판 위에 제3 더미 FinFET - 상기 제3 더미 FinFET는 하나 이상의 더미 반도체 핀을 포함하고, 상기 활성 FinFET의 제3 면에 측면 인접함 - ; 및
    상기 기판 위에 제4 더미 FinFET - 상기 제4 더미 FinFET는 하나 이상의 더미 반도체 핀을 포함하고, 상기 활성 FinFET의 제4 면에 측면 인접함 - ;
    를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 활성 반도체 핀은 상기 더미 반도체 핀에 평행하거나 수직인 것인, 반도체 장치.
  3. 제1항에 있어서,
    제1 폭을 구비한 제1 활성 반도체 핀;
    상기 제1 활성 반도체 핀으로부터 제1 간격만큼 측면으로 이격된 제2 활성 반도체 핀; 및
    상기 제1 폭 및 상기 제1 간격을 포함하는 제2 간격
    을 더 포함하고, 상기 활성 FinFET는 상기 제1 더미 FinFET, 상기 제2 더미 FinFET, 상기 제3 더미 FinFET, 및 상기 제4 더미 FinFET로부터 제3 간격 - 상기 제3 간격은 상기 제2 간격의 1/10 내지 제2 간격의 5배의 사이에 있음 - 만큼 측면으로 이격되는 것인, 반도체 장치.
  4. 제1항에 있어서, 상기 활성 FinFET는 상기 활성 반도체 핀 위에 게이트 구조를 더 포함하는 것인, 반도체 장치.
  5. FinFET 장치에 있어서,
    기판 위에 제1 FinFET - 상기 제1 FinFET는, 제1 복수의 반도체 핀을 포함하고, 능동 장치에 전기적으로 결합되며, 4개의 면을 구비하되 이 4개의 면에 의해 둘러싸여 있음 - ;
    상기 기판 위에 제2 FinFET - 상기 제2 FinFET는, 제2 복수의 반도체 핀을 포함하고, 모든 능동 장치로부터 전기적으로 분리되어 있으며, 상기 제1 FinFET의 제1 면에 측면 인접해 있음 -;
    상기 기판 위에 제3 FinFET - 상기 제3 FinFET는, 제3 복수의 반도체 핀을 포함하고, 모든 능동 장치로부터 전기적으로 분리되어 있으며, 상기 제1 FinFET의 제2 면에 측면 인접해 있음 -;
    상기 기판 위에 제4 FinFET - 상기 제4 FinFET는, 제4 복수의 반도체 핀을 포함하고, 모든 능동 장치로부터 전기적으로 분리되어 있으며, 상기 제1 FinFET의 제3 면에 측면 인접해 있음 -;
    상기 기판 위에 제5 FinFET - 상기 제5 FinFET는, 제5 복수의 반도체 핀을 포함하고, 모든 능동 장치로부터 전기적으로 분리되어 있으며, 상기 제1 FinFET의 제4 면에 측면 인접해 있음 - 을 포함하는, FinFET 장치.
  6. 제5항에 있어서, 상기 제1 FinFET는,
    제1 측벽을 구비한 제1 반도체 핀;
    제2 측벽을 구비한 제2 반도체 핀 - 상기 제2 반도체 핀은 상기 제1 반도체 핀에 측면 인접하고 평행하며, 상기 제2 측벽은 상기 제1 측벽의 측벽에 각각 대응함 -; 및
    상기 제1 측벽에서부터 상기 제2 측벽으로 측정되는 제1 간격을 더 포함하고,
    상기 제1 FinFET는 상기 제2 FinFET로부터 제2 간격 - 상기 제2 간격은 상기 제1 간격의 1/10 내지 제1 간격의 5배의 사이에 있음 - 만큼 측면으로 이격되는 것인, FinFET 장치.
  7. 제6항에 있어서,
    상기 제3 FinFET는 상기 제1 FinFET로부터 상기 제2 간격만큼 측면으로 이격되어 있는 것인, FinFET 장치.
  8. 삭제
  9. 제5항에 있어서,
    상기 제1 FinFET는 상기 제1 복수의 반도체 핀 위에 제1 게이트 구조를 더 포함하고, 상기 제2 FinFET는 상기 제2 복수의 반도체 핀 위에 제2 게이트 구조를 더 포함하는 것인, FinFET 장치.
  10. FinFET 장치를 형성하는 방법에 있어서,
    기판 위에 복수의 활성 반도체 핀을 포함하는 활성 FinFET을 형성하는 단계 - 상기 활성 FinFET은 4개의 면을 구비하고 이 4개의 면에 의해 둘러싸여 있음 -; 및
    상기 활성 FenFET을 형성하는 단계와 동시에, 상기 기판 위에 복수의 더미 반도체 핀을 형성하는 단계를 포함하고, 상기 복수의 더미 반도체 핀을 형성하는 단계는,
    제1 세트의 더미 반도체 핀 - 상기 제1 세트의 더미 반도체 핀은 상기 복수의 활성 반도체 핀의 제1 면에 측면 인접함 - 을 형성하는 단계;
    제2 세트의 더미 반도체 핀 - 상기 제2 세트의 더미 반도체 핀은 상기 복수의 활성 반도체 핀의 제2 면에 측면 인접함 - 을 형성하는 단계;
    제3 세트의 더미 반도체 핀 - 상기 제3 세트의 더미 반도체 핀은 상기 복수의 활성 반도체 핀의 제3 면에 측면 인접함 - 을 형성하는 단계; 및
    제4 세트의 더미 반도체 핀 - 상기 제4 세트의 더미 반도체 핀은 상기 복수의 활성 반도체 핀의 제4 면에 측면 인접함 - 을 형성하는 단계
    를 포함하는 것인, FinFET 장치를 형성하는 방법.
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