KR102631912B1 - 반도체 장치의 레이아웃 설계 방법 및 반도체 장치 - Google Patents

반도체 장치의 레이아웃 설계 방법 및 반도체 장치 Download PDF

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Abstract

반도체 장치는, 기판 상에 제1 방향으로 각각 연장되며, 상기 제1 방향과 교차하는 제2 방향을 따라 배치된 액티브 핀들, 상기 액티브 핀들 상에 각각 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 배치된 게이트 구조물들, 상기 액티브 핀들 상에 각각 형성된 제1 콘택 플러그들, 상기 제1 콘택 플러그들 상에 각각 형성된 제1 비아들, 및 상기 제1 비아들 상에 각각 형성된 도전 라인들을 포함할 수 있으며, 상부에 상기 게이트 구조물들 중 제1 게이트 구조물이 형성된 상기 액티브 핀들 중 제1 액티브 핀으로부터 상기 제1 게이트 구조물의 일단까지의 거리가 기준 거리를 초과하고, 상부에 상기 제1 게이트 구조물이 형성된 상기 액티브 핀들 중 제2 액티브 핀으로부터 상기 제1 게이트 구조물의 상기 일단까지의 거리는 상기 기준 거리 이하이며, 상기 제1 게이트 구조물 양측의 상기 제2 액티브 핀 부분 상에는 상기 제1 콘택 플러그가 형성되지 않을 수 있다.

Description

반도체 장치의 레이아웃 설계 방법 및 반도체 장치{METHODS OF DESIGNING A LAYOUT OF A SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치의 레이아웃 설계 방법, 및 반도체 장치에 관한 것이다. 보다 상세하게 본 발명은 핀펫을 포함하는 반도체 장치의 레이아웃 설계 방법, 및 핀펫을 포함하는 반도체 장치에 관한 것이다.
핀펫(finFET)에서 필드 영역에 형성되는 게이트 구조물 부분은 액티브 핀 상에 형성되는 게이트 구조물 부분보다 큰 두께로 형성되며, 이에 따라 상기 필드 영역 상에 형성되는 게이트 구조물의 길이가 긴 경우, 상기 게이트 구조물이 쓰러지기 쉽다.
본 발명의 일 과제는 우수한 특성을 갖는 핀펫을 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 다른 과제는 우수한 특성을 갖는 핀펫을 포함하는 반도체 장치의 레이아웃 설계 방법을 제공하는 것이다.
본 발명의 일 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 제1 방향으로 각각 연장되며, 상기 제1 방향과 교차하는 제2 방향을 따라 배치된 액티브 핀들, 상기 액티브 핀들 상에 각각 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 배치된 게이트 구조물들, 상기 액티브 핀들 상에 각각 형성된 제1 콘택 플러그들, 상기 제1 콘택 플러그들 상에 각각 형성된 제1 비아들, 및 상기 제1 비아들 상에 각각 형성된 도전 라인들을 포함할 수 있으며, 상부에 상기 게이트 구조물들 중 제1 게이트 구조물이 형성된 상기 액티브 핀들 중 제1 액티브 핀으로부터 상기 제1 게이트 구조물의 일단까지의 거리가 기준 거리를 초과하고, 상부에 상기 제1 게이트 구조물이 형성된 상기 액티브 핀들 중 제2 액티브 핀으로부터 상기 제1 게이트 구조물의 상기 일단까지의 거리는 상기 기준 거리 이하이며, 상기 제1 게이트 구조물 양측의 상기 제2 액티브 핀 부분 상에는 상기 제1 콘택 플러그가 형성되지 않을 수 있다.
본 발명의 일 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 제1 방향으로 각각 연장되며, 상기 제1 방향과 교차하는 제2 방향을 따라 배치된 액티브 핀들, 상기 액티브 핀들 상에 각각 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 배치된 게이트 구조물들, 상기 액티브 핀들 상에 각각 형성된 제1 콘택 플러그들, 상기 제1 콘택 플러그들 상에 각각 형성된 제1 비아들, 및 상기 제1 비아들 상에 각각 형성된 도전 라인들을 포함할 수 있으며, 상부에 상기 게이트 구조물들 중 제1 게이트 구조물이 각각 형성된 상기 액티브 핀들 중 제1 액티브 핀들 사이의 거리가 기준 거리를 초과하고, 상부에 상기 제1 게이트 구조물이 형성되고 상기 제1 액티브 핀들 사이에 형성된 상기 액티브 핀들 중 제2 액티브 핀으로부터 상기 제1 액티브 핀 사이의 거리는 상기 기준 거리 이하이며, 상기 제1 게이트 구조물 양측의 상기 제2 액티브 핀 부분 상에는 상기 제1 콘택 플러그가 형성되지 않을 수 있다.
본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 레이아웃 설계 방법에서, 액티브 핀들, 및 상기 액티브 핀들과 교차하는 게이트 라인들을 포함하는 셀의 레이아웃을 설계하고, 상기 게이트 라인들 중에서 제1 게이트 라인의 일단이 상기 액티브 핀들 중에서 상기 제1 게이트 라인과 교차하는 제1 액티브 핀으로부터 이격된 거리가 기준 거리를 초과하면, 상기 액티브 핀들 중에서 상기 제1 게이트 라인과 교차하지 않는 제2 액티브 핀을 연장하여 상기 제1 게이트 라인과 교차하도록 상기 셀의 레이아웃을 변경할 수 있다.
본 발명의 다른 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치의 레이아웃 설계 방법에서, 액티브 핀들, 및 상기 액티브 핀들과 교차하는 게이트 라인들을 포함하는 셀의 레이아웃을 설계하고, 상기 게이트 라인들 중 제1 게이트 라인과 각각 교차하는 상기 액티브 핀들 중 제1 액티브 핀들 사이의 거리가 기준 거리를 초과하면, 상기 액티브 핀들 중에서 상기 제1 게이트 라인과 교차하지 않는 제2 액티브 핀을 연장하여 상기 제1 게이트 라인과 교차하도록 상기 셀의 레이아웃을 변경할 수 있다.
본 발명의 다른 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치의 레이아웃 설계 방법에서, 액티브 핀들, 상기 액티브 핀들과 교차하는 게이트 라인들, 및 도전 라인들을 각각 포함하는 셀들의 레이아웃을 설계하고, 상기 각 셀들에 포함된 상기 액티브 핀들, 상기 게이트 라인들, 및 상기 도전 라인들의 적어도 일부가 서로 연결되도록 상기 셀들의 레이아웃을 배치하고, 상기 게이트 라인들 중에서 제1 게이트 라인의 일단이 상기 액티브 핀들 중에서 상기 제1 게이트 라인과 교차하는 제1 액티브 핀으로부터 이격된 거리가 기준 거리를 초과하면, 상기 액티브 핀들 중에서 상기 제1 게이트 라인과 교차하지 않는 제2 액티브 핀을 연장하여 상기 제1 게이트 라인과 교차하도록 상기 셀들의 레이아웃을 1차 변경할 수 있다.
본 발명의 다른 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치의 레이아웃 설계 방법에서, 액티브 핀들, 상기 액티브 핀들과 교차하는 게이트 라인들, 및 도전 라인들을 각각 포함하는 셀들의 레이아웃을 설계하고, 상기 각 셀들에 포함된 상기 액티브 핀들, 상기 게이트 라인들, 및 상기 도전 라인들의 적어도 일부가 서로 연결되도록 상기 셀들의 레이아웃을 배치하고, 상기 게이트 라인들 중 제1 게이트 라인과 각각 교차하는 상기 액티브 핀들 중 제1 액티브 핀들 사이의 거리가 기준 거리를 초과하면, 상기 액티브 핀들 중에서 상기 제1 게이트 라인과 교차하지 않는 제2 액티브 핀을 연장하여 상기 제1 게이트 라인과 교차하도록 상기 셀의 레이아웃을 1차 변경할 수 있다.
예시적인 실시예들에 따른 반도체 장치 설계 방법 및 제조 방법에 따르면, 액티브 핀에 접촉하지 않는 더미 게이트 구조물 부분의 길이가 기준 길이를 초과하는 경우, 상기 액티브 핀으로부터 연장되는 더미 액티브 핀을 추가적으로 형성하여 상기 길이를 감소시킴으로써, 상기 더미 게이트 구조물이 쓰러지지 않도록 할 수 있다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 장치의 레이아웃 설계 방법을 설명하기 위한 평면도들이다.
도 3 및 도 4는 예시적인 실시예들에 따른 반도체 장치의 레이아웃 설계 방법을 설명하기 위한 평면도들이다.
도 5 및 도 6은 예시적인 실시예들에 따른 반도체 장치의 레이아웃 설계 방법을 설명하기 위한 평면도들이다.
도 7 내지 도 35는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 장치의 레이아웃 설계 방법을 설명하기 위한 평면도들이다.
도 1을 참조하면, 상기 반도체 장치의 각 제1 내지 제3 셀들(I, II, III)에 형성되는 소자들의 레이아웃을 포함하는 막들을 설계한 후, 상기 막들이 서로 평면적으로 접촉하도록 이들을 배열하여 제1 마스크(70)를 형성할 수 있다.
설명의 편의를 위해서 도면 상에서는, 상기 각 셀들에 형성되는 소자들의 레이아웃이 하나의 막에 의해 설계되는 것으로 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 상기 소자들이 실제로 형성되는 층에 따라서, 서로 수직적으로 오버랩되는 복수 개의 막들을 사용하여 상기 소자들의 레이아웃을 설계할 수 있다.
또한, 도면 상에 도시된 각 셀들에 포함된 소자들, 및 상기 셀들의 개수 및 배열은 예시적인 것이며, 본 발명의 개념은 이에 한정되지 않는다. 즉, 다양한 소자들을 포함하는 셀들이 다양한 개수로 다양하게 배열되도록 상기 반도체 장치의 레이아웃이 설계될 수 있다.
예시적인 실시예들에 있어서, 제1 마스크(70)는 제1 내지 제3 액티브 핀들(2, 4, 6), 제1 내지 제3 게이트 라인들(12, 14, 16), 제2 및 제3 콘택 플러그들(24, 26), 제4 내지 제6 콘택 플러그들(32, 34, 36), 제2 및 제3 비아들(44, 46), 제4 내지 제6 비아들(52, 54, 56), 및 제1 내지 제3 도전 라인들(62, 64, 66)을 포함할 수 있다.
이때, 제1 액티브 핀(2), 제1 게이트 라인(12), 제4 콘택 플러그(32), 제4 비아(52), 및 제1 도전 라인(62)은 제1 셀(I) 내에 배치될 수 있고, 제2 액티브 핀(4), 제2 게이트 라인(14), 제2 콘택 플러그(24), 제5 콘택 플러그(34), 제2 비아(44), 제5 비아(54), 및 제2 도전 라인(64)은 제2 셀(II) 내에 배치될 수 있으며, 제3 액티브 핀(6), 제3 게이트 라인(16), 제3 콘택 플러그(26), 제6 콘택 플러그(36), 제3 비아(46), 제6 비아(56), 및 제3 도전 라인(66)은 제3 셀(III) 내에 배치될 수 있다.
각 제1 내지 제3 액티브 핀들(2, 4, 6)은 제1 방향으로 연장될 수 있으며, 상기 제1 방향과 교차하는 제2 방향을 따라 복수 개로 배치될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 실질적으로 직교할 수 있다. 제1 및 제3 액티브 핀들(2, 6)은 제1 및 제3 셀들(I, III)이 서로 만나는 지점에서 서로 연결될 수 있으며, 제2 및 제3 액티브 핀들(4, 6)은 제2 및 제3 셀들(II, III)이 서로 만나는 지점에서 서로 연결될 수 있다.
각 제1 내지 제3 게이트 라인들(12, 14, 16)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 배치될 수 있다. 제1 및 제2 게이트 라인들(12, 14)은 제1 및 제2 셀들(I, II)이 서로 만나는 지점에서 서로 연결될 수 있다.
각 제2 및 제3 콘택 플러그들(24, 26)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 배치될 수 있다. 예시적인 실시예들에 있어서, 제2 콘택 플러그(24)는 제2 게이트 라인들(14) 사이에 배치될 수 있으며, 제3 콘택 플러그(26)은 제3 게이트 라인들(16) 사이에 배치될 수 있다.
제4 내지 제6 콘택 플러그들(32, 34, 36)은 제1 내지 제3 게이트 라인들(12, 14, 16)에 각각 오버랩되도록 배치될 수 있다.
제2 및 제3 비아들(44, 46)은 제2 및 제3 콘택 플러그들(24, 26)에 각각 오버랩되도록 배치될 수 있다.
제4 내지 제6 비아들(52, 54, 56)은 제4 내지 제6 콘택 플러그들(32, 34, 36)에 각각 오버랩되도록 배치될 수 있다.
각 제1 내지 제3 도전 라인들(62, 64, 66)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 배치될 수 있다. 제1 및 제3 도전 라인들(62, 66)은 제1 및 제3 셀들(I, III)이 서로 만나는 지점에서 서로 연결될 수 있으며, 제2 및 제3 도전 라인들(64, 66)은 제2 및 제3 셀들(II, III)이 서로 만나는 지점에서 서로 연결될 수 있다.
일 실시예에 있어서, 제1 도전 라인(62)은 제1 액티브 핀들(2) 사이에 배치될 수 있고, 제2 도전 라인(64)은 제2 액티브 핀들(4) 사이에 배치될 수 있으며, 제3 도전 라인(66)은 제3 액티브 핀들(6) 사이에 배치될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
각 제2 내지 제6 비아들(44, 46, 52, 54, 56)은 제1 내지 제3 도전 라인들(62, 64, 66) 중 하나에 오버랩될 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 라인들(12) 중에서 제1 액티브 핀(2)과 오버랩되지 않는 것의 일단으로부터, 상기 제1 게이트 라인(12)에 연결되는 제2 게이트 라인(14)과 오버랩되는 제2 액티브 핀들(4) 중 가장 가까운 것까지의 제1 거리(D1)는 기준 거리를 초과할 수 있다.
한편, 어떠한 콘택 플러그나 비아도 상기 제1 게이트 라인(12)의 일단과 상기 제2 액티브 핀(4) 사이의 상기 제1 게이트 라인(12) 부분에는 오버랩되지 않을 수 있다.
도 2를 참조하면, 제4 액티브 핀(8)의 레이아웃을 더 포함하는 제2 마스크(80)를 설계할 수 있다.
예시적인 실시예들에 있어서, 제4 액티브 핀(8)은 제1 액티브 핀(2) 혹은 제2 액티브 핀(4)으로부터 상기 제1 방향으로 연장되어 상기 제1 게이트 라인(12)과 오버랩되도록 배치될 수 있다. 도면 상에서는 2개의 제4 액티브 핀들(8)이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 하나 혹은 3개 이상의 복수 개로 배치될 수도 있다.
예시적인 실시예들에 있어서, 제1 및 제2 액티브 핀들(2, 4)로부터 각각 상기 제1 방향으로 연장된 제4 액티브 핀들(8) 사이의 제2 거리(D2)는 상기 기준 거리 이하일 수 있다. 만약 1개의 제4 액티브 핀(8)만 배치되는 경우에는, 제2 액티브 핀(4)과 제4 액티브 핀(8) 사이의 거리가 상기 기준 거리 이하일 수 있다.
전술한 바와 같이, 액티브 핀들(2, 4, 6), 액티브 핀들(2, 4, 6)과 교차하는 게이트 라인들(12, 14, 16), 및 도전 라인들(62, 64, 66)을 각각 포함하는 셀들(I, II, III)의 레이아웃을 설계하고, 각 셀들(I, II, III)에 포함된 액티브 핀들(2, 4, 6), 게이트 라인들(12, 14, 16), 및 도전 라인들(62, 64, 66)의 적어도 일부가 서로 연결되도록 셀들(I, II, III)의 레이아웃을 배치할 수 있다.
게이트 라인들(12, 14, 16) 중에서 제1 게이트 라인(12)의 일단이 액티브 핀들(2, 4, 6) 중에서 제1 게이트 라인(12)에 연결된 제2 게이트 라인(14)과 교차하는 제2 액티브 핀(4)으로부터 이격된 제1 거리(D1), 즉 제2 액티브 핀(4)으로부터 제1 및 제2 게이트 라인들(12, 14)이 액티브 핀에 오버랩되지 않으면서 연장된 길이가 상기 기준 거리를 초과하면, 액티브 핀들(2, 4, 6) 중에서 제1 게이트 라인(12)과 교차하지 않는 제1 액티브 핀(2) 및/또는 제2 액티브 핀(4)을 연장하여 제4 액티브 핀(8)을 배치함으로써, 제4 액티브 핀(8)이 제1 게이트 라인(12)과 교차하도록 셀들(I, II, III)의 레이아웃을 1차 변경할 수 있다. 상기 1차 변경에 의하여, 제2 및 제4 액티브 핀들(4, 8) 사이의 제2 거리(D2), 즉 제2 및 제4 액티브 핀들(4, 8) 사이에서 제1 및 제2 게이트 라인들(12, 14)이 연장된 길이가 상기 기준 거리 이하가 될 수 있다.
즉, 상기 1차 변경 이전의 레이아웃에 따라 기판 상에 셀들을 실제로 형성하는 경우에, 제2 액티브 핀(4)으로부터 제1 및 제2 게이트 라인들(12, 14)이 액티브 핀에 오버랩되지 않으면서 연장된 길이가 길어서 쉽게 쓰러질 수 있다. 하지만, 상기 1차 변경된 레이아웃에 따라 기판 상에 셀들을 실제로 형성하면, 제1 액티브 핀(2)으로부터 연장되어 형성되는 제4 액티브 핀(8)에 의해서, 액티브 핀에 오버랩되지 않으면서 제1 및 제2 게이트 라인들(12, 14)이 연장된 길이가 줄어들어 쉽게 쓰러지지 않을 수 있다.
한편, 각 셀들(I, II, III)의 레이아웃에는 제2 및 제3 콘택 플러그들(24, 26), 제4 내지 제6 콘택 플러그들(32, 34, 36), 제2 및 제3 비아들(44, 46), 및 제4 내지 제6 비아들(52, 54, 56)도 포함될 수 있으며, 다만 제2 액티브 핀(4)과 제1 게이트 라인(12)의 상기 일단 사이의 제1 및 제2 게이트 라인들(12, 14)의 연장 부분들에는 어떠한 콘택 플러그나 비아가 오버랩되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치 레이아웃의 1차 변경 이후에, 각종 디자인 룰들을 체크하여 상기 레이아웃을 2차 변경할 수도 있다. 하지만, 상기 2차 변경 시, 어떠한 콘택 플러그나 비아도 제1 액티브 핀(2)으로부터 연장된 제4 액티브 핀(8), 혹은 제2 액티브 핀(4)과 제1 게이트 라인(12)의 상기 일단 사이의 제1 및 제2 게이트 라인들(12, 14)의 연장 부분들에는 오버랩되지 않을 수 있다.
즉, 제4 액티브 핀(8)은 제1 및 제2 게이트 라인들(12, 14)이 쓰러지지 않도록 형성되는 것으로서 실제 전기적 신호가 인가되어서는 안 되며, 또한 제4 액티브 핀(8)에 오버랩되는 제1 및 제2 게이트 라인들(12, 14) 부분에도 역시 전기적 신호가 인가되어서는 안 된다. 이에 따라, 이들 부분에는 콘택 플러그나 비아가 형성되지 않도록 해야 하므로, 상기 2차 변경 시에는 상기 사항이 반도체 장치 레이아웃의 디자인을 제약하는 하나의 디자인 룰이 될 수 있다.
도 3 및 도 4는 예시적인 실시예들에 따른 반도체 장치의 레이아웃 설계 방법을 설명하기 위한 평면도들이다. 상기 평면도들은 도 1 및 도 2에 각각 도시된 평면도들과 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 3을 참조하면, 도 1을 참조로 설명한 것과 유사하게, 상기 반도체 장치의 각 제1 내지 제3 셀들(I, II, III)에 형성되는 소자들의 레이아웃을 포함하는 막들을 설계한 후, 상기 막들이 서로 평면적으로 접촉하도록 이들을 배열하여 제1 마스크(70)를 형성할 수 있다.
다만, 제1 셀(I) 내의 하나의 제1 액티브 핀(2)이 상기 제1 방향으로 연장되어 제1 게이트 라인들(12)에 오버랩될 수 있다. 이때, 제1 액티브 핀(2)과, 제2 셀(II) 내의 제2 액티브 핀들(4) 중 이에 가장 인접한 것 사이의 제3 거리(D3)는 기준 거리를 초과할 수 있다.
한편, 제1 게이트 라인(12) 양측의 제1 액티브 핀(2) 부분들에는 각각 제1 콘택 플러그(22) 및 제1 비아(42)가 오버랩되도록 배치될 수 있다.
도 4를 참조하면, 도 2를 참조로 설명한 것과 유사하게, 제4 액티브 핀(8)의 레이아웃을 더 포함하는 제2 마스크(80)를 설계할 수 있다.
예시적인 실시예들에 있어서, 제4 액티브 핀(8)은 제1 액티브 핀(2)으로부터 상기 제1 방향으로 연장되어 상기 제1 게이트 라인(12)과 오버랩되도록 배치될 수 있다. 도면 상에서는 1개의 제4 액티브 핀(8)이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
예시적인 실시예들에 있어서, 제1 및 제4 액티브 핀들(2, 8) 사이의 제4 거리(D4) 및 제2 및 제4 액티브 핀들(4, 8) 사이의 제5 거리(D5)는 상기 기준 거리 이하일 수 있다.
이와 같이, 상기 반도체 장치의 레이아웃을 1차 변경하여, 액티브 핀에 오버랩되지 않으면서 제1 및 제2 게이트 라인들(12, 14)이 연장된 길이가 상기 기준 거리 이하가 되도록 할 수 있으며, 실제로 제1 및 제2 게이트 라인들(12, 14)을 기판 상에 형성하더라도 쉽게 쓰러지지 않을 수 있다.
한편, 도 1 및 도 2를 참조한 것과 유사하게, 각 셀들(I, II, III)의 레이아웃에는 제1 내지 제3 콘택 플러그들(22, 24, 26), 제4 내지 제6 콘택 플러그들(32, 34, 36), 제1 내지 제3 비아들(42, 44, 46), 및 제4 내지 제6 비아들(52, 54, 56)도 포함될 수 있으나, 제1 및 제2 액티브 핀들(2, 4) 사이의 제1 및 제2 게이트 라인들(12, 14)의 연장 부분들에는 어떠한 콘택 플러그나 비아가 오버랩되지 않을 수 있다.
또한, 상기 반도체 장치 레이아웃의 1차 변경 이후에, 각종 디자인 룰들을 체크하여 상기 레이아웃을 2차 변경할 수 있으나, 어떠한 콘택 플러그나 비아도 제4 액티브 핀(8), 혹은 제1 및 제2 액티브 핀들(2, 4) 사이의 제1 및 제2 게이트 라인들(12, 14)의 연장 부분들에는 오버랩되지 않을 수 있다.
도 5 및 도 6은 예시적인 실시예들에 따른 반도체 장치의 레이아웃 설계 방법을 설명하기 위한 평면도들이다.
도 5를 참조하면, 상기 반도체 장치의 하나의 셀에 형성되는 소자들의 레이아웃을 포함하는 제3 마스크(75)를 형성할 수 있다.
제3 마스크(75)는 제5 액티브 핀(3), 제4 게이트 라인(13), 제7 콘택 플러그(23), 제8 콘택 플러그(33), 제7 비아(43), 제8 비아(53), 및 제4 도전 라인(63)을 포함할 수 있다.
제5 액티브 핀(3)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 배치될 수 있다. 제4 게이트 라인(13)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 배치될 수 있다. 제7 콘택 플러그(23)은 상기 제2 방향으로 연장될 수 있으며, 제4 게이트 라인들(13) 사이에 배치될 수 있다. 제8 콘택 플러그(33)은 제4 게이트 라인(13)에 오버랩되도록 배치될 수 있다. 제7 비아(43)는 제7 콘택 플러그(23)에 오버랩되도록 배치될 수 있으며, 제8 비아(53)는 제8 콘택 플러그(33)에 오버랩되도록 배치될 수 있다. 제4 도전 라인(63)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 배치될 수 있다. 제7 및 제8 비아들(43, 53)은 제4 도전 라인들(63) 중 하나에 오버랩될 수 있다.
예시적인 실시예들에 있어서, 제4 게이트 라인들(13) 중에서 제5 액티브 핀(3)과 오버랩되지 않는 것의 일단으로부터, 상기 제4 게이트 라인(13)과 오버랩되는 제5 액티브 핀들(3) 중 가장 가까운 것까지의 제6 거리(D6)는 기준 거리를 초과할 수 있다.
한편, 어떠한 콘택 플러그나 비아도 상기 제4 게이트 라인(13)의 상기 일단과 상기 제5 액티브 핀(3) 사이의 상기 제4 게이트 라인(13) 부분에는 오버랩되지 않을 수 있다.
도 6을 참조하면, 도 2를 참조로 설명한 것과 유사하게, 제6 액티브 핀(9)의 레이아웃을 더 포함하는 제4 마스크(85)를 설계할 수 있다.
예시적인 실시예들에 있어서, 제6 액티브 핀(9)은 제5 액티브 핀(3)으로부터 상기 제1 방향으로 연장되어 상기 제4 게이트 라인(13)과 오버랩되도록 배치될 수 있다. 도면 상에서는 2개의 제6 액티브 핀들(9)이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
예시적인 실시예들에 있어서, 제6 액티브 핀들(9) 사이의 제7 거리(D7) 및 제5 및 제6 액티브 핀들(3, 9) 사이의 제8 거리(D8)는 상기 기준 거리 이하일 수 있다.
이와 같이, 상기 반도체 장치의 각 셀들의 레이아웃을 변경하여, 액티브 핀에 오버랩되지 않으면서 제4 게이트 라인(13)이 연장된 길이가 상기 기준 거리 이하가 되도록 할 수 있으며, 실제로 제4 게이트 라인(13)을 기판 상에 형성하더라도 쉽게 쓰러지지 않을 수 있다.
한편, 제6 액티브 핀들(9) 사이, 제6 액티브 핀(9) 상부, 및 제5 및 제6 액티브 핀들(3, 9) 사이의 제4 게이트 라인(13)의 연장 부분들에는 어떠한 콘택 플러그나 비아가 오버랩되지 않을 수 있다.
이와 같이, 각 셀들의 레이아웃 설계 과정에서도, 제5 액티브 핀(3)에 오버랩되지 않고 연장되는 제4 게이트 라인(13) 부분이 긴 경우, 제5 액티브 핀(3)으로부터 연장되는 제6 액티브 핀(9)을 추가함으로써, 실제 제4 게이트 라인(13)이 기판 상에 형성될 때 쉽게 쓰러지지 않도록 할 수 있다.
한편, 도 1 내지 도 4를 참조로 설명한 바와 같이, 상기 각 셀들의 레이아웃을 설계하고 이들을 배열한 후에도, 상기 반도체 장치의 레이아웃에 대한 1차 및/또는 2차 변경을 더 수행할 수 있다.
도 7 내지 도 35는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 7, 9, 11, 13, 16, 19, 22, 26 및 30은 평면도들이고, 도 8, 10, 12, 14-15, 17-18, 20-21, 23-25, 27-29 및 31-35는 단면도들이다. 이때, 도 8, 10, 12, 14, 23, 27 및 31은 대응하는 각 평면도들의 A-A'선을 절단한 단면도들이고, 도 15, 17, 20, 24 및 32는 대응하는 각 평면도들의 B-B'선을 절단한 단면도들이며, 도 18, 21, 25, 28 및 33은 대응하는 각 평면도들의 C-C'선을 절단한 단면도들이고, 도 29 및 34는 대응하는 각 평면도들의 D-D'선을 절단한 단면도들이며, 도 35는 대응하는 평면도의 E-E'선을 절단한 단면도이다.
상기 반도체 장치의 제조 방법 방법은 도 1 및 도 2를 참조로 설명한 반도체 장치의 레이아웃 설계 방법을 이용한 것이다. 물론, 도 3 및 도 4, 혹은 도 5 및 도 6을 참조로 설명한 반도체 장치의 레이아웃 설계 방법을 이용하여 반도체 장치를 제조하는 것도 가능하다.
도 7 및 도 8을 참조하면, 기판(100) 상부를 부분적으로 식각하여 제1 리세스(110)를 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
기판(100) 상에 제1 리세스(110)가 형성됨에 따라 액티브 영역(105) 및 필드 영역이 정의될 수 있다. 이때, 액티브 영역(105)은 액티브 핀(105)으로 지칭될 수도 있다.
예시적인 실시예들에 있어서, 액티브 핀(105)은 기판(100) 상면에 평행한 제1 방향으로 연장될 수 있으며, 기판(100) 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 액티브 핀(105)의 일부는 더미 액티브 핀(109)일 수 있다. 즉, 액티브 핀(105)과는 달리, 더미 액티브 핀(109) 상에는 콘택 플러그가 형성되지 않을 수 있으며, 이에 따라 상부의 도전 라인으로부터 전기적 신호가 인가되지 않을 수 있다. 도면 상에서는 2개의 더미 액티브 핀들(109)이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
도 9 및 도 10을 참조하면, 기판(100) 상에 식각 마스크(120)를 형성하고, 이를 사용하여 기판(100) 일부를 제거할 수 있다.
예시적인 실시예들에 있어서, 액티브 핀(105)의 일부 및 그 하부의 기판(100) 부분이 제거될 수 있으며, 이에 따라 기판(100) 상에는 제2 리세스(115)가 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 더미 액티브 핀(109)에 인접하는 액티브 핀(105) 부분이 제거될 수 있다. 도면 상에서는 2개의 더미 액티브 핀들(109) 사이에 형성된 액티브 핀(105) 부분이 제거되는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
도 11 및 도 12를 참조하면, 식각 마스크(120)를 제거한 후, 제1 리세스(110)의 일부 및 제2 리세스(115)를 채우는 소자 분리 패턴(130)을 형성할 수 있다.
소자 분리 패턴(130)은 제1 및 제2 리세스들(110, 115)를 충분히 채우는 소자 분리막을 기판(100) 상에 형성하고, 액티브 핀(105)의 상면이 노출될 때까지 상기 소자 분리막을 평탄화한 후, 제1 리세스(110) 상부가 노출되도록 상기 소자 분리막 상부를 제거함으로써 형성될 수 있다.
기판(100) 상에 소자 분리 패턴(130)이 형성됨에 따라서, 액티브 핀(105)은 소자 분리 패턴(130)에 의해 측벽이 둘러싸인 하부 액티브 패턴(105b), 및 소자 분리 패턴(130) 상면으로 돌출된 상부 액티브 패턴(105a)으로 구분될 수 있다. 또한, 더미 액티브 핀(109)은 소자 분리 패턴(130)에 의해 측벽이 둘러싸인 하부 더미 액티브 패턴(109b), 및 소자 분리 패턴(130) 상면으로 돌출된 상부 더미 액티브 패턴(109a)으로 구분될 수 있다.
도 13 내지 도 15를 참조하면, 기판(100) 상에 더미 게이트 구조물(170)을 형성할 수 있다.
구체적으로, 기판(100)의 액티브 핀(105), 더미 액티브 핀(109), 및 소자 분리 패턴(130) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막을 패터닝하여 더미 게이트 마스크(160)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 더미 게이트 구조물(170)을 형성할 수 있다.
이에 따라, 기판(100) 상에는 순차적으로 적층된 더미 게이트 절연 패턴(140), 더미 게이트 전극(150) 및 더미 게이트 마스크(160)를 포함하는 더미 게이트 구조물(170)이 형성될 수 있다.
상기 더미 게이트 절연막, 상기 더미 게이트 전극막 및 상기 더미 게이트 마스크 막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic layer Deposition: ALD) 공정 등을 통해 형성될 수 있다. 이와는 달리, 상기 더미 게이트 절연막은 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수도 있으며, 이 경우에 상기 더미 게이트 절연막은 액티브 핀(105) 및 더미 액티브 핀(109) 상면에만 형성될 수 있다.
예시적인 실시예들에 있어서, 더미 게이트 구조물(170)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 이때, 각 더미 게이트 구조물들(170)의 상기 제2 방향으로의 길이는 모두 같을 수도 있고, 적어도 일부가 나머지들과 다를 수도 있다.
더미 게이트 구조물(170)은 액티브 핀(105) 혹은 더미 액티브 핀(109) 상에 형성된 부분의 제1 두께(T1)보다 소자 분리 패턴(130) 상에 형성된 부분의 제2 두께(T2)가 더 클 수 있으며, 이에 따라 소자 분리 패턴(130) 상에 형성된 더미 게이트 구조물(170) 부분의 길이가 기준 길이를 초과하면 쓰러질 수도 있다. 더미 게이트 구조물(170) 중에서 액티브 핀(105) 상에 형성되지 않는 부분의 길이, 예를 들어 더미 게이트 구조물(170)의 일단으로부터, 상기 더미 게이트 구조물(170)의 하부에 형성된 액티브 핀(105) 부분까지의 제9 거리(D9)가 상기 기준 길이를 초과하는 경우, 더미 게이트 구조물(170)은 쓰러질 수도 있다.
하지만 예시적인 실시예들에 있어서, 액티브 핀(105)으로부터 연장되는 더미 액티브 핀(109)이 형성되며, 이에 따라 더미 액티브 핀들(109) 사이의 제10 거리(D10) 즉, 더미 액티브 핀들(109) 사이에 연장되는 더미 게이트 구조물(170) 부분의 길이가 상기 기준 길이 이하가 될 수 있다. 결국, 더미 액티브 핀들(109)에 의해 더미 게이트 구조물(170)은 쓰러지지 않고 잘 형성될 수 있다.
도 16 내지 도 18을 참조하면, 상기 더미 게이트 구조물의 측벽에 게이트 스페이서(180)를 형성할 수 있다.
게이트 스페이서(180)는 기판(100)의 액티브 핀(105), 더미 액티브 핀(109), 및 소자 분리 패턴(130) 상에 더미 게이트 구조물(170)을 커버하는 스페이서 막을 형성하고 이를 이방성 식각함으로써 형성할 수 있다. 이때, 게이트 스페이서(180)는 더미 게이트 구조물(170)의 측벽 상에 형성될 수 있으며, 상부 액티브 패턴(105a)의 측벽 상에는 핀 스페이서(190)가 형성될 수 있다.
이하의 평면도들에서는 도면의 복잡성을 피하기 위해서, 게이트 스페이서(180) 및 핀 스페이서(190)는 도시하지 않기로 한다.
도 19 내지 도 21을 참조하면, 게이트 스페이서(180)에 인접한 액티브 핀(105) 및 더미 액티브 핀(109)의 상부를 식각하여 제3 리세스(200)를 형성한다.
구체적으로, 더미 게이트 구조물(170) 및 이의 측벽에 형성된 게이트 스페이서(180)를 식각 마스크로 사용하는 건식 식각 공정을 통해 액티브 핀(105) 및 더미 액티브 핀(109)의 상부를 제거함으로써 제3 리세스(200)를 형성할 수 있다. 제3 리세스(200)가 형성될 때, 액티브 핀(105) 및 더미 액티브 핀(109)에 인접하여 형성된 핀 스페이서(190)도 대부분 제거될 수 있으나, 그 하부는 부분적으로 잔류할 수도 있다.
한편 도면 상에서는, 액티브 핀(105) 중에서 상부 액티브 패턴(105a)의 일부만이 식각되어 제3 리세스(200)가 형성됨에 따라서, 제3 리세스(200)의 저면이 하부 액티브 패턴(105b)의 상면보다 높은 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
이후, 제3 리세스(200)를 채우는 소스/드레인 층(210)을 형성할 수 있다.
예시적인 실시예들에 있어서, 소스/드레인 층(210)은 제3 리세스(200)에 의해 노출된 액티브 핀(105) 및 더미 액티브 핀(109)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장(SEG) 공정을 수행함에 따라서, 소스/드레인 층(210)으로서 단결정의 실리콘-게르마늄 층이 형성될 수 있다. 또한, 상기 선택적 에피택시얼 성장(SEG) 공정은 p형 불순물 소스 가스를 함께 사용할 수 있으며, 이에 따라 소스/드레인 층(210)으로서 p형 불순물이 도핑된 단결정 실리콘-게르마늄 층이 형성될 수 있다. 이에 따라, 소스/드레인 층(210)은 피모스(PMOS) 트랜지스터의 소스/드레인 영역 역할을 수행할 수 있다.
소스/드레인 층(210)은 수직 방향뿐만 아니라 수평 방향으로도 성장하여 제3 리세스(200)를 채울 수 있으며, 상부가 게이트 스페이서(180) 측벽에 접촉하도록 성장할 수도 있다.
다만, 예시적인 실시예들에 있어서, 상기 제2 방향으로 서로 이웃하는 액티브 핀들(105) 및/또는 더미 액티브 핀들(109) 사이의 거리가 작은 경우, 각 액티브 핀들(105) 및/또는 더미 액티브 핀들(109) 상으로 성장하는 각 소스/드레인 층들(210)이 서로 연결되어 병합될 수 있다. 도 21에서는 상기 제2 방향으로 서로 이웃하는 2개의 액티브 핀들(105) 상부로 각각 성장한 2개의 소스/드레인 층들(210)이 서로 병합된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 임의의 복수의 소스/드레인 층들(210)이 서로 병합될 수 있다.
지금까지는 피모스(PMOS) 트랜지스터의 소스/드레인 역할을 수행하는 소스/드레인 층(210)에 대해 설명하였으나, 본 발명의 개념은 이에 한정되지는 않으며, 엔모스(NMOS) 트랜지스터의 소스/드레인 역할을 수행하는 소스/드레인 층(210)을 형성할 수도 있다.
이에 따라, 소스/드레인 층(210)으로서 단결정 실리콘 탄화물 층 혹은 단결정 실리콘 층이 형성될 수 있다. 한편, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등이 함께 사용되어 n형 불순물이 도핑된 단결정 실리콘 탄화물 층이 형성될 수 있다.
도 22 내지 도 25를 참조하면, 더미 게이트 구조물(170), 게이트 스페이서(180), 소스/드레인 층(210) 및 핀 스페이서(190)를 커버하는 절연막(220)을 기판(100) 상에 충분한 높이로 형성한 후, 더미 게이트 구조물(170)에 포함된 더미 게이트 전극(150)의 상면이 노출될 때까지 절연막(220)을 평탄화한다.
이때, 더미 게이트 마스크(160)도 함께 제거될 수 있으며, 게이트 스페이서(180)의 상부도 제거될 수 있다. 한편, 서로 병합된 소스/드레인 층들(210)과 소자 분리 패턴(130) 사이에는 절연막(220)이 모두 채워지지 않을 수 있으며, 이에 따라 에어 갭(225)이 형성될 수 있다.
상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
이후, 노출된 더미 게이트 전극(150) 및 그 하부의 더미 게이트 절연 패턴(140)을 제거하여, 게이트 스페이서(180)의 내측벽, 및 액티브 핀(105) 혹은 더미 액티브 핀(109)의 상면을 노출시키는 제1 개구(도시되지 않음)를 형성하고, 상기 제1 개구를 채우는 게이트 구조물(270)을 형성할 수 있다.
게이트 구조물(270)은 예를 들어, 다음과 같은 공정들을 수행함으로써 형성될 수 있다.
먼저, 상기 제1 개구에 의해 노출된 액티브 핀(105) 혹은 더미 액티브 핀(109) 상면에 대한 열산화 공정을 수행하여 인터페이스 패턴(230)을 형성한 후, 인터페이스 패턴(230), 소자 분리 패턴(130), 게이트 스페이서(180) 및 절연막(220) 상에 게이트 절연막 및 일함수 조절막을 순차적으로 형성하고, 상기 제1 개구의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 일함수 조절막 상에 형성한다.
한편, 인터페이스 패턴(230)은 열산화 공정 대신에 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정 등을 통해 형성될 수도 있으며, 이 경우에 인터페이스 패턴(230)은 액티브 핀(105) 혹은 더미 액티브 핀(109) 상면뿐만 아니라 소자 분리 패턴(130) 상면, 및 게이트 스페이서(180)의 내측벽 상에도 형성될 수 있다.
이후, 절연막(220)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막 및 상기 게이트 절연막을 평탄화하여, 인터페이스 패턴(230) 상면, 소자 분리 패턴(130) 상면, 및 게이트 스페이서(180)의 내측벽 상에 순차적으로 적층된 게이트 절연 패턴(240) 및 일함수 조절 패턴(250)을 형성하고, 일함수 조절 패턴(250) 상에 상기 제1 개구의 나머지 부분을 채우는 게이트 전극(260)을 형성할 수 있다. 이에 따라, 게이트 전극(260)의 저면 및 측벽은 일함수 조절 패턴(250)에 의해 커버될 수 있다.
순차적으로 적층된 인터페이스 패턴(230), 게이트 절연 패턴(240), 일함수 조절 패턴(250) 및 게이트 전극(260)은 게이트 구조물(270)을 형성할 수 있으며, 소스/드레인 층(210)과 함께 트랜지스터를 형성할 수 있다. 상기 트랜지스터는 소스/드레인 층(210)의 도전형에 따라서 피모스(PMOS) 트랜지스터 혹은 엔모스(NMOS) 트랜지스터를 형성할 수 있다.
다만 도면의 복잡성을 피하기 위해서, 이하의 평면도들에서는 게이트 구조물(270)의 게이트 절연 패턴(240) 및 일함수 조절 패턴(250)은 도시하지 않기로 한다.
도 26 내지 도 29를 참조하면, 절연막(220), 게이트 구조물(270), 및 게이트 스페이서(180) 상에 캐핑막(280) 및 제1 층간 절연막(290)을 순차적으로 형성하고, 절연막(220), 캐핑막(280) 및 제1 층간 절연막(290)을 관통하면서 소스/드레인 층들(210)의 상면에 접촉하는 제1 콘택 플러그(320)를 형성한다.
제1 콘택 플러그(320)은 예를 들어, 다음과 같은 공정들을 수행함으로써 형성될 수 있다.
먼저, 절연막(220), 캐핑막(280) 및 제1 층간 절연막(290)을 관통하면서 소스/드레인 층(210)의 상면을 노출시키는 제2 개구(300)를 형성하고, 상기 노출된 소스/드레인 층(210)의 상면, 제2 개구(300)의 측벽 및 제1 층간 절연막(290) 상면에 제1 금속막을 형성한 후, 열처리 공정을 수행하여 소스/드레인 층(210) 상부에 금속 실리사이드 패턴(310)을 형성할 수 있다.
이후, 금속 실리사이드 패턴(310) 상면, 제2 개구(300)의 측벽 및 제1 층간 절연막(290) 상면에 제1 배리어 막을 형성하고, 상기 제1 배리어 막 상에 제2 개구(300)을 채우는 제2 금속막을 형성한 후, 제1 층간 절연막(290) 상면이 노출될 때까지 상기 제2 금속막 및 상기 제1 배리어 막을 평탄화할 수 있다.
이에 따라, 금속 실리사이드 패턴(310) 상에 제2 개구(300)을 채우는 제1 콘택 플러그(320)가 형성될 수 있다.
제1 콘택 플러그(320)는 제2 금속 패턴(도시되지 않음) 및 이의 저면 및 측벽을 커버하는 제1 배리어 패턴(도시되지 않음)을 포함할 수 있다.
제1 콘택 플러그(320)은 상기 제2 방향으로 일정한 길이만큼 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 콘택 플러그(320)는 더미 액티브 핀(109) 상부에 형성된 소스/드레인 층(210) 상에는 형성되지 않을 수 있다. 즉, 더미 액티브 핀(109)은 더미 게이트 구조물(170) 혹은 게이트 구조물(270)의 두께를 감소시켜 쓰러지지 않도록 하기 위해 형성된 것으로서, 전기적 신호가 인가될 필요는 없다. 이에 따라, 후속하여 형성되는 도전 라인(380, 도 30 내지 도 35 참조)에 전기적으로 연결되지 않도록, 더미 액티브 핀(109) 상에 형성된 소스/드레인 층(210) 상에는 제1 콘택 플러그(320)가 형성되지 않을 수 있다.
이후, 제1 층간 절연막(290), 및 제1 콘택 플러그(320) 상에 제2 층간 절연막(330)을 형성한 후, 제2 층간 절연막(330), 제1 층간 절연막(290), 및 캐핑막(280)을 관통하여 게이트 구조물들(270) 중 하나의 상면을 노출시키는 제3 개구(340)를 형성하고, 이를 채우는 제2 콘택 플러그(350)을 형성할 수 있다.
일 실시예에 있어서, 제2 콘택 플러그(350)는 제2 개구의 저면 및 측벽, 및 제2 층간 절연막(330) 상면에 제2 배리어 막을 형성하고, 상기 제2 배리어 막 상에 제2 개구(340)을 채우는 제3 금속막을 형성한 후, 제2 층간 절연막(330) 상면이 노출될 때까지 상기 제3 금속막 및 상기 제2 배리어 막을 평탄화함으로써 형성할 수 있다. 이에 따라, 제2 콘택 플러그(350)는 제3 금속 패턴(도시되지 않음) 및 이의 저면 및 측벽을 커버하는 제2 배리어 패턴(도시되지 않음)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 콘택 플러그(350)는 더미 액티브 핀들(109) 사이의 게이트 구조물(270) 부분 상에는 형성되지 않을 수 있다.
즉, 제1 및 제2 콘택 플러그들(320, 350)은 더미 액티브 핀들(109) 및 이들 사이의 게이트 구조물(270) 부분을 포함하는 X 영역 내에는 형성되지 않을 수 있으며, 이에 따라 상부의 도전 라인(380)에 전기적으로 연결되지 않을 수 있다.
도 30 내지 도 35를 참조하면, 제2 층간 절연막(330) 및 제2 콘택 플러그(350) 상에 제3 층간 절연막(360)을 형성하고, 제3 층간 절연막(360)의 상부를 관통하는 도전 라인(380)과, 제3 층간 절연막(360)의 하부 및 제2 층간 절연막(330)을 관통하는 제1 비아(370)와, 제3 층간 절연막(360)의 하부를 관통하는 제2 비아(375)를 형성할 수 있다.
예시적인 실시예들에 있어서, 도전 라인(380) 및 제1 및 제2 비아들(370, 375)은 듀얼 다마신(dual damascene) 공정에 의해 동시에 형성될 수 있다. 이에 따라, 도전 라인(380) 및 각 제1 및 제2 비아들(370, 375)은 예를 들어, 제4 금속 패턴(도시되지 않음) 및 이의 저면 및 측벽을 커버하는 제3 배리어 패턴(도시되지 않음)을 포함하도록 형성될 수 있다.
이와는 달리, 도전 라인(380) 및 제1 및 제2 비아들(370, 375)은 싱글 다마신(single damascene) 공정에 의해 각각 독립적으로 형성될 수도 있다.
예시적인 실시예들에 있어서, 도전 라인(380)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 비아(370)는 도전 라인(380) 하부에 형성되어 제1 콘택 플러그(320) 상면에 접촉할 수 있다. 제2 비아(375)는 도전 라인(380) 하부에 형성되어 제2 콘택 플러그(350) 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, X 영역 내의 도전 라인(380) 하부에는 제1 및 제2 비아들(370, 375)이 형성되지 않을 수 있다.
전술한 공정들을 수행함으로써 상기 반도체 장치가 완성될 수 있다.
상기 반도체 장치 제조 방법에서, 액티브 핀(105)에 접촉하지 않는 더미 게이트 구조물(170) 부분의 길이가 상기 기준 길이를 초과하는 경우, 액티브 핀(105)으로부터 연장되는 더미 액티브 핀(109)을 추가적으로 형성하여 액티브 핀(105)에 접촉하지 않는 더미 게이트 구조물(170) 부분의 길이를 상기 기준 길이보다 감소시킴으로써, 더미 게이트 구조물(170)이 쓰러지지 않도록 할 수 있다. 한편, 더미 액티브 핀(109)은 더미 게이트 구조물(170)이 쓰러지지 않도록 하는 역할만을 수행하며 이에 전기적 신호가 인가될 필요는 없으므로, 더미 액티브 핀(109) 및 이에 인접하는 더미 게이트 구조물(170) 상에는 콘택 플러그나 비아가 형성되지 않을 수 있다.
이에 따라, 게이트 구조물(270)이 상부에 형성된 액티브 핀(105)으로부터 게이트 구조물(270)의 일단까지의 거리가 기준 거리를 초과하고, 게이트 구조물(270)이 형성된 더미 액티브 핀(109)으로부터 게이트 구조물(270)의 상기 일단까지의 거리가 상기 기준 거리 이하인 경우, 게이트 구조물(270) 양측의 더미 액티브 핀(109) 부분 상에는 제1 콘택 플러그(320)가 형성되지 않을 수 있다. 또한, 액티브 핀(105)으로부터 게이트 구조물(270)의 상기 일단 사이의 게이트 구조물(270) 부분 상에는 제2 콘택 플러그(350)도 형성되지 않을 수 있다.
혹은, 게이트 구조물(270)이 상부에 각각 형성된 액티브 핀들(105) 사이의 거리가 기준 거리를 초과하고, 게이트 구조물(270)이 형성되고 액티브 핀들(105) 사이에 형성된 더미 액티브 핀(109)으로부터 액티브 핀(105) 사이의 거리가 상기 기준 거리 이하인 경우, 게이트 구조물(270) 양측의 더미 액티브 핀(109) 부분 상에는 제1 콘택 플러그(320)가 형성되지 않을 수 있다. 또한, 액티브 핀들(105) 사이의 게이트 구조물(270) 부분 상에는 제2 콘택 플러그(350)도 형성되지 않을 수 있다.
전술한 반도체 장치의 레이아웃 설계 방법 및 반도체 장치는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치에 적용될 수 있다.
2, 4, 6, 8, 3, 9: 제1 내지 제6 액티브 핀
12, 14, 16, 13; 제1 내지 제4 게이트 라인
22, 24, 26, 32, 34, 36, 23, 33: 제1 내지 제8 콘택 플러그
42, 44, 46, 52, 54, 56, 43, 53: 제1 내지 제8 비아
62, 64, 66, 63: 제1 내지 제4 도전 라인
70, 80, 75, 85: 제1 내지 제4 마스크
100: 기판 105: 액티브 핀
109: 더미 액티브 핀 110, 115, 200; 제1 내지 제3 리세스
120: 식각 마스크 130: 소자 분리 패턴
140: 더미 게이트 절연 패턴 150: 더미 게이트 전극
160: 더미 게이트 마스크 170: 더미 게이트 구조물
180: 게이트 스페이서 190: 핀 스페이서
210: 소스/드레인 층 220: 절연막
230: 인터페이스 패턴 240: 게이트 절연 패턴
250: 일함수 조절 패턴 260: 게이트 전극
270: 게이트 구조물 280: 캐핑막
290, 330, 360: 제1 내지 제3 층간 절연막
300, 340: 제2, 제3 개구 310: 금속 실리사이드 패턴
320, 350: 제1, 제2 콘택 플러그 370, 375: 제1, 제2 비아
380: 도전 라인

Claims (20)

  1. 기판 상에 제1 방향으로 각각 연장되며, 상기 제1 방향과 교차하는 제2 방향을 따라 배치된 액티브 핀들;
    상기 액티브 핀들 상에 각각 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 배치된 게이트 구조물들;
    상기 액티브 핀들 상에 각각 형성된 제1 콘택 플러그들;
    상기 제1 콘택 플러그들 상에 각각 형성된 제1 비아들; 및
    상기 제1 비아들 상에 각각 형성된 제1 도전 라인들을 포함하며,
    상부에 상기 게이트 구조물들 중 제1 게이트 구조물이 형성된 상기 액티브 핀들 중 제1 액티브 핀으로부터 상기 제1 게이트 구조물의 일단까지의 거리가 기준 거리를 초과하고, 상부에 상기 제1 게이트 구조물이 형성된 상기 액티브 핀들 중 제2 액티브 핀으로부터 상기 제1 게이트 구조물의 상기 일단까지의 거리는 상기 기준 거리 이하이며,
    상기 제1 게이트 구조물 양측의 상기 제2 액티브 핀 부분 상에는 상기 제1 콘택 플러그가 형성되지 않은 반도체 장치.
  2. 제1항에 있어서, 상기 게이트 구조물들 상에 각각 형성된 제2 콘택 플러그들을 더 포함하며,
    상기 제2 콘택 플러그는 상기 제1 액티브 핀으로부터 상기 제1 게이트 구조물의 상기 일단 사이의 상기 제1 게이트 구조물 부분 상에는 형성되지 않은 반도체 장치.
  3. 제2항에 있어서,
    상기 제2 콘택 플러그들 상에 각각 형성된 제2 비아들; 및
    상기 제2 비아들 상에 각각 형성된 제2 도전 라인들을 더 포함하는 반도체 장치.
  4. 기판 상에 제1 방향으로 각각 연장되며, 상기 제1 방향과 교차하는 제2 방향을 따라 배치된 액티브 핀들;
    상기 액티브 핀들 상에 각각 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 배치된 게이트 구조물들;
    상기 액티브 핀들 상에 각각 형성된 제1 콘택 플러그들;
    상기 제1 콘택 플러그들 상에 각각 형성된 제1 비아들; 및
    상기 제1 비아들 상에 각각 형성된 제1 도전 라인들을 포함하며,
    상부에 상기 게이트 구조물들 중 제1 게이트 구조물이 각각 형성된 상기 액티브 핀들 중 제1 액티브 핀들 사이의 거리가 기준 거리를 초과하고, 상부에 상기 제1 게이트 구조물이 형성되고 상기 제1 액티브 핀들 사이에 형성된 상기 액티브 핀들 중 제2 액티브 핀으로부터 상기 제1 액티브 핀 사이의 거리는 상기 기준 거리 이하이며,
    상기 제1 게이트 구조물 양측의 상기 제2 액티브 핀 부분 상에는 상기 제1 콘택 플러그가 형성되지 않은 반도체 장치.
  5. 제4항에 있어서, 상기 게이트 구조물들 상에 각각 형성된 제2 콘택 플러그들을 더 포함하며,
    상기 제2 콘택 플러그는 상기 제1 액티브 핀들 사이의 상기 제1 게이트 구조물 부분 상에는 형성되지 않은 반도체 장치.
  6. 제5항에 있어서,
    상기 제2 콘택 플러그들 상에 각각 형성된 제2 비아들; 및
    상기 제2 비아들 상에 각각 형성된 제2 도전 라인들을 더 포함하는 반도체 장치.
  7. 액티브 핀들, 및 상기 액티브 핀들과 교차하는 게이트 라인들을 포함하는 셀의 레이아웃을 설계하고; 그리고
    상기 게이트 라인들 중에서 제1 게이트 라인의 일단이 상기 액티브 핀들 중에서 상기 제1 게이트 라인과 교차하는 제1 액티브 핀으로부터 이격된 거리가 기준 거리를 초과하면, 상기 액티브 핀들 중에서 상기 제1 게이트 라인과 교차하지 않는 제2 액티브 핀을 연장하여 상기 제1 게이트 라인과 교차하도록 상기 셀의 레이아웃을 변경하는 것을 포함하는 반도체 장치의 레이아웃 설계 방법.
  8. 제7항에 있어서, 상기 제1 게이트 라인의 상기 일단이 상기 제2 액티브 핀으로부터 이격된 거리, 및 상기 제1 및 제2 액티브 핀들 사이의 거리는 상기 기준 거리 이하인 반도체 장치의 레이아웃 설계 방법.
  9. 제7항에 있어서, 상기 제1 액티브 핀은 복수 개로 형성되며,
    상기 제1 게이트 라인의 상기 일단이 상기 복수의 제1 액티브 핀들로부터 이격된 거리는 상기 복수의 제1 액티브 핀들 중에서 상기 제1 게이트 라인의 상기 일단에 가장 인접한 것과의 거리로 정의되는 반도체 장치의 레이아웃 설계 방법.
  10. 제7항에 있어서, 상기 셀은 상기 액티브 핀들 중 하나와 오버랩되는 제1 콘택 플러그를 더 포함하며,
    상기 제1 콘택 플러그는 상기 제2 액티브 핀의 상기 연장된 부분에는 오버랩되지 않는 반도체 장치의 레이아웃 설계 방법.
  11. 제7항에 있어서, 상기 셀은 상기 게이트 라인들 중 하나와 오버랩되는 제2 콘택 플러그를 더 포함하며,
    상기 제2 콘택 플러그는 상기 제1 액티브 핀과 상기 제1 게이트 라인의 상기 일단 사이의 상기 제1 게이트 라인 부분에는 오버랩되지 않는 반도체 장치의 레이아웃 설계 방법.
  12. 액티브 핀들, 및 상기 액티브 핀들과 교차하는 게이트 라인들을 포함하는 셀의 레이아웃을 설계하고; 그리고
    상기 게이트 라인들 중 제1 게이트 라인과 각각 교차하는 상기 액티브 핀들 중 제1 액티브 핀들 사이의 거리가 기준 거리를 초과하면, 상기 액티브 핀들 중에서 상기 제1 게이트 라인과 교차하지 않는 제2 액티브 핀을 연장하여 상기 제1 게이트 라인과 교차하도록 상기 셀의 레이아웃을 변경하는 것을 포함하는 반도체 장치의 레이아웃 설계 방법.
  13. 액티브 핀들, 상기 액티브 핀들과 교차하는 게이트 라인들, 및 도전 라인들을 각각 포함하는 셀들의 레이아웃을 설계하고;
    상기 각 셀들에 포함된 상기 액티브 핀들, 상기 게이트 라인들, 및 상기 도전 라인들의 적어도 일부가 서로 연결되도록 상기 셀들의 레이아웃을 배치하고; 그리고
    상기 게이트 라인들 중에서 제1 게이트 라인의 일단이 상기 액티브 핀들 중에서 상기 제1 게이트 라인과 교차하는 제1 액티브 핀으로부터 이격된 거리가 기준 거리를 초과하면, 상기 액티브 핀들 중에서 상기 제1 게이트 라인과 교차하지 않는 제2 액티브 핀을 연장하여 상기 제1 게이트 라인과 교차하도록 상기 셀들의 레이아웃을 1차 변경하는 것을 포함하는 반도체 장치의 레이아웃 설계 방법.
  14. 제13항에 있어서, 상기 제1 게이트 라인의 상기 일단이 상기 제2 액티브 핀으로부터 이격된 거리, 및 상기 제1 및 제2 액티브 핀들 사이의 거리는 상기 기준 거리 이하인 반도체 장치의 레이아웃 설계 방법.
  15. 제14항에 있어서, 상기 제1 액티브 핀은 복수 개로 형성되며,
    상기 제1 게이트 라인의 상기 일단이 상기 복수의 제1 액티브 핀들로부터 이격된 거리는 상기 복수의 제1 액티브 핀들 중에서 상기 제1 게이트 라인의 상기 일단에 가장 인접한 것과의 거리로 정의되는 반도체 장치의 레이아웃 설계 방법.
  16. 제13항에 있어서, 상기 각 셀들은 상기 액티브 핀들 중 하나와 오버랩되는 제1 콘택 플러그를 더 포함하며,
    상기 제1 콘택 플러그는 상기 제2 액티브 핀의 상기 연장된 부분에는 오버랩되지 않는 반도체 장치의 레이아웃 설계 방법.
  17. 제16항에 있어서, 상기 셀들의 레이아웃을 1차 변경한 이후에, 디자인 룰을 체크하여 상기 레이아웃을 2차 변경하는 것을 더 포함하며,
    상기 2차 변경된 레이아웃에는 상기 제2 액티브 핀의 상기 연장된 부분에 오버랩되는 제1 콘택 플러그를 포함하지 않는 반도체 장치의 레이아웃 설계 방법.
  18. 제13항에 있어서, 상기 각 셀들은 상기 게이트 라인들 중 하나와 오버랩되는 제2 콘택 플러그를 더 포함하며,
    상기 제2 콘택 플러그는 상기 제1 액티브 핀과 상기 제1 게이트 라인의 상기 일단 사이의 상기 제1 게이트 라인 부분에는 오버랩되지 않는 반도체 장치의 레이아웃 설계 방법.
  19. 제18항에 있어서, 상기 셀들의 레이아웃을 1차 변경한 이후에, 디자인 룰을 체크하여 상기 레이아웃을 2차 변경하는 것을 더 포함하며,
    상기 2차 변경된 레이아웃에는 상기 제1 액티브 핀과 상기 제1 게이트 라인의 상기 일단 사이의 상기 제1 게이트 라인 부분에 오버랩되는 제2 콘택 플러그를 포함하지 않는 반도체 장치의 레이아웃 설계 방법.
  20. 액티브 핀들, 상기 액티브 핀들과 교차하는 게이트 라인들, 및 도전 라인들을 각각 포함하는 셀들의 레이아웃을 설계하고;
    상기 각 셀들에 포함된 상기 액티브 핀들, 상기 게이트 라인들, 및 상기 도전 라인들의 적어도 일부가 서로 연결되도록 상기 셀들의 레이아웃을 배치하고; 그리고
    상기 게이트 라인들 중 제1 게이트 라인과 각각 교차하는 상기 액티브 핀들 중 제1 액티브 핀들 사이의 거리가 기준 거리를 초과하면, 상기 액티브 핀들 중에서 상기 제1 게이트 라인과 교차하지 않는 제2 액티브 핀을 연장하여 상기 제1 게이트 라인과 교차하도록 상기 셀의 레이아웃을 1차 변경하는 것을 포함하는 반도체 장치의 레이아웃 설계 방법.
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