KR102630392B1 - 반도체 장치, 반도체 장치의 레이아웃 설계 방법, 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치, 반도체 장치의 레이아웃 설계 방법, 및 반도체 장치의 제조 방법 Download PDF

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Abstract

반도체 장치의 레이아웃 설계 방법에서, 제1 방향으로 각각 연장되며 상기 제1 방향과 교차하는 제2 방향으로 배치된 제1 도전 라인들을 각각 포함하는 셀들의 레이아웃을 설계할 수 있다. 상기 제1 도전 라인들이 서로 연결되도록 상기 셀들을 상기 제1 방향을 따라 서로 인접하도록 배치할 수 있다. 상기 셀들 사이의 경계 영역, 혹은 이에 인접하는 상기 각 셀들의 영역 내에 상기 각 제1 도전 라인들의 연결을 차단하기 위한 절연 블록들을 배치할 수 있다.

Description

반도체 장치, 반도체 장치의 레이아웃 설계 방법, 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE, METHOD OF DESIGNING A LAYOUT OF A SEMICONDUCTOR DEVICE, AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치, 반도체 장치의 레이아웃 설계 방법, 및 반도체 장치 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 배선 구조물을 포함하는 반도체 장치, 배선 구조물을 포함하는 반도체 장치의 레이아웃 설계 방법, 및 배선 구조물을 포함하는 반도체 장치 제조 방법에 관한 것이다.
셀에 전기적 신호를 인가하기 위한 각 배선들에 전기적 연결을 차단하기 위한 절연 블록을 형성하기 위해서, 예를 들어 제1 방향들로 연장되며 제2 방향들로 배치된 배선들을 상기 제2 방향으로 연장되는 개구를 갖는 마스크를 사용하여 커팅할 수 있다. 하지만, 상기 개구의 상기 제2 방향의 말단 부분에 대응하여 형성되는 절연 블록은 상기 개구의 가운데 부분에 대응하여 형성되는 절연 블록과 동일한 형상을 갖지 않게 된다.
본 발명의 일 과제는 우수한 특성을 갖는 배선 구조물을 포함하는 반도체 장치의 레이아웃 설계 방법을 제공하는 것이다.
본 발명의 다른 과제는 우수한 특성을 갖는 배선 구조물을 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 과제는 우수한 특성을 갖는 배선 구조물을 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 레이아웃 설계 방법에서, 제1 방향으로 각각 연장되며 상기 제1 방향과 교차하는 제2 방향으로 배치된 제1 도전 라인들을 각각 포함하는 셀들의 레이아웃을 설계할 수 있다. 상기 제1 도전 라인들이 서로 연결되도록 상기 셀들을 상기 제1 방향을 따라 서로 인접하도록 배치할 수 있다. 상기 셀들 사이의 경계 영역, 혹은 이에 인접하는 상기 각 셀들의 영역 내에 상기 각 제1 도전 라인들의 연결을 차단하기 위한 절연 블록들을 배치할 수 있다.
본 발명의 일 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치의 레이아웃 설계 방법에서, 제1 방향으로 각각 연장되며 상기 제1 방향과 직교하는 제2 방향으로 배치된 제1 도전 라인들을 각각 포함하는 셀들을 상기 제1 방향으로 배치하여 상기 제1 도전 라인들이 서로 연결되도록 할 수 있다. 상기 셀들 사이의 경계 영역, 혹은 이에 인접하는 상기 각 셀들의 영역 내의 상기 각 제1 도전 라인들에 부분적으로 오버랩되는 절연 블록들을 배치할 수 있다. 상기 제2 방향으로 각각 연장되는 제2 도전 라인들을 상기 각 셀들 영역 내에 상기 제1 방향을 따라 배치할 수 있다. 상부에서 보았을 때, 상기 제1 도전 라인들 중 하나 및 상기 제2 도전 라인들 중 하나에 각각 공통적으로 오버랩되도록 제1 비아들을 배치할 수 있다.
본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 셀 영역들을 포함하는 기판 상에 제1 방향으로 각각 연장되는 제1 도전 라인들을 상기 제1 방향과 교차하는 제2 방향을 따라 형성할 수 있다. 상기 제1 방향으로 상기 셀 영역들이 서로 접하는 경계 영역, 혹은 이에 인접하는 상기 각 셀 영역들 상에 상기 각 제1 도전 라인들의 일부를 대체하는 절연 블록들을 형성할 수 있다. 상기 각 셀 영역들 상의 상기 제1 도전 라인들 상에 상기 제2 방향으로 각각 연장되며, 하부의 제1 비아들을 통해 상기 제1 도전 라인들과 각각 전기적으로 연결되는 제2 도전 라인들을 상기 제1 방향을 따라 형성할 수 있다.
본 발명의 또 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 셀 영역들을 포함하는 기판 상에 제1 방향으로 각각 연장되며 상기 제1 방향과 교차하는 제2 방향을 따라 배치된 제1 도전 라인들, 상기 제1 방향으로 상기 셀 영역들이 서로 접하는 경계 영역, 혹은 이에 인접하는 상기 각 셀 영역들 상에 형성되어, 상기 각 제1 도전 라인들을 커팅하는 절연 블록들, 및 상기 각 셀 영역들 상의 상기 제1 도전 라인들 상에 상기 제2 방향으로 각각 연장되어 상기 제1 방향을 따라 배치되며, 하부의 제1 비아들을 통해 상기 제1 도전 라인들과 각각 전기적으로 연결된 제2 도전 라인들을 포함할 수 있다.
본 발명의 또 다른 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는, 제1 방향으로 서로 인접하는 제1 및 제2 셀 영역들을 포함하는 기판 상에 상기 제1 방향으로 각각 연장되며 상기 제1 방향과 교차하는 제2 방향을 따라 배치된 제1 도전 라인들, 상기 제1 방향으로 상기 제1 및 제2 셀 영역들이 서로 접하는 경계 영역, 혹은 이에 인접하는 상기 각 제1 및 제2 셀 영역들 상에 형성되어, 상기 각 제1 도전 라인들을 커팅하는 절연 블록들, 및 상기 각 제1 및 제2 셀 영역들 상의 상기 제1 도전 라인들 상에 상기 제2 방향으로 각각 연장되어 상기 제1 방향을 따라 배치되며, 하부의 비아들을 통해 상기 제1 도전 라인들과 각각 전기적으로 연결된 제2 도전 라인들을 포함할 수 있으며, 상기 제2 도전 라인들 중에서 상기 제2 셀 영역 상에 배치된 적어도 하나의 제2 도전 라인은 상기 제1 도전 라인들 중 하나의 상기 제1 셀 영역 상의 부분과 상기 제1 비아들 중 하나를 통해 전기적으로 연결될 수 있다.
예시적인 실시예들에 따른 반도체 장치 설계 방법 및 제조 방법에 따르면, 최하층 도전 라인들을 커팅하는 절연 블록들이 일정한 크기 및 형상으로 형성될 수 있으며, 이에 따라 상기 최하층 도전 라인들의 전기적 특성 산포가 발생하지 않을 수 있다. 또한, 상기 최하층 도전 라인들을 통해서 서로 이웃하는 셀들 사이에 전기적 신호가 인가될 수 있다.
도 1 내지 도 10은 예시적인 실시예들에 따른 반도체 장치의 레이아웃 설계 방법을 설명하기 위한 평면도들이다.
도 11 및 도 12는 비교예에 따른 반도체 장치의 레이아웃 설계 방법을 설명하기 위한 평면도들이다.
도 13 내지 도 41은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1 내지 도 10은 예시적인 실시예들에 따른 반도체 장치의 레이아웃 설계 방법을 설명하기 위한 평면도들이다.
도 1을 참조하면, 상기 반도체 장치의 각 셀들에 형성되는 소자들의 레이아웃을 포함하는 제1 마스크(80)를 설계할 수 있다.
설명의 편의를 위해서 도면 상에서는, 상기 각 셀들에 형성되는 소자들의 레이아웃이 하나의 제1 마스크(80)에 의해 설계되는 것으로 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 상기 소자들이 실제로 형성되는 층에 따라서, 서로 수직적으로 오버랩되는 복수 개의 마스크들을 사용하여 상기 소자들의 레이아웃을 설계할 수도 있다.
또한, 도면 상에 도시된 셀 및 이에 포함된 소자들은 예시적인 것이며, 본 발명의 개념은 이에 한정되지 않는다. 즉, 다양한 소자들의 배치를 포함하는 다양한 셀들의 레이아웃이 설계될 수 있다.
예시적인 실시예들에 있어서, 제1 마스크(80)는 소스/드레인 층(1), 게이트 라인(2), 제1 및 제2 콘택 플러그들(12, 14), 제3 콘택 플러그(24), 제1 절연 블록(32), 제1 내지 제3 비아들(42, 44, 46), 및 제1 및 제2 도전 라인들(52, 54)을 포함할 수 있다.
소스/드레인 층(1)은 제1 방향으로 연장될 수 있으며, 상기 제1 방향과 교차하는 제2 방향을 따라 서로 이격되도록 복수 개로 배치될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 실질적으로 직교할 수 있다.
게이트 라인(2)은 소스/드레인 층(1)에 적어도 부분적으로 오버랩되도록 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 배치될 수 있다.
각 제1 및 제2 콘택 플러그들(12, 14)은 게이트 라인들(2) 사이에서 소스/드레인 층(1)에 적어도 부분적으로 오버랩될 수 있으며, 제3 콘택 플러그(24)는 상기 제1 방향으로 서로 이웃하는 2개의 제2 콘택 플러그들(14) 및 그 사이에 형성된 하나의 게이트 라인(2)에 적어도 부분적으로 오버랩될 수 있다.
각 제1 및 제2 도전 라인들(52, 54)은 상기 제1 방향으로 연장될 수 있다. 제1 도전 라인(52)은 게이트 라인들(2)의 가운데 부분에 오버랩될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 배치될 수 있다. 제2 도전 라인들(54)은 게이트 라인들(2)의 양단에 각각 오버랩될 수 있으며, 서로 이격될 수 있다.
제1 절연 블록(32)은 제1 도전 라인(52)에 오버랩될 수 있으며, 이에 따라 제1 도전 라인(52)은 상기 제1 방향으로 2개로 분리될 수 있다.
제1 비아(42)는 제1 콘택 플러그(12) 및 제1 도전 라인(52)에 공통적으로 오버랩되거나, 혹은 제1 콘택 플러그(12) 및 제2 도전 라인(54)에 공통적으로 오버랩될 수 있다. 제2 비아(44)는 게이트 라인(2) 및 제1 도전 라인(52)에 공통적으로 오버랩되거나, 혹은 게이트 라인(2) 및 제2 도전 라인(54)에 공통적으로 오버랩될 수 있다. 제3 비아(46)는 게이트 라인(2), 제3 콘택 플러그(24), 및 제1 도전 라인(52)에 공통적으로 오버랩될 수 있다.
도 2를 참조하면, 도 1에 도시된 제1 마스크(80)에 의해 설계된 각 셀들로 구성된 전체 셀의 레이아웃을 포함하는 제2 마스크(82)를 설계할 수 있다.
설명의 편의를 위해서 도면 상에서는 제2 마스크(82)의 일부 영역 즉, 상기 제1 방향으로 서로 이웃하는 제1 및 제2 셀들 영역의 레이아웃만을 도시하였으나, 발명의 개념은 이에 한정되지는 않는다. 즉, 제2 마스크(82)는 2개 이상의 복수의 셀들이 상기 제1 및 제2 방향들을 따라 적절히 배치된 전체 셀의 레이아웃을 포함할 수 있다.
이하에서는, 제2 마스크(82)에서 제1 셀 영역을 "I"로 표시하고, 제2 셀 영역을 "II"로 표시하기로 한다.
도 3을 참조하면, 제2 절연 블록(34)의 레이아웃을 포함하는 제3 마스크(84)를 설계할 수 있다.
제2 절연 블록(34)은 제1 및 제2 영역들(I, II) 사이의 경계 영역, 혹은 이에 인접한 각 제1 및 제2 영역들(I, II) 내에 형성될 수 있으며, 제1 도전 라인(52)에 오버랩될 수 있다. 이에 따라, 제1 도전 라인(52)은 제2 절연 블록(34)에 의해서 상기 제1 방향으로 2개로 분리될 수 있다. 예시적인 실시예들에 있어서, 제2 절연 블록(34)에 의해 제1 도전 라인(52)이 완전히 분리될 수 있도록, 제2 절연 블록(34)의 상기 제2 방향으로의 길이는 제1 도전 라인(52)의 상기 제2 방향으로의 폭보다 크거나 같을 수 있다.
예시적인 실시예들에 있어서, 제2 절연 블록(34)은 상기 제1 방향을 따라 배치된 게이트 라인들(2) 사이에 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 절연 블록(34)은 서로 이격되도록 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 배치된 제1 도전 라인들(52)에 각각 오버랩되도록 배치되는 제2 절연 블록들(34)은 상기 제2 방향으로 서로 접촉하지 않을 수 있다. 이때, 제2 절연 블록들(34) 중 적어도 하나는 상기 경계 영역이 아니라 이에 인접하는 제1 및 제2 영역들(I, II) 내에 형성될 수 있다.
예시적인 실시예들에 있어서, 서로 이웃하는 제2 절연 블록들(34)은 상기 제2 방향으로 나란히 배치되지 않을 수 있다. 즉, 서로 이웃하는 제2 절연 블록들(34)은 상기 제2 방향으로 서로 오버랩되지 않도록 배치될 수 있다.
서로 이웃하는 제2 절연 블록들(34)이 상기 제2 방향으로 나란해 배치되지 않으며 또한 서로 이격되므로, 이후 실제로 기판 상에 각 제2 절연 블록들(34)을 형성하는 공정은 이웃하는 제2 절연 블록들(34)에 영향을 받지 않고 원활하게 수행될 수 있다.
예시적인 실시예들에 있어서, 제2 절연 블록들(34)은 실질적으로 서로 동일한 크기를 가질 수 있으며, 또한 실질적으로 서로 동일한 형상을 가질 수 있다. 이에 따라, 제2 절연 블록들(34)에 의해 분리되는 각 제1 도전 라인들(52) 부분은 제2 절연 블록들(34)의 위치에 상관없이 모두 실질적으로 동일한 형상을 가질 수 있다.
이와는 달리, 도 8을 참조하면, 제2 절연 블록들(34) 중 적어도 하나는 다른 제2 절연 블록들(34)과 상기 제1 방향으로의 길이가 다를 수도 있다. 예를 들어, 다른 제2 절연 블록들(34)보다 상기 제1 방향으로 큰 길이를 갖는 제2 절연 블록(34)이 오버랩되는 제1 도전 라인(52)은, 이후 실제로 기판 상에 구현될 때 제2 절연 블록(34)에 의해 긴 길이만큼 커팅되므로, 제1 도전 라인(52)의 나머지 부분을 통해 흐르는 전기적 신호의 알씨-딜레이(RC-delay)가 감소할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 영역들(I, II) 사이의 경계 영역에 인접하는 제1 영역(I) 내의 제1 내지 제3 비아들(42, 44, 46) 중 하나와 제2 영역(II) 내의 제1 내지 제3 비아들(42, 44, 46) 중 하나 사이의 거리가 일정 거리의 이하인 경우, 이들 사이에 배치되는 제2 절연 블록(34)은 상기 경계 영역에 배치될 수 있다. 이와는 달리, 제1 및 제2 영역들(I, II) 사이의 경계 영역에 인접하는 제1 영역(I) 내의 제1 내지 제3 비아들(42, 44, 46) 중 하나와 제2 영역(II) 내의 제1 내지 제3 비아들(42, 44, 46) 중 하나 사이의 거리가 상기 일정 거리를 초과하는 경우, 이들 사이에 배치되는 제2 절연 블록(34)은 상기 경계 영역에 인접하는 제1 영역(I) 혹은 제2 영역(II) 내에 배치될 수 있다. 예시적인 실시예들에 있어서, 상기 일정 거리는 상기 제1 방향을 따라 배치된 게이트 라인들(2)의 상기 제1 방향으로의 이격 거리의 2배일 수 있다.
도 3 내지 도 6은 전술한 방식에 따라 제2 절연 블록들(34)이 배치된 것을 예시적으로 도시하고 있다. 즉, 도 3 내지 도 5은 제1 및 제2 영역들(I, II) 사이의 경계 영역에 2개의 제2 절연 블록들(34)이 배치되고, 각 제1 및 제2 영역들(I, II) 내에 나머지 2개의 제2 절연 블록들(34)이 배치된 것을 도시하고 있으며, 도 6은 제1 및 제2 영역들(I, II) 사이의 경계 영역에 1개의 제2 절연 블록(34)이 배치되고, 제1 및 제2 영역들(I, II) 내에 각 1개 및 2개의 제2 절연 블록들(34)이 배치된 것을 도시하고 있다.
한편, 도 7은 도 3 내지 도 6과는 달리, 3개의 제2 절연 블록들(34)이 각각 3개의 제1 도전 라인들(52)에 오버랩되도록 배치되고 있으며, 나머지 하나의 제1 도전 라인(52)에는 제2 절연 블록(34)이 배치되지 않는 것을 도시하고 있다. 즉, 필요에 따라서 특정 제1 도전 라인(52)에는 제2 절연 블록(34)이 배치되지 않을 수도 있다. 이 경우, 제1 도전 라인(52)이 실제로 기판 상에 형성되면, 제1 도전 라인(52)의 제1 영역(I) 및 제2 영역(II) 내의 부분은 다른 매개 부재 없이도 동일한 신호를 인가받을 수 있다.
도 9를 참조하면, 제4 내지 제6 비아들(62, 64, 66), 및 제3 내지 제5 도전 라인들(72, 74, 76)의 레이아웃을 포함하는 제4 마스크(86)를 설계할 수 있다.
예시적인 실시예들에 있어서, 각 제3 내지 제5 도전 라인들(72, 74, 76)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 배치될 수 있다. 이때, 제5 도전 라인(76)은 제1 및 제2 영역들(I, II) 사이의 경계 영역에 배치될 수 있으며, 제3 및 제4 도전 라인들(72, 74)은 상기 경계 영역에 인접한 제1 및 제2 영역들(I, II) 내에 각각 배치될 수 있다. 도 9에서는 제1 및 제2 영역들(I, II) 사이의 경계 영역 및 이에 인접하는 제1 및 제2 영역들(I, II) 내에 배치된 제3 내지 제5 도전 라인들(72, 74, 76)만을 도시하고 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 각 제1 및 제2 영역들(I, II)에는 다른 도전 라인들이 더 배치될 수도 있다.
예시적인 실시예들에 있어서, 각 제3 내지 제5 도전 라인들(72, 74, 76)은 상기 제1 방향으로 배치된 게이트 라인들(2) 사이에 배치될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
제4 내지 제6 비아들(62, 64, 66)은 제3 내지 제5 도전 라인들(72, 74, 76) 중 하나와 제1 및 제2 도전 라인들(52, 54) 중 하나에 공통적으로 오버랩되도록 배치될 수 있다. 이때, 제6 비아(66)는 제1 및 제2 영역들(I, II) 사이의 경계 영역에 배치될 수 있으며, 제4 및 제5 비아들(62, 64)은 상기 경계 영역에 인접한 제1 및 제2 영역들(I, II) 내에 각각 배치될 수 있다.
한편, 도 10은 도 7을 참조로 설명한 제3 마스크(84) 상에 오버랩되도록 설계된 제4 마스크(86)를 도시하고 있다.
전술한 바와 같이, 제2 절연 블록들(34)이 상기 경계 영역뿐만 아니라 제1 및 제2 영역들(I, II) 내에도 복수 개로 배치되며 또한 상기 제2 방향을 따라 서로 나란하게 배치되지 않으므로, 제1 및 제5 도전 라인들(52, 76)에 공통적으로 오버랩되는 제6 비아(66)가 상기 경계 영역에 배치될 수 있다. 즉, 제1 및 제5 도전 라인들(52, 76)이 실제로 구현되는 경우, 셀들 사이의 경계 영역에 형성된 제5 도전 라인(76)이 제6 비아(66)를 통해 하부의 제1 도전 라인(52)에 전기적 신호를 인가할 수 있다.
또한, 예를 들어 제2 영역(II) 내에 배치된 제4 도전 라인(74)과 제1 도전 라인(52)에 공통적으로 오버랩되는 제5 비아(64)가 배치될 수 있다. 이에 따라, 제1 및 제4 도전 라인들(52, 74)이 실제로 구현되는 경우, 제2 셀 내에 배치된 제4 도전 라인(74)이 제5 비아(64)를 통해 하부의 제1 도전 라인(52)의 상기 제1 셀 내의 부분에도 전기적 신호를 인가할 수 있다. 즉, 상기 제1 셀 내의 제1 도전 라인(52) 부분은 상기 제2 셀 내의 제4 도전 라인(74)에 의해 전기적 신호를 인가받을 수 있으며, 반대로 상기 제2 셀 내의 제1 도전 라인(52) 부분은 상기 제2 셀 내의 제3 도전 라인(72)에 의해 전기적 신호를 인가받을 수도 있다.
도 11 및 도 12는 비교예에 따른 반도체 장치의 레이아웃 설계 방법을 설명하기 위한 평면도들이다.
도 11을 참조하면, 도 3을 참조로 설명한 것과 유사하게, 제3 절연 블록(38)의 레이아웃을 포함하는 제5 마스크(94)를 설계할 수 있다.
다만, 제2 절연 블록(34)과는 달리, 제3 절연 블록(38)은 제1 및 제2 영역들(I, II) 사이의 경계 영역에 상기 제2 방향으로 연장되도록 배치될 수 있다. 즉, 제1 및 제2 영역들(I, II) 사이의 경계 영역에서 상기 제2 방향으로 배치된 복수의 제1 도전 라인들(52)에 공통적으로 오버랩되도록 배치될 수 있다.
도 12를 참조하면, 도 9를 참조로 설명한 것과 유사하게, 제4 및 제5 비아들(62, 64), 및 제3 내지 제5 도전 라인들(72, 74, 76)의 레이아웃을 포함하는 제6 마스크(96)를 설계할 수 있다.
다만, 제3 절연 블록(38)이 제1 및 제2 영역들(I, II) 사이의 경계 영역에 배치되어 있으므로, 상기 경계 영역에 배치되는 제5 도전 라인(76)과 제1 도전 라인(52)에 공통적으로 오버랩되는 제6 비아(66)가 배치되지 않는다. 이에 따라, 제1 및 제5 도전 라인들(52, 76)이 실제로 구현되는 경우, 셀들 사이의 경계 영역에 형성된 제5 도전 라인(76)이 하부의 제1 도전 라인(52)에 이들 사이에 형성되는 비아를 통해 전기적 신호를 인가할 수 없다.
또한, 제3 절연 블록(38)에 의해 각 제1 도전 라인들(52)의 제1 영역(I)에 배치된 부분과 제2 영역(II)에 배치된 부분 사이 분리될 수 있다. 이에 따라, 제1 내지 제4 도전 라인들(52, 54, 72, 74)이 실제로 구현될 경우, 상기 제1 셀 내의 제1 도전 라인(52) 부분은 제4 및 제5 비아들(62, 64)을 통해 상기 제2 셀 내의 제4 도전 라인(74)으로부터 전기적 신호를 인가받을 수 없으며, 반대로 상기 제2 셀 내의 제1 도전 라인(52) 부분은 제4 및 제5 비아들(62, 64)을 통해 상기 제2 셀 내의 제3 도전 라인(72)으로부터 전기적 신호를 인가받을 수 없다.
도 13 내지 도 41은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 13, 15, 18, 22, 25, 29, 32, 34 및 36은 평면도들이고, 도 14, 16-17, 19-21, 23-24, 26-28, 30-31, 33, 35 및 37-41은 단면도들이다. 이때, 도 14, 19, 21, 23, 26 및 37은 대응하는 각 평면도들의 A-A'선을 절단한 단면도들이고, 도 16, 27 및 38은 대응하는 각 평면도들의 B-B'선을 절단한 단면도들이며, 도 17, 20, 24, 28, 30 및 39는 대응하는 각 평면도들의 C-C'선을 절단한 단면도들이고, 도 31 및 40은 대응하는 각 평면도들의 D-D'선을 절단한 단면도들이며, 도 33 및 35는 대응하는 각 평면도들의 E-E'선을 절단한 단면도들이고, 도 41은 대응하는 평면도의 F-F'선을 절단한 단면도이다.
상기 반도체 장치의 제조 방법 방법은 도 1 내지 도 10을 참조로 설명한 반도체 장치의 레이아웃 설계 방법을 이용한 것이므로, 이에 대한 자세한 설명은 생략한다.
도 13 및 도 14를 참조하면, 기판(100) 상부를 부분적으로 식각하여 제1 리세스(110)를 형성한 후, 제1 리세스(110)의 하부를 채우는 소자 분리 패턴(120)을 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
기판(100)은 제1 및 제2 영역들(I, II)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 영역들(I, II)은 각각 상기 반도체 장치의 제1 및 제2 셀들이 형성되는 영역일 수 있다. 비록 도면 상에서는 제1 및 제2 영역들(I, II)만이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 다른 셀들이 형성되는 영역들을 더 포함할 수 있다.
기판(100) 상에 제1 리세스(110)가 형성됨에 따라 액티브 영역(105) 및 필드 영역이 정의될 수 있다. 이때, 액티브 영역(105)은 액티브 핀(105)으로 지칭될 수도 있다.
예시적인 실시예들에 있어서, 액티브 핀(105)은 기판(100) 상면에 평행한 제1 방향으로 연장될 수 있으며, 기판(100) 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 소자 분리 패턴(120)은 제1 리세스(110)를 충분히 채우는 소자 분리막을 기판(100) 상에 형성하고, 기판(100) 상면이 노출될 때까지 상기 소자 분리막을 평탄화한 후, 제1 리세스(110) 상부가 노출되도록 상기 소자 분리막 상부를 제거함으로써 형성될 수 있다.
기판(100) 상에 소자 분리 패턴(120)이 형성됨에 따라서, 액티브 핀(105)은 소자 분리 패턴(120)에 의해 측벽이 둘러싸인 하부 액티브 패턴(105b), 및 소자 분리 패턴(120) 상면으로 돌출된 상부 액티브 패턴(105a)으로 구분될 수 있다.
도 15 내지 도 17을 참조하면, 기판(100) 상에 더미 게이트 구조물을 형성할 수 있다.
구체적으로, 기판(100)의 액티브 핀(105) 및 소자 분리 패턴(120) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막을 패터닝하여 더미 게이트 마스크(150)를 기판(100) 상에 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 상기 더미 게이트 구조물을 형성할 수 있다.
이에 따라, 기판(100) 상에는 순차적으로 적층된 더미 게이트 절연 패턴(130), 더미 게이트 전극(140) 및 더미 게이트 마스크(150)를 포함하는 상기 더미 게이트 구조물이 형성될 수 있다.
상기 더미 게이트 절연막, 상기 더미 게이트 전극막 및 상기 더미 게이트 마스크 막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic layer Deposition: ALD) 공정 등을 통해 형성될 수 있다. 이와는 달리, 상기 더미 게이트 절연막은 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수도 있으며, 이 경우에 상기 더미 게이트 절연막은 액티브 핀(105) 상면에만 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
도 18 내지 도 20을 참조하면, 상기 더미 게이트 구조물의 측벽에 게이트 스페이서(160)를 형성할 수 있다.
게이트 스페이서(160)는 기판(100)의 액티브 핀(105) 및 소자 분리 패턴(120) 상에 상기 더미 게이트 구조물을 커버하는 스페이서 막을 형성하고 이를 이방성 식각함으로써 형성할 수 있다. 이때, 게이트 스페이서(160)는 상기 더미 게이트 구조물의 상기 제1 방향으로의 양 측벽들 상에 각각 형성될 수 있으며, 상부 액티브 패턴(105a)의 상기 제2 방향으로의 양 측벽들 상에는 각각 핀 스페이서(170)가 형성될 수 있다.
도 21을 참조하면, 액티브 핀들(105) 중 일부는 커버하고 일부는 노출시키는 식각 마스크(180)를 형성한 후, 이를 사용하여 상기 노출된 액티브 핀들(105)의 각 상부 액티브 패턴(105a)을 제거함으로써, 하부 액티브 패턴들(105b)만을 포함하는 더미(dummy) 액티브 핀들을 형성할 수 있다.
예시적인 실시예들에 있어서, 식각 마스크(180)는 하나 혹은 복수 개의 액티브 핀들(105)을 노출시킬 수 있으며, 이에 따라 하나 혹은 복수 개의 더미 액티브 핀들이 형성될 수 있다. 도 21에서는 서로 인접하는 2개의 액티브 핀들(105)의 상부 액티브 패턴들(105a)이 제거되어 2개의 더미 액티브 핀들이 형성되는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
한편, 상기 더미 액티브 핀들을 형성할 때, 상부 액티브 패턴들(105a)의 측벽에 형성된 핀 스페이서들(170)도 함께 제거될 수 있다.
도 22 내지 도 24를 참조하면, 먼저 식각 마스크(180)를 제거한 후, 게이트 스페이서(160)에 인접한 액티브 핀(105)의 상부를 식각하여 제2 리세스(190)를 형성한다. 이하의 평면도들에서는, 도면의 복잡성을 피하기 위해서, 게이트 스페이서(160) 및 핀 스페이서(170)를 도시하지 않기로 한다.
구체적으로, 상기 더미 게이트 구조물 및 이의 측벽에 형성된 게이트 스페이서(160)를 식각 마스크로 사용하는 건식 식각 공정을 통해 액티브 핀(105)의 상부를 제거함으로써 제2 리세스(190)를 형성할 수 있다. 제2 리세스(190)가 형성될 때, 액티브 핀(105)에 인접하여 형성된 핀 스페이서(170)도 대부분 제거될 수 있으나, 그 하부는 잔류할 수도 있다. 또한, 상기 더미 액티브 핀들의 하부 액티브 패턴들(105b) 역시 부분적으로 혹은 전부가 제거되어 제3 리세스(200)가 형성될 수 있다.
한편 도면 상에서는, 액티브 핀(105) 중에서 상부 액티브 패턴(105a)의 일부만이 식각되어 제2 리세스(190)가 형성됨에 따라서, 제2 리세스(190)의 저면이 하부 액티브 패턴(105b)의 상면보다 높은 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
제3 리세스(200)를 커버하는 마스크(도시하지 않음)를 형성한 후, 제2 리세스(190)를 채우는 소스/드레인 층(210)을 형성할 수 있다.
예시적인 실시예들에 있어서, 소스/드레인 층(210)은 제2 리세스(190)에 의해 노출된 액티브 핀(105)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장(SEG) 공정을 수행함에 따라서, 소스/드레인 층(210)으로서 단결정의 실리콘-게르마늄 층이 형성될 수 있다. 또한, 상기 선택적 에피택시얼 성장(SEG) 공정은 p형 불순물 소스 가스를 함께 사용할 수 있으며, 이에 따라 소스/드레인 층(210)으로서 p형 불순물이 도핑된 단결정 실리콘-게르마늄 층이 형성될 수 있다. 이에 따라, 소스/드레인 층(210)은 피모스(PMOS) 트랜지스터의 소스/드레인 영역 역할을 수행할 수 있다.
소스/드레인 층(210)은 수직 방향뿐만 아니라 수평 방향으로도 성장하여 제2 리세스(190)를 채울 수 있으며, 상부가 게이트 스페이서(160) 측벽에 접촉하도록 성장할 수도 있다.
다만, 예시적인 실시예들에 있어서, 상기 제2 방향으로 서로 이웃하는 액티브 핀들(105) 사이의 거리가 작은 경우, 각 액티브 핀들(105) 상으로 성장하는 각 소스/드레인 층들(210)이 서로 연결되어 병합될 수 있다. 도면 상에서는 상기 제2 방향으로 서로 이웃하는 2개의 액티브 핀들(105) 상부로 각각 성장한 2개의 소스/드레인 층들(210)이 서로 병합된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 임의의 복수의 소스/드레인 층들(210)이 서로 병합될 수 있다.
지금까지는 피모스(PMOS) 트랜지스터의 소스/드레인 역할을 수행하는 소스/드레인 층(210)에 대해 설명하였으나, 본 발명의 개념은 이에 한정되지는 않으며, 엔모스(NMOS) 트랜지스터의 소스/드레인 역할을 수행하는 소스/드레인 층(210)을 형성할 수도 있다.
이에 따라, 소스/드레인 층(210)으로서 단결정 실리콘 탄화물 층 혹은 단결정 실리콘 층이 형성될 수 있다. 한편, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등이 함께 사용되어 n형 불순물이 도핑된 단결정 실리콘 탄화물 층이 형성될 수 있다.
도 25 내지 도 28을 참조하면, 상기 마스크를 제거한 후, 상기 더미 게이트 구조물, 게이트 스페이서(160), 소스/드레인 층(210) 및 핀 스페이서(170)를 커버하는 절연막(220)을 기판(100) 상에 충분한 높이로 형성한 후, 상기 더미 게이트 구조물에 포함된 더미 게이트 전극(140)의 상면이 노출될 때까지 절연막(220)을 평탄화한다.
이때, 더미 게이트 마스크(150)도 함께 제거될 수 있으며, 게이트 스페이서(160)의 상부도 제거될 수 있다. 한편, 서로 병합된 소스/드레인 층들(210)과 소자 분리 패턴(120) 사이에는 절연막(220)이 모두 채워지지 않을 수 있으며, 이에 따라 에어 갭(225)이 형성될 수 있다.
상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
이후, 노출된 더미 게이트 전극(140) 및 그 하부의 더미 게이트 절연 패턴(130)을 제거하여, 게이트 스페이서(160)의 내측벽 및 액티브 핀(105)의 상면을 노출시키는 제1 개구(230)를 형성하고, 제1 개구(230)를 채우는 게이트 구조물(280)을 형성할 수 있다.
게이트 구조물(280)은 예를 들어, 다음과 같은 공정들을 수행함으로써 형성될 수 있다.
먼저, 제1 개구(230)에 의해 노출된 액티브 핀(105) 상면에 대한 열산화 공정을 수행하여 인터페이스 패턴(240)을 형성한 후, 인터페이스 패턴(240), 소자 분리 패턴(120), 게이트 스페이서(160) 및 절연막(220) 상에 게이트 절연막 및 일함수 조절막을 순차적으로 형성하고, 제1 개구(230)의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 일함수 조절막 상에 형성한다.
한편, 인터페이스 패턴(240)은 열산화 공정 대신에 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정 등을 통해 형성될 수도 있으며, 이 경우에 인터페이스 패턴(240)은 액티브 핀(105) 상면뿐만 아니라 소자 분리 패턴(120) 상면, 및 게이트 스페이서(160)의 내측벽 상에도 형성될 수 있다.
이후, 절연막(220)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막 및 상기 게이트 절연막을 평탄화하여, 인터페이스 패턴(240) 상면, 소자 분리 패턴(120) 상면, 및 게이트 스페이서(160)의 내측벽 상에 순차적으로 적층된 게이트 절연 패턴(250) 및 일함수 조절 패턴(260)을 형성하고, 일함수 조절 패턴(260) 상에 제1 개구(230)의 나머지 부분을 채우는 게이트 전극(270)을 형성할 수 있다. 이에 따라, 게이트 전극(270)의 저면 및 측벽은 일함수 조절 패턴(260)에 의해 커버될 수 있다.
순차적으로 적층된 인터페이스 패턴(240), 게이트 절연 패턴(250), 일함수 조절 패턴(260) 및 게이트 전극(270)은 게이트 구조물(280)을 형성할 수 있으며, 소스/드레인 층(210)과 함께 트랜지스터를 형성할 수 있다. 상기 트랜지스터는 소스/드레인 층(210)의 도전형에 따라서 피모스(PMOS) 트랜지스터 혹은 엔모스(NMOS) 트랜지스터를 형성할 수 있다.
다만 도면의 복잡성을 피하기 위해서, 이하의 평면도들에서는 게이트 구조물(280)의 게이트 절연 패턴(250) 및 일함수 조절 패턴(260)은 도시하지 않기로 한다.
도 29 내지 도 31을 참조하면, 절연막(220), 게이트 구조물(280), 및 게이트 스페이서(160) 상에 캐핑막(290) 및 제1 층간 절연막(300)을 순차적으로 형성하고, 절연막(220), 캐핑막(290) 및 제1 층간 절연막(300)을 관통하면서 소스/드레인 층들(210)의 상면에 각각 접촉하는 제1 및 제2 콘택 플러그들(332, 334)을 형성한다.
제1 및 제2 콘택 플러그들(332, 334)은 예를 들어, 다음과 같은 공정들을 수행함으로써 형성될 수 있다.
먼저, 절연막(220), 캐핑막(290) 및 제1 층간 절연막(300)을 관통하면서 소스/드레인 층들(210)의 상면을 각각 노출시키는 제2 및 제3 개구들(310, 315)을 형성하고, 상기 노출된 소스/드레인 층들(210)의 상면, 제2 및 제3 개구들(310, 315)의 측벽 및 제1 층간 절연막(300) 상면에 제1 금속막을 형성한 후, 열처리 공정을 수행하여 소스/드레인 층(210) 상부에 제1 금속 실리사이드 패턴(320)을 형성할 수 있다.
이후, 제1 금속 실리사이드 패턴(320) 상면, 제2 및 제3 개구들(310, 315)의 측벽 및 제1 층간 절연막(300) 상면에 제1 배리어 막을 형성하고, 상기 제1 배리어 막 상에 제2 및 제3 개구들(310, 315)을 채우는 제2 금속막을 형성한 후, 제1 층간 절연막(300) 상면이 노출될 때까지 상기 제2 금속막 및 상기 제1 배리어 막을 평탄화할 수 있다.
이에 따라, 제1 금속 실리사이드 패턴(320) 상에 제2 및 제3 개구들(310, 315)을 각각 채우는 제1 및 제2 콘택 플러그들(332, 334)이 형성될 수 있다.
각 제1 및 제2 콘택 플러그들(332, 334)는 제2 금속 패턴(도시되지 않음) 및 이의 저면 및 측벽을 커버하는 제1 배리어 패턴(도시되지 않음)을 포함할 수 있다.
각 제1 및 제2 콘택 플러그들(332, 334)은 상기 제2 방향으로 일정한 길이만큼 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
도 32 및 도 33을 참조하면, 제1 층간 절연막(300), 및 제1 및 제2 콘택 플러그들(332, 334) 상에 제2 층간 절연막(340)을 형성한 후, 제2 층간 절연막(340), 제1 층간 절연막(300), 및 캐핑막(290)을 관통하여 게이트 구조물들(280) 중 하나의 상면을 노출시키는 제4 개구(도시하지 않음)와, 제2 층간 절연막(340), 제1 층간 절연막(300), 제2 콘택 플러그(334)의 일부, 및 캐핑막(290)을 관통하여 게이트 구조물들(280) 중 적어도 하나의 상면을 노출시키는 제5 개구(도시하지 않음)를 형성하고, 이를 각각 채우는 제3 및 제4 콘택 플러그들(352, 354)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제5 개구는 제2 콘택 플러그(334)의 일부 측벽을 함께 노출시킬 수 있으며, 예를 들어, 게이트 구조물(280)을 사이에 두고 상기 제1 방향으로 서로 인접하도록 2개의 제2 콘택 플러그들(334)이 형성된 경우, 이들의 서로 마주보는 각 일 측벽들을 노출시킬 수 있다.
일 실시예에 있어서, 제3 및 제4 콘택 플러그들(352, 354)은 상기 제4 및 제5 개구들의 저면 및 측벽, 및 제2 층간 절연막(340) 상면에 제2 배리어 막을 형성하고, 상기 제2 배리어 막 상에 상기 제4 및 제5 개구들을 채우는 제3 금속막을 형성한 후, 제2 층간 절연막(340) 상면이 노출될 때까지 상기 제3 금속막 및 상기 제2 배리어 막을 평탄화함으로써 형성할 수 있다. 이에 따라, 각 제3 및 제4 콘택 플러그들(352, 354)는 제3 금속 패턴(도시되지 않음) 및 이의 저면 및 측벽을 커버하는 제2 배리어 패턴(도시되지 않음)을 포함할 수 있다.
도 34 및 도 35를 참조하면, 제2 층간 절연막(340), 및 제3 및 제4 콘택 플러그들(352, 354) 상에 제3 층간 절연막(360)을 형성하고, 제3 층간 절연막(360)의 상부를 관통하는 제1 및 제2 도전 라인들(392, 394)과, 제3 층간 절연막(360)의 하부 및 제2 층간 절연막(340)을 관통하는 제1 비아(382)와, 제3 층간 절연막(360)의 하부를 관통하는 제2 및 제3 비아들(384, 386)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 도전 라인들(392, 394) 및 제1 내지 제3 비아들(382, 384, 386)은 듀얼 다마신(dual damascene) 공정에 의해 동시에 형성될 수 있다. 이에 따라, 각 제1 및 제2 도전 라인들(392, 394) 및 각 제1 내지 제3 비아들(382, 384, 386)은 예를 들어, 제4 금속 패턴(도시되지 않음) 및 이의 저면 및 측벽을 커버하는 제3 배리어 패턴(도시되지 않음)을 포함하도록 형성될 수 있다.
이와는 달리, 제1 및 제2 도전 라인들(392, 394) 및 제1 내지 제3 비아들(382, 384, 386)은 싱글 다마신(single damascene) 공정에 의해 독립적으로 형성될 수도 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 도전 라인들(392, 394)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 비아(382)는 제1 도전 라인(392) 혹은 제2 도전 라인(394) 하부에 형성되어 제1 콘택 플러그(332) 혹은 제2 콘택 플러그(334) 상면에 접촉할 수 있다. 제2 비아(384)는 제1 도전 라인(392) 혹은 제2 도전 라인(394) 하부에 형성되어 제3 콘택 플러그(352) 상면에 접촉할 수 있다. 제3 비아(386)는 제1 도전 라인(392) 혹은 제2 도전 라인(394) 하부에 형성되어 제4 콘택 플러그(354) 상면에 접촉할 수 있다.
이후, 제1 도전 라인(392)의 일부를 대체하는 제1 및 제2 절연 블록들(372, 374)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 절연 블록들(372, 374)은 제1 도전 라인(392)의 일부만을 노출시키는 마스크(도시되지 않음)를 제3 층간 절연막(360) 상에 형성한 후, 이를 식각 마스크로 사용하여 상기 노출된 제1 도전 라인(392) 부분을 제거하여 제6 개구(도시하지 않음)를 형성하고, 상기 제6 개구를 채우는 절연막을 형성한 후, 제3 층간 절연막(360) 상면이 노출될 때까지 상기 절연막을 평탄화함으로써 형성될 수 있다. 상기 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 절연 블록(372)은 각 제1 및 제2 영역들(I, II) 상에 형성될 수 있으며, 제2 절연 블록(374)은 도 3 내지 도 8을 참조로 설명한 제2 절연 블록(34)의 위치에 형성될 수 있다. 이에 따라, 제2 절연 블록들(374)은 제1 및 제2 영역들(I, II) 사이의 경계 영역 혹은 이에 인접한 각 제1 및 제2 영역들(I, II) 상에 서로 이격되도록 복수 개로 형성될 수 있으며, 이들을 형성하기 위한 상기 제6 개구는 예를 들어, 상기 제2 방향으로 연장되는 바(bar) 형상이 아니라, 각 제1 도전 라인들(392)에 오버랩되는 정사각형, 직사각형, 원형 혹은 타원 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 각 제1 도전 라인들(392)을 노출시키는 상기 제6 개구들은 동일한 크기 및 형상을 가질 수 있으며, 이에 따라 각 제1 도전 라인들(392)에서 제거되는 부분들은 서로 동일한 크기 및 형상을 가질 수 있다. 결국, 제1 도전 라인들(392) 내에 제2 절연 블록들(374)을 각각 형성하더라도, 잔류하는 제1 도전 라인들(392) 사이의 전기적 특성 산포가 발생하지 않을 수 있다.
지금까지는 제1 도전 라인(392)을 형성한 후, 제1 도전 라인(392)의 일부를 제2 절연 블록(374)으로 대체하는 방식을 설명하였으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 먼저 제3 층간 절연막(360) 상부의 원하는 위치에 제1 및 제2 절연 블록들(372, 374)을 형성한 후, 제1 및 제2 도전 라인들(392, 394)을 형성하는 것도 가능하다.
도 36 내지 도 41을 참조하면, 제3 층간 절연막(360), 및 제1 및 제2 도전 라인들(392, 394) 상에 제4 층간 절연막(400)을 형성하고, 제4 층간 절연막(400)의 상부를 관통하는 제3 내지 제5 도전 라인들(422, 424, 426)과, 제4 층간 절연막(400)의 하부를 관통하는 제4 내지 제6 비아들(412, 414, 416)을 형성할 수 있다.
예시적인 실시예들에 있어서, 각 제3 내지 제5 도전 라인들(422, 424, 426)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제5 도전 라인(426)은 제1 및 제2 영역들(I, II) 사이의 경계 영역 상에 형성될 수 있으며, 제3 및 제4 도전 라인들(422, 424)은 상기 경계 영역에 인접하는 제1 및 제2 영역들(I, II) 상에 각각 형성될 수 있다.
예시적인 실시예들에 있어서, 제4 비아(412)는 제3 도전 라인(422) 하부에 형성되어 제1 도전 라인(392) 혹은 제2 도전 라인(394) 상면에 접촉할 수 있다. 제5 비아(414)는 제4 도전 라인(424) 하부에 형성되어 제1 도전 라인(392) 혹은 제2 도전 라인(394) 상면에 접촉할 수 있다. 제6 비아(416)는 제5 도전 라인(426) 하부에 형성되어 제1 도전 라인(392) 혹은 제2 도전 라인(394) 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 영역들(I, II) 사이의 경계 영역 상에 형성된 제5 도전 라인(426)은 제6 비아(416)를 통해 하부의 제1 도전 라인(392) 혹은 제2 도전 라인(394)에 전기적 신호를 인가할 수 있다. 또한, 제2 영역(II) 상에 형성된 제4 도전 라인(424)은 제5 비아(414)를 통해 하부의 제1 도전 라인(392) 혹은 제2 도전 라인(394)의 제1 영역(I) 상의 부분에 전기적 신호를 인가할 수 있으며, 제1 영역(I) 상에 형성된 제3 도전 라인(422)은 제4 비아(412)를 통해 하부의 제1 도전 라인(392) 혹은 제2 도전 라인(394)의 제2 영역(II) 상의 부분에 전기적 신호를 인가할 수 있다.
전술한 공정들을 수행함으로써 상기 반도체 장치가 완성될 수 있다.
전술한 반도체 장치의 레이아웃 설계 방법, 반도체 장치의 제조 방법, 및 반도체 장치는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치의 배선 구조물에 적용될 수 있다.
2: 게이트 라인 12, 14, 24: 제1 내지 제3 콘택 플러그
32, 34, 38: 제1 내지 제3 절연 블록
42, 44, 46: 제1 내지 제3 비아 52, 54: 제1, 제2 도전 라인
62, 64, 66: 제4 내지 제6 비아 72, 74, 76: 제3 내지 제5 도전 라인
80, 82, 84, 86, 94, 96: 제1 내지 제6 마스크
100: 기판 105: 액티브 핀
110, 190, 200: 제1 내지 제3 리세스
120: 소자 분리 패턴 130: 더미 게이트 절연 패턴
140: 더미 게이트 전극 150: 더미 게이트 마스크
160: 게이트 스페이서 170: 핀 스페이서
180: 식각 마스크 210: 소스/드레인 층
220: 절연막 230, 310, 315: 제1 내지 제3 개구
280: 게이트 구조물 290: 캐핑막
300, 340, 360, 400: 제1 내지 제4 층간 절연막
332, 334, 352, 354: 제1 내지 제4 콘택 플러그
382, 384, 386, 412, 414, 416: 제1 내지 제6 비아
392, 394, 422, 424, 426: 제1 내지 제5 도전 비아

Claims (20)

  1. 제1 방향으로 각각 연장되며 상기 제1 방향과 교차하는 제2 방향으로 배치된 제1 도전 라인들을 각각 포함하는 셀들의 레이아웃을 설계하고;
    상기 제1 도전 라인들이 서로 연결되도록 상기 셀들을 상기 제1 방향을 따라 서로 인접하도록 배치하고; 그리고
    상기 셀들 사이의 경계 영역, 혹은 이에 인접하는 상기 각 셀들의 영역 내에 상기 각 제1 도전 라인들의 연결을 차단하기 위한 절연 블록들을 배치하는 것을 포함하는 반도체 장치의 레이아웃 설계 방법.
  2. 제1항에 있어서, 상기 절연 블록들 중 적어도 하나는 상기 경계 영역에 인접하는 상기 각 셀들 영역 내에 배치되는 반도체 장치의 레이아웃 설계 방법.
  3. 제1항에 있어서, 상기 절연 블록들 중에서 서로 이웃하는 것들은 상기 제2 방향으로 서로 오버랩되지 않도록 배치되는 반도체 장치의 레이아웃 설계 방법.
  4. 제1항에 있어서, 상기 절연 블록들은 실질적으로 서로 동일한 크기를 갖는 반도체 장치의 레이아웃 설계 방법.
  5. 제1항에 있어서, 상기 절연 블록들 중 적어도 하나는 다른 절연 블록들과 상기 제1 방향으로의 길이가 다른 반도체 장치의 레이아웃 설계 방법.
  6. 제1항에 있어서,
    상기 제2 방향으로 각각 연장되는 제2 도전 라인들을 상기 각 셀들 내 및 상기 셀들 사이의 경계 영역에 상기 제1 방향을 따라 배치하고; 그리고
    상부에서 보았을 때, 상기 제1 도전 라인들 중 하나 및 상기 제2 도전 라인들 중 하나에 각각 공통적으로 오버랩되도록 제1 비아들을 배치하는 것을 더 포함하는 반도체 장치의 레이아웃 설계 방법.
  7. 제6항에 있어서, 상기 제1 비아들 중 적어도 하나는 상기 셀들 사이의 경계 영역에 오버랩되도록 배치되는 반도체 장치의 레이아웃 설계 방법.
  8. 제6항에 있어서, 상기 셀들은 서로 인접하는 제1 및 제2 셀들을 포함하고,
    상기 제2 도전 라인들 중에서 상기 제2 셀 내에 배치된 적어도 하나의 제2 도전 라인은 상기 제1 도전 라인들 중 하나의 상기 제1 셀 내의 부분과 상기 제1 비아들 중 하나를 통해 연결되는 반도체 장치의 레이아웃 설계 방법.
  9. 제1항에 있어서, 상기 각 셀들은
    상기 제2 방향으로 각각 연장되고 상기 제1 방향으로 배치된 게이트 라인들;
    상기 게이트 라인들 사이에 배치된 제1 콘택 플러그들;
    상부에서 보았을 때, 상기 제1 콘택 플러그들 중 적어도 하나에 오버랩되는 제2 비아; 및
    상부에서 보았을 때, 상기 게이트 라인들 중 적어도 하나에 오버랩되는 제3 비아를 더 포함하는 반도체 장치의 레이아웃 설계 방법.
  10. 제9항에 있어서, 상기 셀들은 서로 인접하는 제1 및 제2 셀들을 포함하고,
    상기 절연 블록들을 배치하는 것은,
    상기 제1 및 제2 셀들 사이의 경계 영역에 인접하는 상기 제1 셀 내의 상기 제2 및 제3 비아들 중 하나와 상기 제2 셀 내의 상기 제2 및 제3 비아들 중 하나 사이의 거리가 일정 거리의 이하이면 상기 절연 블록을 이들 사이의 상기 경계 영역에 배치하고, 그렇지 않으면 상기 절연 블록을 이들 사이의 상기 경계 영역에 인접하는 상기 제1 셀 영역 혹은 상기 제2 셀 영역 내에 배치하는 것을 포함하는 반도체 장치의 레이아웃 설계 방법.
  11. 제10항에 있어서, 상기 일정 거리는 상기 게이트 라인들의 상기 제1 방향으로의 이격 거리의 2배인 반도체 장치의 레이아웃 설계 방법.
  12. 제1 방향으로 각각 연장되며 상기 제1 방향과 직교하는 제2 방향으로 배치된 제1 도전 라인들을 각각 포함하는 셀들을 상기 제1 방향으로 배치하여 상기 제1 도전 라인들이 서로 연결되도록 하고;
    상기 셀들 사이의 경계 영역, 혹은 이에 인접하는 상기 각 셀들의 영역 내의 상기 각 제1 도전 라인들에 부분적으로 오버랩되는 절연 블록들을 배치하고;
    상기 제2 방향으로 각각 연장되는 제2 도전 라인들을 상기 각 셀들 영역 내에 상기 제1 방향을 따라 배치하고; 그리고
    상부에서 보았을 때, 상기 제1 도전 라인들 중 하나 및 상기 제2 도전 라인들 중 하나에 각각 공통적으로 오버랩되도록 제1 비아들을 배치하는 것을 포함하는 반도체 장치의 레이아웃 설계 방법.
  13. 셀 영역들을 포함하는 기판 상에 제1 방향으로 각각 연장되는 제1 도전 라인들을 상기 제1 방향과 교차하는 제2 방향을 따라 형성하고;
    상기 제1 방향으로 상기 셀 영역들이 서로 접하는 경계 영역, 혹은 이에 인접하는 상기 각 셀 영역들 상에 상기 각 제1 도전 라인들의 일부를 대체하는 절연 블록들을 형성하고; 그리고
    상기 각 셀 영역들 상의 상기 제1 도전 라인들 상에 상기 제2 방향으로 각각 연장되며, 하부의 제1 비아들을 통해 상기 제1 도전 라인들과 각각 전기적으로 연결되는 제2 도전 라인들을 상기 제1 방향을 따라 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  14. 셀 영역들을 포함하는 기판 상에 제1 방향으로 각각 연장되며 상기 제1 방향과 교차하는 제2 방향을 따라 배치된 제1 도전 라인들;
    상기 제1 방향으로 상기 셀 영역들이 서로 접하는 경계 영역, 혹은 이에 인접하는 상기 각 셀 영역들 상에 형성되어, 상기 각 제1 도전 라인들을 커팅하는 절연 블록들; 및
    상기 각 셀 영역들 상의 상기 제1 도전 라인들 상에 상기 제2 방향으로 각각 연장되어 상기 제1 방향을 따라 배치되며, 하부의 제1 비아들을 통해 상기 제1 도전 라인들과 각각 전기적으로 연결된 제2 도전 라인들을 포함하는 반도체 장치.
  15. 제14항에 있어서, 상기 절연 블록들 중 적어도 하나는 상기 경계 영역에 인접하는 상기 각 셀 영역들 상에 형성된 반도체 장치.
  16. 제14항에 있어서, 상기 절연 블록들 중에서 서로 이웃하는 것들은 상기 제2 방향으로 서로 오버랩되지 않는 반도체 장치.
  17. 제14항에 있어서, 상기 제2 도전 라인들은 상기 경계 영역 상에도 형성되며,
    상기 제1 비아들 중 적어도 하나는 상기 경계 영역에 수직적으로 오버랩되는 반도체 장치.
  18. 제14항에 있어서, 상기 셀 영역들은 상기 제1 방향으로 서로 인접하는 제1 및 제2 셀 영역들을 포함하고,
    상기 제2 도전 라인들 중에서 상기 제2 셀 영역 상에 배치된 적어도 하나의 제2 도전 라인은 상기 제1 도전 라인들 중 하나의 상기 제1 셀 영역 상의 부분과 상기 제1 비아들 중 하나를 통해 전기적으로 연결된 반도체 장치.
  19. 제14항에 있어서,
    상기 기판 상에 상기 제2 방향으로 각각 연장되어 상기 제1 방향을 따라 배치된 게이트 라인들;
    상기 게이트 라인들 사이의 상기 기판 상에 형성된 제1 콘택 플러그들;
    상기 제1 콘택 플러그들 중 적어도 하나 상에 형성된 제2 비아; 및
    상기 게이트 라인들 중 적어도 하나 상에 형성된 제3 비아를 더 포함하는 반도체 장치.
  20. 제19항에 있어서, 상기 셀 영역들은 상기 제1 방향으로 서로 인접하는 제1 및 제2 셀 영역들을 포함하며,
    상기 제1 방향으로 배치된 상기 제1 셀 영역 상의 상기 제2 및 제3 비아들 중 상기 제1 및 제2 셀 영역들 사이의 경계 영역에 가장 인접한 제4 비아와, 상기 제4 비아로부터 상기 제1 방향으로 이격되는 상기 제2 셀 영역 상의 상기 제2 및 제3 비아들 중 상기 경계 영역에 가장 인접한 제5 비아 사이의 거리가 일정 거리 이하이고,
    상기 절연 블록들 중 적어도 하나는 상기 제4 및 제5 비아들 사이의 상기 경계 영역에 형성된 반도체 장치.
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