CN116469935A - 半导体器件及其制作方法 - Google Patents

Abstract

本发明公开了一种半导体器件及其制作方法，半导体器件包括衬底，多个有源区，浅沟渠隔离，以及多个埋藏式闸极。有源区设置在衬底的表面上，其中各有源区包含半导体层，半导体层与衬底之间具有第一界面。浅沟渠隔离设置在衬底上并环绕有源区。埋藏式闸极埋设在有源区内并位在第一界面之上。藉此，本发明得以在维持一定集成度的前提下，提升有源区之间的隔绝效果，改善了因提高集成水平而可能衍生的器件瑕疵的现象。

Description

半导体器件及其制作方法

技术领域

本发明涉及半导体器件及其制作方法，更具体地，涉及一种包括有源区与浅沟渠隔离的半导体器件及其制作方法。

背景技术

随着半导体器件微小化以及集成电路的复杂化，组件的尺寸不断地减小，结构亦不断地变化，因此，维持小尺寸半导体组件的效能为目前业界的主要目标。在半导体制作工艺中，多半是在衬底上定义出多个有源区(active area,AAs)作为基础，再在有源区上形成所需组件。一般来说，有源区为利用光刻及蚀刻等制作工艺在衬底上所形成的多个图案，但在尺寸微缩的要求下，有源区的宽度逐渐缩减，而各个有源区之间的间距也逐渐缩小，使得其制作工艺也面临许多限制与挑战，以至于无法满足产品需求。

发明内容

本发明的目的是提供一种半导体器件及其制作方法，系利用掩膜层定义有源区的轮廓，使得各所述有源区具有上宽下窄的截面轮廓，而各所述有源区之间的浅沟渠隔离则形成上窄下宽的截面轮廓。如此，所述半导体器件得以维持一定的集成水平，同时借助所述浅沟渠隔离有效地隔绝相邻的有源区，提供优化的绝缘效果。

为了实现上述目的，本发明的一个实施例提供了一种半导体器件，包括衬底，多个有源区，浅沟渠隔离，以及多个埋藏式闸极。所述有源区设置在所述衬底的所述表面上，其中各所述有源区包含半导体层，所述半导体层与所述衬底之间具有第一界面。所述浅沟渠隔离设置在所述衬底上并环绕所述有源区。所述埋藏式闸极埋设在所述有源区内并位在所述第一界面之上。

为了实现上述目的，本发明的一个实施例提供了一种半导体器件的制作方法，包括以下步骤。提供衬底，所述衬底具有一表面，在所述衬底的所述表面上形成多个有源区，其中各所述有源区内包含一半导体层，所述半导体层与所述衬底之间具有第一界面。在所述衬底上形成浅沟渠隔离，环绕所述有源区。在所述有源区内形成多个埋藏式闸极，所述埋藏式闸极位在所述第一界面之上。

附图说明

所附图示提供对于此实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。须注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1至图2所绘示为根据本发明第一实施例中半导体器件的示意图，其中：

图1为半导体器件的俯视示意图；以及

图2为图1沿着切线A-A’、B-B’的剖面示意图。

图3至图11绘示本发明第二实施例中半导体存储器件的制作工艺的示意图；其中：

图3为半导体器件在形成掩模层后的俯视示意图；

图4为图3沿着切线A-A’、B-B’的剖面示意图；

图5为半导体器件在进行沉积制作工艺后的剖面示意图；

图6为半导体器件在进行另一沉积制作工艺后的剖面示意图；

图7为半导体器件在形成半导体层后的剖面示意图；

图8为半导体器件在移除掩模层后的俯视示意图；

图9为图8沿着切线A-A’、B-B’的剖面示意图；

图10为半导体器件在进行切割制作工艺后的俯视示意图；以及

图11为图10沿着切线A-A’、B-B’的剖面示意图。

图12所绘示为根据本发明优选实施例中半导体器件的剖面示意图。

图13所绘示为根据本发明另一优选实施例中半导体器件的剖面示意图。

其中，附图标记说明如下：

10、20、30、40 半导体器件

100、200 衬底

102、104、204 沟渠

110 浅沟渠隔离

130 有源区

202 表面

210 有源片段

210a、310 有源区

211、213、311、313 侧壁

212 第一半导体子层

212a 第一界面

214 第二半导体子层

214a 第二界面

220 掩膜层

222 开口

230、230a、330 浅沟渠隔离

232、232a 绝缘层

234、234a 绝缘层

240 埋藏式闸极

242 介电层

244 闸极介电层

246 闸极

248 盖层

260 闸极线

262 半导体材料层

264 阻障层

266 导电层

268 盖层

270 间隙壁

280 绝缘结构

290 插塞

D1 第一方向

D2 第二方向

L21、L22 长度

S 1、S2 长度

W11 第一距离

W12 第二距离

W21、W22 长度

θ1、θ2 夹角

具体实施方式

为使熟习本发明所属技术领域之一般技艺者能更进一步了解本发明，下文特列举本发明之较佳实施例，并配合所附图示，详细说明本发明的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本发明的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

请先参照图1至图2，所绘示者为本发明第一实施例中半导体器件10的示意图。首先，如图1至图2所示，半导体器件10例如包括衬底100，例如是硅衬底、含硅衬底(如SiC、SiGe)或绝缘体上硅(silicon-on-insulator,SOI)衬底等，衬底100内形成至少一浅沟渠隔离(shallow trench isolation,STI)110，以在衬底100中定义出多个有源区(activearea,AAs)130。

在一实施例中，各有源区130的制作例如是系借助衬底100的图案化制作工艺，例如先在衬底100上形成一掩膜层(未绘示)并暴露出部分的衬底100，掩膜层包括可用以定义有源区130的多个图案(未绘示)，利用掩膜层进行一蚀刻工艺，移除部分的衬底100以形成至少一沟渠102、104，再进行沉积制作工艺，在沟渠102、104内形成一绝缘层(未绘示)，例如包括氧化硅、氮化硅或氮氧化硅等，并透过回蚀刻制作工艺形成顶面低于衬底100表面的浅沟渠隔离110，同时定义出有源区130。如此，浅沟渠隔离110可环绕有源区130设置，而有源区130突出浅沟渠隔离110表面的部分系为鳍片(fins)。然而，在另一实施例中，也可透过回蚀刻制作工艺形成顶面切齐衬底100表面的浅沟渠隔离(未绘示)，使得所定义出的有源区130为平面有源区(planar AAs,未绘示)。此外，有源区130的具体制作工艺并不以前述制作工艺为限。在另一实施例中，还可借助一自对准双重图案化(self-aligned doublepatterning,SADP)制作工艺，或者是一自对准反向图案化(self-aligned reversepatterning,SARP)制作工艺等制作用来定义有源区130的掩膜层，但并不以此为限。

在一实施例中，有源区130例如是相互平行且相互间隔地沿着第一方向D1延伸，并具有一相同长度S1，其中，第一方向D1优选为不平行于x方向或y方向的任一方向，如图1所示。并且，各有源区130沿着第一方向D1依序排列成复数个纵列，使得相邻的有源区130在垂直第一方向D1的第二方向D2上相互错位而整体呈现一特定排列，如图1所示的阵列排列(array arrangement)等，但并不限于此。在本实施例中，相邻的有源区130在第二方向D2被浅沟渠隔离110隔开出第一距离W11与第二距离W12，其中，第二距离W12因位在各有源区130端部邻接的位置而具有相对较大的距离，例如约为第一距离W11的2至2.5倍，但不以此为限。

由此，即完成本发明第一实施例的半导体器件10。后续，半导体器件10可继续用于形成其他半导体主动组件，以进一步提升后续形成器件的效能。举例来说，在后续的制作工艺中，可继续在半导体器件10的有源区130上形成晶体管组件(未绘示)，以作为鳍式场效应晶体管(fin field-effect transistor,未绘示)；或者，也可继续在半导体器件10的有源区130内与有源区130上分别形成晶体管组件(未绘示)与存储器组件(未绘示)，以作为动态随机存取存储器(dynamic random access memory,DRAM,未绘示)器件的最小组成单元(memory cell)并接收来自于位线(未绘示)及字线(未绘示)的电压信息。

本发明所属技术领域的一般技术者应可轻易了解，为能满足实际产品需求的前提下，本发明的半导体器件及其制作方法亦可能有其它态样或可以其他手段达成，并不限于前述。举例来说，在另一实施例中，半导体器件的有源区得以在维持一定集成度的前提下，进一步提升有源区之间的隔绝效果，以改善半导体器件因提高集成水平而可能衍生的器件瑕疵(如组件短路、错位或漏电流等)。下文将进一步针对本发明的半导体器件及其制作方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。

请先参照图3至图11，所绘示者为本发明第二实施例中半导体器件20的示意图。首先，如图3至图4所示，提供半导体器件20例如包括衬底200，例如是硅衬底、含硅衬底或绝缘体上硅衬底等，在衬底200上形成一掩膜层220并暴露出衬底200的部分表面202。掩膜层220包括多个开口222，例如是相互平行且相互间隔地沿着第一方向D1延伸，其中，第一方向D1优选为不平行x方向或y方向的任一方向，如图3所示。

在一实施例中，参考图3和图4所示，掩膜层220的制作例如是系借助图案化制作工艺，例如先在衬底200上形成完整覆盖衬底200表面202的掩膜材料层(未绘示)及光刻胶层(未绘示)，利用光刻胶层进行一蚀刻工艺，将光刻胶层的图案转移到掩膜材料层上，形成掩膜层220。需注意的是，由于掩膜层220在垂直衬底200的方向(未绘示)上具有一定厚度T1，例如约为30至40奈米(nm)，掩膜层220的各开口222在第一方向D1或第二方向D2上的截面皆呈现上宽下窄的轮廓，如图4所示。在一实施例中，开口222在第二方向D2上的截面的顶部具有相对较大的孔径，其长度L21例如约为20至30奈米，而截面的底部则具有相对较小的孔径，其长度L22例如约为10至20奈米，优选地约为长度L21的0.5至0.75倍，但不以此为限。在此情形下，掩膜层220在第二方向D2上的截面则呈现上窄下宽的相反轮廓，如图4所示，其中，截面的顶部具有相对较小的长度W21，截面的底部则具有相对较大的长度W22，优选地约为长度W21的1.5至2倍，但不以此为限。

如图5所示，在衬底200上进行第一沉积制作工艺，在各开口222内形成第一半导体子层212，使得第一半导体子层212填入但不填满各开口222。第一沉积制作工艺优选为选择性外延生长(selective epitaxial growth,SEG)制作工艺，但不以此为限。具体来说，第一半导体子层212例如是沿着<110>结晶面或<111>结晶面进行生长，优选地系沿着与如图4所示的表面202之间约具有50度至72度角度的方向，更优选地为53度，使得第一半导体子层212的截面呈现如图5所示的六边形(hexagon,又称sigmaΣ)、圆弧形(未绘示)或八边形(octagon,未绘示)等截面形状，并不以此为限。然而，在另一实施例中，第一沉积制作工艺也可是低温的沉积工艺，在各开口222内快速形成包括非晶或多晶材质的一材料层(未绘示)，再施行热处理制作工艺，利用高温将材料层改质为包括单晶材质的第一半导体子层212。

第一半导体子层212可根据实际器件需求而包括不同的材质，举例来说，当衬底200包括单晶硅衬底或是其他具有<100>结晶面的材质时，第一半导体子层212可选择包括锗、硅化锗(SiGe)或其他具有<110>结晶面或<111>结晶面的材质等，但不以此为限。在此设置下，由于材质相近与晶格差异的影响，第一半导体子层212与衬底200之间可形成第一界面212a，如图5所示。此外，在另一实施例中，第一沉积制作工艺还可通过单层或多层的方式来形成，使得第一半导体子层212内的异质原子(如锗原子)以浓度渐层的方式改变，或者在第一沉积制作工艺施行时，同步进行原位掺杂制作工艺，使得第一半导体子层212内的异质原子(如锗原子)具有渐变的浓度。整体来说，优选地是使第一半导体子层212的表面具有浓度相对较淡的锗原子，但不以此为限。

如图6所示，在第一半导体子层212上进行第二沉积制作工艺，在各开口222内形成第二半导体子层214并填满如图5所示的开口222的剩余部分。第二沉积制作工艺优选地为选择性外延生长制作工艺，但不以此为限。具体来说，第二半导体子层214例如同样沿着<110>结晶面或<111>结晶面进行生长，优选地系沿着约具有50度至72度角度的方向，更优选地为53度，使得第二半导体子层214的截面呈现如图6所示的六边形，但不以此为限。在其他实施例中，第二半导体子层214也可依据实际器件需求而具有其他截面形状，如圆弧形或八边形等。此外，在另一实施例中，第二沉积制作工艺也可是低温的沉积工艺，在各开口222(参考图5)内快速形成包括非晶或多晶材质的另一材料层(未绘示)，再施行热处理制作工艺，利用高温将另一材料层改质为包括单晶材质的第二半导体子层214。

在本实施例中，第二半导体子层214同样可根据实际器件需求而可包括不同的材质，例如包括锗、硅化锗(SiGe)或其他具有<110>结晶面或<111>结晶面的材质等，并且第二半导体子层214优选地包括晶格大于第一半导体子层212的材质。举例来说，若当第一半导体子层212包括晶格较小的单晶锗时，第二半导体子层214包括晶格较大的硅化锗、硅化锗硼(SiGeB)等，但不以此为限。在此设置下，由于材质相近与晶格差异的影响，第二半导体子层214与第一半导体子层212之间可形成第二界面214a，并且，第二界面214a的截面轮廓例如具有如图6所示的六边形或圆弧形，但不以此为限。此外，第二沉积制作工艺同样可通过单层或多层的方式来形成，使得第二半导体子层214内的异质原子(如锗原子)以渐层的方式改变，或者在第二沉积制作工艺施行时，同步进行原位掺杂制作工艺，使得第二半导体子层214内的异质原子(如锗原子)具有渐变的浓度。整体来说，优选地是使第二半导体子层214的表面具有相对较淡的锗原子或者无锗原子，但不以此为限。在一实施例中，第二半导体子层214与第一半导体子层212也可选择包括相同材质(如硅化锗)，其中，第一半导体子层212中异质原子(如锗原子)的浓度大于第二半导体子层214中异质原子的浓度。

如图7所示，进行平坦化制作工艺，移除超出掩膜层220(参考图6)表面的第二半导体子层214，使得依序堆叠在衬底200上的第一半导体子层212及第二半导体子层214共同组成一半导体层，如此，形成各开口222(参考图4)内的半导体层即形成半导体器件20(参考图3)的多个有源片段210。需注意的是，各有源片段210包括复合材质(第一半导体子层212及第二半导体子层214)，其具有不同于衬底200的材质及晶格大小，使得半导体层与衬底200之间具有第一界面212a，而半导体层内还具有第二界面214a，介于第一半导体子层212及第二半导体子层214之间。

需特别说明的是，在本实施例中，各有源片段210的轮廓系由各开口222定义，因而在第一方向D1或第二方向D2上的截面皆相应地具有上宽下窄的轮廓，如图7所示。在一实施例中，参考图7，有源片段210在第二方向D2上的截面顶部具有相对较大的长度L21，例如约为20至30奈米，而有源片段210在第二方向D2上的截面底部则具有相对较小的长度L22，例如约为10至20奈米，约为长度L21的0.5至0.75倍，但不以此为限。

如图8至图9所示，移除掩膜层220(参考图7)，以在有源片段210之间形成沟渠204。在本实施例中，沟渠204的轮廓系由如图7所示的掩膜层220定义，使得沟渠204在第二方向D2上的截面呈现上窄下宽的轮廓，如图9所示。在一实施例中，参考图9，沟渠204在第二方向D2上的截面顶部具有相对较小的孔径，其约具有长度W21，而沟渠204在第二方向D2上的截面底部则具有相对较大的孔径，其约具有长度W22系约为孔径W21的1.5至2倍，但不以此为限。而后，依序进行沉积制作工艺及回蚀刻制作工艺，在各有源片段210之间形成顶面低于有源片段210顶面的绝缘层232，例如包括氧化硅、氮化硅或氮氧化硅等，但不以此为限。在另一实施例中，也可选择形成顶面与有源片段210的顶面齐高的一绝缘层(未绘示)。在此设置下，各有源片段210在第二方向D2上得以借助截面轮廓呈现上窄下宽的绝缘层232获得优化的绝缘效果，同时，各有源片段210在第二方向D2上呈现上宽下窄的截面轮廓还能维持一定的集成水平。

如图10至图11所示，进行切割(fin cut)制作工艺，移除有源片段210中不必要的部分，形成多个有源区210a，其中，各有源区210a相互平行且相互间隔地沿着第一方向D1延伸并具有相同长度S2，而各有源区210a突出绝缘层232表面的部分系为鳍片。需特别说明的是，有源区210a在第一方向D1或第二方向D2上的侧壁系分别由如图7所示的掩膜层220定义，或在切割制作工艺中经蚀刻工艺形成，因而具有不同的斜率。具体来说，各有源区210a在第一方向D1上的截面具有倾斜程度不同的两相对侧壁211、213，其中，侧壁211系在两次沉积制作工艺中由掩膜层220(参考图7)定义其轮廓，侧壁211与衬底200的表面202之间所夹设出的夹角θ1受到第一半导体子层212、第二半导体子层214生长方向影响，约具有50度至72度的角度，优选地为53度，但不以此为限。侧壁213则系在切割制作工艺中经蚀刻工艺形成，故呈现相对笔直的轮廓，而侧壁213与衬底200的表面202之间所夹设出的夹角θ2明显大于夹角θ1，例如约为60度至80度的角度，但不以此为限。

之后，再如图10至图11所示，依序进行另一沉积制作工艺及回蚀刻制作工艺，在移除部分有源片段210(参考图8)的位置重新形成顶面低于有源区210a顶面的绝缘层234，例如包括与绝缘层232相同或不同的材质，如氧化硅、氮化硅或氮氧化硅等，但不以此为限。如此，绝缘层232及绝缘层234可共同组成半导体器件20的浅沟渠隔离230，环绕各有源区210a。也就是说，半导体器件20的浅沟渠隔离230也可包括复合材质(绝缘层232及绝缘层234)，一部分的浅沟渠隔离230(即绝缘层232)在切割制作工艺进行前即形成，系在第二方向D2上位在相邻的有源区210a之间，环绕大部分的有源区210a，而另一部分(即绝缘层234)则在第一方向D1上位在各有源区210a端部邻接的位置，如图10所示，但不以此为限。

此外，参考图10，浅沟渠隔离230的制作方式并不限于前述。在另一实施例中，也可选择在移除掩膜层220(参考图7)之前或之后，直接进行切割制作工艺，再一并形成具有单一材质的浅沟渠隔离(未绘示)。或者，在进行切割制作工艺前，也可先形成顶面与有源片段210(参考图8)顶面齐高的绝缘层(未绘示)，然后，在进行切割制作工艺后，在移除有源片段210的位置同样填入顶面与有源区210a顶面齐高的另一绝缘层(未绘示)，形成顶面切齐有源区210a顶面的浅沟渠隔离(未绘示)，使得有源区210a成为平面式有源区；或是，最后再一起进行回蚀刻制作工艺，蚀刻绝缘层与另一绝缘层的顶面至低于有源区210a顶面的位置，形成浅沟渠隔离230。

由此，参考图10和图11，即完成本发明第二实施例的半导体器件20的制作。依据本实施例的制作方法，系反向利用如图4所示的掩膜层220定义有源区210a的轮廓，使得各有源区210a形成上宽下窄的截面轮廓，而各有源区210a之间的浅沟渠隔离230则形成上窄下宽的截面轮廓。在此设置下，半导体器件20的有源区210a得以维持一定的集成水平，同时借助截面轮廓呈现上窄下宽的浅沟渠隔离230有效地隔绝相邻的有源区210a，提供优化的绝缘效果。因此，本实施例的半导体器件20具有改良后的结构优势，可继续用于形成其他半导体主动组件，以进一步提升后续形成器件的效能。举例来说，在后续的制作工艺中，可继续在半导体器件20的有源区210a上形成晶体管组件(未绘示)，以作为鳍式场效应晶体管(未绘示)；或者，可继续在半导体器件20的有源区210a内与有源区210a上分别形成晶体管组件(未绘示)与存储器组件(未绘示)，以作为动态随机存取存储器器件(未绘示)的最小组成单元。

请参照图12，所绘示者为本发明优选实施例中半导体器件30的示意图。本实施例的半导体器件30的结构大体上与前述第二实施例中的半导体器件20的结构相同，同样包括有源区210a及浅沟渠隔离230a(包括绝缘层232a及绝缘层234a)，并且，本实施例的半导体器件30在前端的制作方法大体上与前述第二实施例中的半导体器件20的制作方法相同，如图3至图11所示，相同之处在此不再赘述。本实施例的半导体器件30与前述第二实施例的主要差异在于，浅沟渠隔离230a的顶面切齐有源区210a的顶面，并且，在形成如图10及图11所示的结构后，在有源区210a内形成多个埋藏式闸极240，并且，在有源区210a上形成交替排列的多条闸极线260与多个插塞290。

具体来说，衬底200上例如包括组件积集度相对较高的存储区域(cell region,未绘示)、以及组件积集度相对较低的周边区域(pierphery region,未绘示)，首先，在存储区域内形成多个埋藏式闸极240，穿过有源区210a。虽然本实施例的附图中并未具体绘出有源区210a及埋藏式闸极240的整体延伸方向，但本领域者应可轻易理解若由一俯视图(未绘示)来看，埋藏式闸极240例如是沿着如图10所示的x方向延伸而同时与多个有源区210a与浅沟渠隔离230a交错。

如图12所示，各埋藏式闸极240包括由下而上依序堆叠的介电层242、闸极介电层244、闸极246以及盖层248，其中，各埋藏式闸极240的盖层248的表面可切齐有源区210a的表面，使得各埋藏式闸极240得以作为半导体器件30的埋藏式字线(buried word line,BWL)，并在后续的制作工艺中得以进一步形成位在衬底200内的一晶体管组件(未绘示)。在一实施例中，埋藏式闸极240的制作方式包括但不限于以下步骤，例如先形成穿过有源区210a与浅沟渠隔离230a的多个沟渠(未绘示)，然后，依序形成覆盖沟渠整体表面的介电层242、覆盖沟渠下半部表面的闸极介电层244、填满沟渠下半部的闸极246以及填满沟渠上半部的盖层248，但并不限于此。

需注意的是，在本实施例中，埋藏式闸极240优选地形成在第二半导体子层214内，也就是说，埋藏式闸极240的底面不低于第二界面214a，如图12所示，如此，埋藏式闸极240的通道(未绘示)即可同样落在第二半导体子层214内，例如位在第二界面214a之上，使得埋藏式闸极240的通道高于第二界面214a，或者是埋藏式闸极240的底面刚好重叠于第二界面214a，但并不限于此。在另一实施例中，也可依据实际器件需求，将一埋藏式闸极(未绘示)的底面形成在第一半导体子层212内，如此，埋藏式闸极的通道(未绘示)则会落在第一半导体子层212内，并介于第一界面212a与第二界面214a之间。

请再参考图12所示，在埋藏式闸极240形成后，在有源区210a的表面上形成绝缘层250，例如包含一氧化硅-氮化硅-氧化硅(oxide-nitride-oxide,ONO)结构，全面地覆盖有源区210a及埋藏式闸极240，然后，在绝缘层250上依序形成闸极线260及插塞290。虽然本实施例的附图中同样未具体绘出闸极线260的整体延伸方向，但本领域者应可轻易理解若由一俯视图(未绘示)来看，各闸极线260例如是沿着如图10所示的y方向延伸而同时与有源区210a、埋藏式闸极240交错。其中，跨过各有源区210a的闸极线260是藉由其下方相对应形成的部分的半导体材料层262穿过绝缘层150并伸入有源区210a内，使得各闸极线260得以作为半导体器件30的位线，而部分的半导体材料层262则作为位线的触点(bit linecontact,BLC)，电性连接形成在衬底200内的晶体管组件。

具体来说，参考图12，各闸极线260包括由下而上依序堆叠的半导体材料层262(例如包含多晶硅)、阻障层264(例如包含钛及/或氮化钛)、导电层266(例如包含钨、铝或铜等低阻质的金属)、以及盖层268(例如包含氧化硅、氮化硅或氮氧化硅等)，闸极线260的侧壁上则包括具有单层结构或复合层结构的间隙壁270。在一实施例中，闸极线260的制作方式包括但不限于以下步骤，例如先通过掩膜层(未绘示)进行蚀刻制作工艺，部分移除绝缘层250及其下方的部分有源区210a，以在相邻的埋藏式闸极240之间形成触点开口，然后，移除掩膜层并在有源区210a上依序形成半导体材料(未绘示,例如包含多晶硅)、阻障材料层(未绘示,例如包含钛及/或氮化钛)、导电材料层(未绘示,例如包含钨、铝或铜等低阻质的金属)及覆盖材料层(未绘示,例如包含氧化硅、氮化硅或氮氧化硅等)，最后通过图案化制作工艺，形成闸极线260，而填入触点开口的半导体材料层262则同步形成触点。

后续，在闸极线260形成后，通过图案化制作工艺，形成插塞290。如图12所示，插塞290系与闸极线260相互交替地设置在有源区210a上，穿过绝缘层250并直接接触有源区210a的两端，如此，各插塞290得以在垂直衬底200的方向上依序与正下方的有源区210a与浅沟渠隔离230重叠。在一实施例中，插塞290例如包括铝(aluminum,Al)、钛(titanium,Ti)、铜(copper,Cu)或钨(tungsten,W)等低阻值的金属材质，以作为半导体器件30的存储节点插塞(storage node contact,SNC)，电性连接形成在衬底200内的晶体管组件。另一方面，绝缘结构280则形成在绝缘层250上，并夹设在插塞290与闸极线260之间，以隔绝闸极线260与插塞290。

参考图12，依据本实施例的半导体器件30，系在上宽下窄的各有源区210a内设置埋藏式闸极240，并且在各有源区210a上设置闸极线260与插塞290。在此设置下，半导体器件30的有源区210a得以维持一定的集成水平，同时借助截面轮廓呈现上窄下宽的浅沟渠隔离230a有效地隔绝相邻的有源区210a内或其上方设置的各类组件(如埋藏式闸极240、闸极线260或插塞290等)，使得半导体器件30具有显着的结构优势，得以达到相对优化的器件效能。此外，在后续的制作工艺中，可继续在半导体器件30的有源区210a上形成存储器组件(未绘示)，进而与衬底200内的晶体管组件一并组成动态随机存取存储器器件的最小组成单元。如此，依据本实施例的半导体器件30所制作的存储器器件既可受惠于有源区210a的结构优势，提高存储器单元的集成水平，兼能改善因提高集成水平而可能衍生的器件瑕疵，进而能达到优越的性能。

请参照图13，所绘示者为本发明另一优选实施例中半导体器件40的示意图。本实施例的半导体器件40的结构与制作方法大体上皆与前述实施例相同或相近，相同之处在此不再赘述。本实施例的半导体器件40与前述实施例的主要差异在于，各有源区310在第一方向D1上的截面具有倾斜程度相同的两相对侧壁311、313。

具体来说，本实施例在形成如图4所示的掩膜层220后，额外在各开口222内先形成多个内阻挡层(cut-first blocking,未绘示)，通过内阻挡层截断开口222而预先定义出有源区310的端部，而后，再进行两次沉积制作工艺，形成各有源区310。如此，可省略切割制作工艺的施行，同时简化浅沟渠隔离330的制作，仅需在有源区310形成后，直接形成具有单一材质且顶面切齐有源区310的顶面的浅沟渠隔离330。此外，在本实施例中，有源区310在第一方向D1或第二方向D2上的侧壁皆系由如图4所示的掩膜层220所定义，因而具有相同的斜率。举例来说，各有源区310在第一方向D1上的截面的两相对侧壁311、313分别与衬底200的表面202夹设出的相同的夹角θ1，如图13所示。

在此设置下，参考图13，本实施例的半导体器件40的有源区310同样得以在维持一定集成水平的前提下，借助截面轮廓呈现上窄下宽的浅沟渠隔离330有效地隔绝相邻的有源区310内或其上方设置的各类组件(如埋藏式闸极240、闸极线260或插塞290等)，使得半导体器件40具有显着的结构优势，得以达到相对优化的器件效能。并且，本实施例的半导体器件40也可在后续的制作工艺中，继续在半导体器件40的有源区310上形成存储器组件(未绘示)，进而与衬底200内的晶体管组件一并组成动态随机存取存储器器件的最小组成单元。如此，依据本实施例的半导体器件40所制作的存储器器件既可受惠于有源区310的结构优势，提高存储器单元的集成水平，兼能达到优越的性能，有效地改善因提高集成水平而可能衍生的器件瑕疵。

整体来说，本发明的制作方法，系反向利用掩膜层定义出有源区的轮廓，使得有源区具有上宽下窄的截面轮廓，而各有源区之间的浅沟渠隔离则具有上窄下宽的截面轮廓。在此设置下，本发明的制作方法所制成的半导体器件得以在维持一定程度的集成水平的前提下，通过截面轮廓呈现上窄下宽的浅沟渠隔离有效地隔绝相邻的有源区，提供优化的绝缘效果。如此，半导体器件具有改良后的结构优势，可继续用于形成其他半导体主动组件，改善因提高集成水平而可能衍生的器件瑕疵。

以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种半导体器件，其特征在于包括：

衬底，具有一表面；

多个有源区，设置在所述衬底的所述表面上，其中各所述有源区包含半导体层，所述半导体层与所述衬底之间具有第一界面；

浅沟渠隔离，设置在所述衬底上并环绕所述有源区；以及

多个埋藏式闸极，埋设在所述有源区内并位在所述第一界面之上。

2.根据权利要求1所述的半导体器件，其特征在于，所述半导体层包括浓度渐变的异质原子。

3.根据权利要求2所述的半导体器件，其特征在于，所述半导体层包括依序堆叠的第一半导体子层与第二半导体子层，所述第一半导体子层与所述第二半导体子层之间具有第二界面，所述第二界面具有圆弧形或六边形的截面。

4.根据权利要求3所述的半导体器件，其特征在于，所述第一半导体子层的晶格小于所述第二半导体子层的晶格，所述第一半导体子层中所述异质原子的浓度大于所述第二半导体子层中所述异质原子的浓度。

5.根据权利要求3所述的半导体器件，其特征在于，所述埋藏式闸极的通道重叠于所述第二界面。

6.根据权利要求3所述的半导体器件，其特征在于，所述埋藏式闸极的通道高于所述第二界面。

7.根据权利要求3所述的半导体器件，其特征在于，所述埋藏式闸极的通道介于所述第一界面与所述第二界面之间。

8.根据权利要求1所述的半导体器件，其特征在于，还包括：

至少一闸极线，设置在所述衬底上，位在两个相邻的所述埋藏式闸极之间；以及

多个插塞，设置在所述有源区上并与所述闸极线交替设置，各所述插塞在垂直所述衬底的方向上依序与所述有源区与所述浅沟渠隔离重叠。

9.根据权利要求1所述的半导体器件，其特征在于，各所述有源区具有上宽下窄的截面。

10.根据权利要求9所述的半导体器件，其特征在于，各所述有源区的所述的截面具有倾斜程度不同的侧壁。

11.一种半导体器件的制作方法，其特征在于包括：

提供衬底，所述衬底具有一表面；

在所述衬底的所述表面上形成多个有源区，其中各所述有源区内包含一半导体层，所述半导体层与所述衬底之间具有第一界面；

在所述衬底上形成浅沟渠隔离，环绕所述有源区；以及

在所述有源区内形成多个埋藏式闸极，所述埋藏式闸极位在所述第一界面之上。

12.根据权利要求11所述的半导体器件的制作方法，其特征在于，各所述有源区的形成还包括：

在所述表面上形成掩模层，所述掩模层具有多个开口；

通过所述掩模层，在所述开口内形成所述半导体层；以及

移除所述掩模层。

13.根据权利要求12所述的半导体器件的制作方法，其特征在于，在形成所述半导体层时，进行原位掺杂制作工艺，使所述半导体层包括浓度渐变的异质原子。

14.根据权利要求12所述的半导体器件的制作方法，其特征在于，形成所述半导体层还包括：

在所述开口内沉积材料层；以及

进行热处理制作工艺，将所述材料层改质为所述半导体层。

15.根据权利要求12所述的半导体器件的制作方法，其特征在于，形成所述半导体层还包括：

进行第一沉积制作工艺，在所述开口内形成第一半导体子层；以及

进行第二沉积制作工艺，在所述开口内形成第二半导体子层，位在所述第一半导体子层上，所述第一半导体子层与所述第二半导体子层之间具有第二界面。

16.根据权利要求12所述的半导体器件的制作方法，其特征在于，各所述有源区的形成还包括：

在移除所述掩模层后，进行切割制作工艺，将所述半导体层切割形成所述有源区。

17.根据权利要求16所述的半导体器件的制作方法，其特征在于，所述切割制作工艺在所述浅沟渠隔离形成之前进行。

18.根据权利要求16所述的半导体器件的制作方法，其特征在于，所述切割制作工艺在部分的所述浅沟渠隔离形成之后进行。

19.根据权利要求12所述的半导体器件的制作方法，其特征在于，各所述有源区的形成还包括：

在各所述开口内形成多个内阻挡层，截断各所述开口；以及

通过所述掩模层与所述内阻挡层，形成所述有源区。

20.根据权利要求11所述的半导体器件的制作方法，其特征在于，还包括：

在所述衬底上形成至少一闸极线，位在两相邻的所述埋藏式闸极之间；以及

在所述有源区上形成多个插塞，所述插塞与所述闸极线交替排列，各所述插塞在垂直所述衬底的方向上依序与所述有源区与所述浅沟渠隔离重叠。