CN110752212A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN110752212A
CN110752212A CN201910374990.8A CN201910374990A CN110752212A CN 110752212 A CN110752212 A CN 110752212A CN 201910374990 A CN201910374990 A CN 201910374990A CN 110752212 A CN110752212 A CN 110752212A
Authority
CN
China
Prior art keywords
insulating
contact
gates
contact plug
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910374990.8A
Other languages
English (en)
Other versions
CN110752212B (zh
Inventor
李相炫
康诚右
裴根熙
安学润
吴省翰
吴怜默
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110752212A publication Critical patent/CN110752212A/zh
Application granted granted Critical
Publication of CN110752212B publication Critical patent/CN110752212B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

半导体器件包括：栅极，在衬底上沿第一方向延伸，所述栅极中的每个栅极包括栅极绝缘层、栅电极和第一间隔物；第一接触插塞，在所述栅极中的相邻栅极之间与衬底接触，第一接触插塞与所述栅极中的相应栅极的侧壁间隔开；第二接触插塞，与相应栅电极的上表面相接触，第二接触插塞在所述第一接触插塞之间；以及绝缘间隔物，在第二接触插塞和相邻的第一接触插塞之间的间隙中，绝缘间隔物接触第二接触插塞和相邻的第一接触插塞的侧壁，并且第二接触插塞和相邻的第一接触插塞的上表面基本上彼此共面。

Description

半导体器件
相关申请的交叉引用
将于2018年7月23日在韩国知识产权局递交的题为“半导体器件”的韩国专利申请No.10-2018-0085259的全部公开内容通过引用并入本文。
技术领域
示例实施例涉及一种半导体器件。更具体地，示例实施例涉及包括晶体管和接触插塞在内的半导体器件。
背景技术
半导体器件可以包括晶体管。半导体器件还可以包括与晶体管的栅极区和有源区电连接的接触插塞。
发明内容
根据示例实施例，提供了一种半导体器件。半导体器件可以包括多个栅极、多个第一接触插塞、第二接触插塞和绝缘间隔物。沿第一方向延伸的栅极可以形成在衬底上，并且每个栅极可以包括栅极绝缘层、栅电极和第一间隔物。第一接触插塞可以与栅极之间的衬底相接触，并且第一接触插塞可以与栅极的侧壁间隔开。第二接触插塞可以与第一接触插塞之间的栅电极的上表面相接触。绝缘间隔物可以设置在第一接触插塞和第二接触插塞之间的间隙中，并且绝缘间隔物可以与第一接触插塞和第二接触插塞的侧壁相接触。第一接触插塞和第二接触插塞的上表面可以基本上彼此共面。
根据示例实施例，提供了一种半导体器件。半导体器件可以包括多个栅极、多个第一接触插塞、绝缘结构、第二接触插塞和绝缘间隔物。栅极可以形成在衬底上，并且可以沿第一方向延伸。每个栅极可以包括栅极绝缘层、栅电极和第一间隔物。第一接触插塞可以与栅极之间的衬底相接触，并且第一接触插塞可以与栅极的侧壁间隔开。第一接触插塞的上表面可以高于每个栅极的上表面。绝缘结构可以覆盖栅极的上表面，并且绝缘结构可以包括衬层图案和绝缘图案。第二接触插塞形成在栅极上，并且第二接触插塞可以与第一接触插塞之间的栅电极的上表面相接触。绝缘间隔物可以与第一接触插塞和第二接触插塞的侧壁相接触，并且绝缘间隔物可以设置在第一接触插塞和第二接触插塞之间。第一接触插塞的第一方向上的长度可以大于第二接触插塞的第一方向上的长度。
根据示例实施例，提供了一种半导体器件。半导体器件可以包括多个栅极、多个第一接触插塞、绝缘结构、第二接触插塞和绝缘间隔物。栅极可以形成在衬底上，并且可以沿第一方向延伸。每个栅极可以包括栅极绝缘层、栅电极和第一间隔物。第一接触插塞可以与栅极之间的衬底相接触，并且第一接触插塞可以与栅极的侧壁间隔开。绝缘结构可以覆盖栅极的上表面，并且绝缘结构可以包括衬层图案和绝缘图案。第二接触插寨可以穿过绝缘图案和绝缘图案下方的衬层图案形成，并且第二接触插塞可以与第一接触插塞之间的栅电极的上表面相接触。衬层图案可以是具有凹槽的U形形状，并且绝缘图案可以填充所述凹槽。绝缘结构的在与第一方向垂直的第二方向上的宽度可以大于栅极的在所述第二方向上的宽度。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，在附图中：
图1示出了根据示例实施例的半导体器件的平面图；
图2和图3分别示出了沿图1的线I-I′和II-II′的截面图；
图4示出了根据示例实施例的半导体器件中的接触插塞的一部分的透视图；
图5至图22示出了根据示例实施例的制造半导体器件的方法中的各阶段的截面图、平面图和透视图；
图23示出了根据示例实施例的半导体器件的截面图；
图24示出了根据示例实施例的制造半导体器件的方法中的阶段的截面图；
图25示出了根据示例实施例的半导体器件的截面图；
图26示出了根据示例实施例的制造半导体器件的方法中的阶段的截面图；
图27示出了根据示例实施例的SRAM的单元布局；以及
图28示出了SRAM单位单元的电路图。
具体实施方式
根据结合附图的以下详细描述，将更清楚地理解示例性实施例。
图1是示出了根据示例性实施例的半导体器件的平面图。图2和图3分别是示出了根据示例实施例的半导体器件的截面图。图4是示出了根据示例实施例的半导体器件中的接触插塞的一部分的透视图。
图2是根据示例实施例的沿线I-I’截取的截面图。图2和图3是截面图。在图4中，省略了栅极和第一接触插塞的详细结构。在下文中，与衬底的上表面基本上平行的方向可以被定义为第一方向，并且与衬底的上表面基本上平行的且与第一方向基本上垂直的方向可以被定义为第二方向。
参考图1至图4，半导体器件可以形成在衬底100上。在第一方向上延伸的多个栅极128可以形成在衬底100上。每个栅极128可以包括栅极绝缘层114a、栅电极116a和第一间隔物106a。第一接触插塞126可以形成在栅极128之间(例如，在第二方向上彼此相邻的两个栅极128之间)的部分处，并且第一接触插塞126可以与栅极128(例如相邻的栅极)的侧壁间隔开。第二接触插塞144可以与第一接触插塞126之间的栅电极116a的上表面相接触，例如，第二接触插塞144可以在沿着第二方向彼此相邻的两个第一接触插塞126之间。绝缘间隔物130b可以形成在第一接触插塞126和第二接触插塞144之间。第一绝缘间层110可以填充栅极128之间没有第一接触插塞126的部分(例如，第一绝缘间层110可以填充相邻的栅极128之间的未形成有第一接触插塞126的部分)，并且第一绝缘间层110可以与栅极128的侧壁间隔开。衬层图案136b和绝缘图案134a可以形成在未形成有第二接触插塞144的栅极128上。
衬底100可以包括单晶硅。在示例实施例中，衬底100可以是例如绝缘体上硅(SOI)衬底或者绝缘体上锗(GOI)衬底。
在示例实施例中，半导体器件可以包括鳍式场效应晶体管(finFET)。在这种情况下，衬底100可以包括在第二方向上延伸的有源鳍101a(参考图6)和在有源鳍101a之间的隔离层。每个有源鳍101a可以从隔离层的上表面突出。外延结构101b(参考图6)可以沿第一方向形成在有源鳍101a之间，使得有源鳍101a可以通过外延结构101b彼此连接。外延结构101b和与外延结构101b相连的有源鳍101a可以包括用作鳍式FET的源区/漏区的杂质区。
在一些示例实施例中，半导体器件可以包括平面型晶体管。在这种情况下，可以在衬底100的沟槽中形成隔离层。
栅极128可以在第二方向上彼此间隔开。
栅极绝缘层114a可以包括例如氧化硅或金属氧化物。金属氧化物可以包括例如氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)等。栅极绝缘层114a可以围绕栅电极116a的侧壁和底部。
栅电极116a可以包括例如诸如铝、铜、钽、钨、钴等的金属或其金属氮化物。
第一间隔物106a可以形成在堆叠的栅极绝缘层114a和栅电极116a的侧壁上。在示例实施例中，第一间隔物106a可以包括介电常数低于氧化硅(SiO2)的介电常数的低k材料。例如，第一间隔物106a可以包括例如含有碳和氢的氧化硅(SiCOH)、掺杂氟的氧化硅(F-SiO2)、多孔氧化硅等。在一些示例实施例中，第一间隔物106a可以包括氧化硅。
第一接触插塞126可以在第一方向上延伸。第一接触插塞126可以接触衬底100的与晶体管的源极区/漏极区相对应的部分。第一接触插塞126的上表面可以高于每个栅极128的上表面。
每个第一接触插塞126可以包括第一阻挡图案122和第一金属图案124。第一阻挡图案122可以围绕第一金属图案124的侧壁和底部。第一阻挡图案122可以包括例如钛、氮化钛、钽、氮化钽等。第一金属图案124可以包括例如钴、铝、铜、钨、镍、铂、金、银等。
第一绝缘间层110可以包括例如氧化硅。第一绝缘间层110的上表面可以与第一接触插塞126的上表面基本共面。因此，第一绝缘间层110的上表面可以高于栅极128的上表面。第一接触插塞126的第一方向上的侧壁可以接触第一绝缘间层110。
第二接触插塞144可以沿第二方向设置在第一接触插塞126之间。因此，第一接触插塞126、第二接触插塞144和第一接触插塞126可以在第二方向上依次平行布置，即，第一接触插塞126和第二接触插塞144可以在第二方向上交替地布置。
在示例实施例中，第二接触插塞144的第一方向上的长度可以小于第一接触插塞126的第一方向上的长度。由于第二接触插塞144设置在沿第一方向延伸的第一接触插塞126之间，因此可以不需要衬底100的附加水平区域以供形成第二接触插塞144。因此，用于制造半导体器件的衬底的水平区域可以减小。
第二接触插塞144的上表面可以与第一接触插塞126的上表面基本共面。因此，第二接触插塞144的上表面可以高于栅极128的上表面。
第二接触插塞144可以包括第二阻挡图案140a和第二金属图案142a。第二阻挡图案140a可以围绕第二金属图案142a的侧壁和底部。第二阻挡图案140a可以包括例如钛、氮化钛、钽、氮化钽等。第二金属图案142a可以包括例如钴、铝、铜、钨、镍、铂、金、银等。
绝缘间隔物130b可以形成在第二接触插塞144和在第二方向上与该第二接触插塞144相邻的第一接触插塞126之间。因此，在截面图中，绝缘间隔物130b可以形成在第二接触插塞144的第一方向上的侧壁上。在示例实施例中，绝缘间隔物130b可以分别接触第一接触插塞126的上侧壁和第二接触插塞144的侧壁。绝缘间隔物130b可以形成在栅极128上，并且可以沿第一方向延伸。在示例实施例中，绝缘间隔物130b的第二方向上的宽度可以大于第一接触插塞126和栅极128之间的间隙的第二方向上的宽度。
在示例实施例中，填充有空气的空气空间可以形成在第一接触插塞126和栅极128之间，在绝缘间隔物130b的底部下方。也就是说，沿第一方向延伸的空气通道132可以形成在绝缘间隔物130b的底部下方。因此，第一接触插塞126和栅极128之间的寄生电容可以减小。
包括衬层图案136b和绝缘图案134a在内的绝缘结构137可以形成在未形成有第二接触插塞144的栅极128上。绝缘结构137的上表面可以与第一接触插塞126的上表面基本共面。
衬层图案136b可以具有U形形状，使得栅极128上的衬层图案136b可以不彼此分离。也就是说，如图2至图3所示，衬层图案136b可以具有在底部处通过水平部分连接的两个垂直部分，因此可以在两个垂直部分之间的水平部分上方限定凹槽，即，以限定U形形状。
衬层图案136b可以在第一方向上延伸。衬层图案136b可以包括与绝缘间隔物130b的材料基本相同的材料。因此，衬层图案136b和绝缘间隔物130b可以合并为例如单个主体。也就是说，在用于形成第二接触插塞144的部分中，绝缘间隔物130b可以形成为具有其中去除衬层图案136b的底部部分的形状，即，仅保留两个垂直部分而在该两个垂直部分之间没有水平部分。
衬层图案136b和绝缘间隔物130b可以具有相对于氧化硅具有高蚀刻选择性的绝缘材料。在示例实施例中，衬层图案136b和绝缘间隔物130b可以包括例如氮化硅。
绝缘图案134a可以填充衬层图案136b的凹槽。包括衬层图案136b和绝缘图案134a在内的绝缘结构137可以具有平坦的上表面，并且绝缘结构137的上表面可以与第一接触插塞126的上表面基本共面。绝缘图案134a可以包括例如氧化硅。
绝缘结构137可以覆盖未形成有第二接触插塞144的栅极128的上表面。绝缘结构137的第二方向上的宽度可以大于栅极128的第二方向上的宽度。
在示例实施例中，栅极128之间的绝缘结构137可以接触第二接触插塞144的第一方向上的侧壁。衬层图案136b可以接触第一接触插塞126的上侧壁和栅极128的上表面。
在示例实施例中，衬层图案136b可以接触第一接触插塞126的上侧壁、栅极128的上表面和第一绝缘间层110的上侧壁。备选地，衬层图案136b可以接触栅极128的上表面和第一绝缘间层110的上侧壁。
在示例实施例中，填充有空气的空气空间可以形成在第一接触插塞126和栅极128之间以及在栅极128和第一绝缘间层110之间，位于绝缘结构137的底部下方。
如上所述，沿第一方向延伸的空气通道132可以沿着栅极128的侧壁形成。因此，第一接触插塞126和栅极128之间的寄生电容可以减小。
图5至图22是示出了根据示例实施例的制造半导体器件的方法中的各阶段的截面图、平面图和透视图。图6、图10、图12、图14、图17和图21是平面图。图5、图7、图8、图9、图11、图13、图16、图18、图20和图22是沿线I-I’截取相应平面图的截面图。图15和图19是第一接触插塞和第二接触插塞的部分的透视图。
参考图5和图6，可以在衬底100上形成多个虚设栅极图案104。可以在每个虚设栅极图案104的侧壁上顺序地形成初始第一间隔物106和第二间隔物108。
在示例实施例中，半导体器件中的晶体管可以包括鳍式FET。在这种情况下，可以在衬底100处形成有源鳍101a和隔离层。而且，外延结构101b可以形成在由虚设栅极图案104暴露的有源鳍101a之间。
特别地，可以蚀刻衬底100的上部部分以形成沟槽。隔离层可以填充每个沟槽的下部部分。衬底100的上表面未被隔离层覆盖的部分可以用作有源鳍。每个有源鳍101a可以在第二方向上延伸，并且有源鳍101a可以布置(例如，彼此间隔开地)在第一方向上。可以部分地蚀刻虚设栅极图案104之间的有源鳍101a以形成凹槽。可以执行将凹槽的表面用作种子的选择性外延生长(SEG)工艺，以形成外延结构101b。外延结构101b和有源鳍101a可以合并成沿第一方向延伸的结构。在示例实施例中，在SEG工艺中，外延结构101b可以原位掺杂杂质。
在一些示例实施例中，半导体器件中的晶体管可以包括平面型晶体管。在这种情况下，可以蚀刻衬底100的上部部分以形成沟槽。隔离层可以填充沟槽。因此，隔离层可以用作场区。
在示例实施例中，可以通过形成多晶硅层并图案化该多晶硅层来形成虚设栅极图案104。虚设栅极图案104可以在第一方向上延伸。而且，多个虚设栅极图案104可以彼此间隔开，并且虚设栅极图案104可以在第二方向上具有规则间隔。
初始第一间隔物106可以直接接触虚设栅极图案104的侧壁。在示例实施例中，初始第一间隔物106可以包括介电常数低于氧化硅的介电常数的材料。在一些示例实施例中，初始第一间隔物106可以包括氧化硅。
第二间隔物108可以接触初始第一间隔物106。第二间隔物108可以包括相对于氧化硅具有较高蚀刻选择性的材料。第二间隔物108可以包括氮化硅。
参照图7，第一绝缘间层110可以形成在虚设栅极图案上，以填充虚没栅极图案104之间的间隙。可以平坦化第一绝缘间层110，直到暴露出虚设栅极图案104的上表面。可以通过化学机械抛光(CMP)工艺和/或回蚀工艺来执行平坦化工艺。
可以去除虚设栅极图案104以形成第一开口112。第一开口112可以在第一方向上延伸。初始第一间隔物106可以通过第一开口112的侧壁暴露。而且，衬底100可以通过第一开口112的底部暴露。
参照图8，可以在第一开口112中形成包括高介电层114和初始栅电极116在内的初始栅极结构117。在示例实施例中，可以在由第一开口112的底部暴露的衬底100上进一步形成热氧化物层。
在示例实施例中，可以在第一开口112的侧壁和底部以及第一绝缘间层110的上表面上形成初始高介电层。可以在初始高介电层上形成栅电极层以填充第一开口112。可以平坦化栅电极层和初始高介电层，直到暴露第一绝缘间层110的上表面以形成高介电层114和初始栅电极116为止。
高介电层114可以包括具有高介电常数的金属氧化物，例如氧化铪、氧化钽、氧化锆等。初始栅电极116可以包括金属，例如钨、钴等。在示例实施例中，功函数控制层可以进一步形成在高介电层114和初始栅电极116之间。功函数控制层可以包括例如氮化钛(TiN)、钛化铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、氮化铝钽(TaAlN)等。
参照图9和图10，可以部分地蚀刻初始栅电极116的上部部分以形成栅电极116a。在蚀刻工艺期间，可以一起蚀刻高介电层114和初始第一间隔物106的上部部分，以形成栅极绝缘层114a和第一间隔物106a。因此，栅极绝缘层114a可以形成在第一开口112的内表面上，并且栅电极116a可以形成在栅极绝缘层114a上以部分地填充第一开口112。
可以在栅电极116a上形成封盖层以填充第一开口112的其余部分。可以使封盖层的上表面平坦化，直到暴露第一绝缘间层110的上表面以形成封盖图案118为止。封盖图案118可以包括例如氮化硅。
因此，栅极绝缘层114a、栅电极116a、封盖图案118、第一间隔物106a和第二间隔物108可以形成初始栅极结构120。第一间隔物106a可以在封盖图案118下方形成在栅极绝缘层114a上。第二间隔物108可以形成在第一间隔物106a和封盖图案118的侧壁上。
第一绝缘间层110可以形成在初始栅极结构120之间。初始栅极结构120和第一绝缘间层110的上表面可以基本上彼此共面。可以暴露初始栅极结构120的表面的氮化硅。
参照图11和图12，多个第一接触插塞126可以形成为穿过初始栅极结构120之间的第一绝缘间层110。每个第一接触插塞126可以接触衬底100的表面。第一接触插塞126可以在第一方向上延伸。
具体地，可以在第一绝缘间层110上形成第一蚀刻掩模。可以使用第一蚀刻掩模蚀刻第一绝缘间层110以形成第一接触孔。在示例实施例中，第二间隔物108可以由第一接触孔的侧壁暴露。与晶体管的源区/漏区对应的衬底100可以由第一接触孔的底部暴露。可以去除第一蚀刻掩模。
可以在第一接触孔的表面和初始栅极结构120的上表面上形成第一阻挡层。可以在第一阻挡层上形成第一金属层以填充第一接触孔。第一阻挡层可以包括例如钛、氮化钛、钽、氮化钽等。第一金属层可以包括例如钴、铝、铜、钨、镍、铂、金、银等。
可以平坦化第一阻挡层和第一金属层，直到暴露出第一绝缘间层110的上表面为止。可以通过例如CMP工艺和/或回蚀工艺来执行平坦化工艺。因此，包括第一阻挡图案122和第一金属图案124在内的第一接触插塞126可以形成在衬底100上。第一接触插塞126的第一方向上的侧壁可以接触第一绝缘间层110，并且第一接触插塞的第二方向上的侧壁可以接触第二间隔物108。
参照图13、图14和图15，可以去除封盖图案118和第二间隔物108以形成第二开口129。在示例实施例中，可以通过回蚀工艺蚀刻氮化硅，使得可以一起去除封盖图案118和第二间隔物108。在蚀刻工艺中，可以不蚀刻第一绝缘间层110。
可以通过去除封盖图案118和第二间隔物108来形成包括栅极绝缘层114a、栅电极116a和第一间隔物106a在内的栅极128。栅极128的上表面可以低于第一接触插寨126的上表面。
第二开口129可以包括第一间隙129a和第二间隙129b。第一间隙129a可以对应于栅极128的侧壁上的第二间隔物108的去除部分，例如，在去除第二间隔物108之后保留在第一阻挡图案122和栅极128之间的间隙。第二间隙129b可以对应于封盖图案118和封盖图案118的侧壁上的第二间隔物108的去除部分，例如，在去除封盖图案118和第二间隔物108之后保留在栅极128上方的间隙。
第一间隙129a可以形成在第一接触插塞126和栅极128之间以及在第一绝缘间层110和栅极128之间。第二间隙129b可以形成在栅极128上方的第一接触插塞126之间、在第一接触插塞126和第一绝缘间层110之间、以及第一绝缘间层110之间。栅极128和第一接触插塞126的表面可以由第二开口129暴露。
参照图16和图17，绝缘衬层130可以形成在栅极128的上表面、第一接触插塞126的上侧壁和上表面以及第一绝缘间层110的上表面上。绝缘衬层130可以包括相对于氧化硅具有高蚀刻选择性的绝缘材料(例如，氮化硅)。
第一接触插塞126的上侧壁上的绝缘衬层130的厚度可以大于第一间隙129a的第二方向上的宽度。而且，第一接触插塞126的上侧壁上的绝缘衬层130的厚度可以小于第二间隙129b的第二方向上的宽度的一半。因此，绝缘衬层130的上表面可以在与栅极128的上表面面对(例如，重叠)的部分处包括凹槽。
在示例实施例中，绝缘衬层130可以不填充第一间隙129a，例如，由于第一间隙129a的宽度较小。在这种情况下，第一间隙129a可以用作沿第一方向延伸的空气通道132。空气通道132可以形成在第一接触插塞126和栅极128之间以及在第一接触插塞126和第一绝缘间层110之间。当形成空气通道132时，第一接触插塞126和栅极128之间的寄生电容可以减小。
参照图18和图19，绝缘层134可以形成在绝缘衬层130上以填充绝缘衬层130的凹槽。可以平坦化绝缘层134，使得绝缘层134的上表面是平坦的。绝缘层134可以包括例如氧化硅。在平坦化工艺之后，绝缘衬层130可以不被绝缘层134暴露。
参考图20和图21，蚀刻掩模146可以形成在绝缘层134上。蚀刻掩模146可以用作掩模，用于形成暴露栅电极116a的上表面的第二接触孔。蚀刻掩模146的暴露部分(例如，开口)可以面对(例如，覆盖)第一接触插塞126之间的绝缘衬层130的凹槽。
可以使用蚀刻掩模146蚀刻绝缘层134以形成初始第二接触孔。由于绝缘衬层130相对于绝缘层134具有高蚀刻选择性，所以在绝缘层134的蚀刻工艺期间可以不蚀刻绝缘衬层130。因此，可以通过与绝缘衬层130自对准来蚀刻绝缘层134。然后，可以蚀刻由初始第二接触孔的底部暴露的绝缘衬层130，以形成使栅电极116a的上表面暴露的第二接触孔138。而且，可以选择性地蚀刻绝缘衬层130以形成初始衬层图案130a。
蚀刻掩模146的暴露部分(即，开口)可以形成为在第二方向上的宽度大于绝缘衬层130中的凹槽在第二方向上的宽度。例如，如图20至图21所示，在第二接触孔138上方的蚀刻掩模146的相对侧壁之间沿第二方向的距离大于第二接触孔138中的绝缘衬层130的垂直部分的相对侧壁之间的距离。因此，可以容易地形成蚀刻掩模146。在绝缘衬层130的顶表面上方的第二接触孔138的上部宽度(即，在绝缘层134的部分之间的宽度)可以大于与绝缘衬层130中的凹槽对应的第二接触孔138的下部宽度(即，在绝缘衬层130的垂直部分之间的宽度)。
第二接触孔138可以与绝缘衬层130自对准，使得第一接触插塞126可以不被第二接触孔138的侧壁暴露。因此，随后形成在第二接触孔138中的第二接触插塞可以接触栅电极116a的上表面，并且可以不发生第二接触插塞和第一接触插塞126之间的短路故障。
参照图22，第二阻挡层140可以例如共形地形成在绝缘层134的上表面、第二接触孔138的侧壁和栅电极116a的上表面上。可以在第二阻挡层140上形成第二金属层142以填充第二接触孔138。第二阻挡层140可以包括例如钛、氮化钛、钽、氮化钽等。第二金属层142可以包括例如钴、铝、铜、钨、镍、铂、金、银等。
再次参照图1至图4，可以平坦化上层(例如第二阻挡层140、第二金属层142和绝缘层134)，直到第一接触插塞126的上表面与经平坦化的第二阻挡层140和第二金属层142同平面为止，这样限定了第二接触孔138中的第二接触插塞144。即，第二接触插塞144可以包括第二阻挡图案140a和第二金属图案142a。第二接触插塞144的第一方向上的长度可以小于与第二接触插塞144相邻的第一接触插塞126的第一方向上的长度。
具体地，可以平坦化第二阻挡层140和第二金属层142，直到暴露出绝缘层134的上表面为止。可以平坦化绝缘层134、第二阻挡层140和第二金属层142，直到暴露出初始衬层图案130a的顶表面为止。可以暴露出初始衬层图案130a、第二阻挡层140和第二金属层142，直到暴露出第一接触插塞126的上表面以形成第二接触插塞144为止。而且，第二接触插塞144的侧壁上的初始衬层图案130a可以被分离以形成绝缘间隔物130b。可以部分地蚀刻初始衬层图案130a的上部部分以形成衬层图案136b。
第二接触插塞144的上表面可以与第一接触插塞126的上表面共面。第二接触插塞144可以形成在第一接触插塞126之间。绝缘间隔物130b可以形成在第二接触插塞144和在第二方向上与第二接触插塞144相邻的第一接触插塞126之间。绝缘间隔物130b可以形成在栅极128上方，并且可以沿栅极128的延伸方向延伸。
衬层图案136b可以形成在栅极128上以具有U形形状，使得衬层图案136b可以不彼此分离。可以形成绝缘图案134a以填充由衬层图案136b限定的凹槽。
图23是示出了根据示例实施例的半导体器件的横截面图。除了绝缘间隔物和衬层图案之外，该半导体器件可以与图1至图4的半导体器件基本相同或相似。
参照图23，绝缘间隔物135b可以形成在第一接触插塞126和第二接触插塞144之间以及在栅极128和第一接触插塞126之间。在示例实施例中，绝缘间隔物135b可以接触第一接触插塞126的侧壁、第二接触插塞144的侧壁和第一间隔物106a。也就是说，绝缘间隔物135b可以填充栅极128和第一接触插塞126之间的部分。因此，可以不在绝缘间隔物135b下方形成空气通道。
衬层图案131b可以形成在其中未形成有第二接触插塞144的栅极128上。在示例实施例中，衬层图案131b可以接触第一接触插塞126的侧壁、栅极128的上表面、第一间隔物106a以及第一绝缘间层110的侧壁。在一些示例实施例中，衬层图案131b可以接触第一绝缘间层110的侧壁、第一间隔物106a和栅极128的上表面。可以在衬层图案131b上形成绝缘图案134a，以填充衬层图案131b的凹槽。
在示例实施例中，衬层图案131b可以填充在栅极128和第一接触插塞126之间的部分以及在栅极128和第一绝缘间层110之间的部分。因此，可以不在衬层图案131b下方形成空气通道。包括衬层图案131b和绝缘图案134a在内的绝缘结构137a的上表面可以与第一接触插塞126的上表面共面。
图24是示出了根据示例实施例的制造半导体器件的方法的阶段的截面图。
首先，可以执行与参照图5至图15所示的工艺基本相同或相似的工艺以形成第二开口。
参照图24，绝缘衬层131可以形成在栅极128的上表面和侧壁、第一接触插塞126的上表面和侧壁以及第一绝缘间层110的表面上。在示例实施例中，绝缘衬层131可以填充第一间隙。绝缘衬层131可以在面对栅极128的上表面的部分处包括凹槽。然后，可以执行与参照图18至图22和图1至图4所示的工艺基本相同或相似的工艺。因此，可以制造图23所示的半导体器件。
图25是示出了根据示例实施例的半导体器件的横截面图。除了下绝缘图案之外，半导体器件可以与图1至图4的半导体器件基本相同或相似。
参照图25，下绝缘图案150可以填充绝缘间隔物130b和衬层图案136b下方的部分。在示例实施例中，绝缘间隔物130b可以形成在第一接触插塞126和第二接触插塞144之间。而且，下绝缘图案150可以形成在第一接触插塞126和栅极128之间，位于绝缘间隔物130b下方。
在示例实施例中，下绝缘图案150可以形成在第一接触插塞126和栅极128之间、在衬层图案136b下方以及在栅极128和第一绝缘间层110之间。在示例实施例中，下绝缘图案150可以包括介电常数低于氧化硅的介电常数的低介电材料。
图26是示出了根据示例实施例的制造半导体器件的方法中的阶段的截面图。
首先，可以执行与参照图5至图15所示的工艺基本相同或相似的工艺以形成第二开口。
参照图26，可以形成下绝缘图案150以部分地或完全地填充第一间隙。下绝缘层可以包括介电常数低于氧化硅的介电常数的低介电材料。在示例实施例中，可以形成绝缘层以部分地填充第一间隙，并且可以部分地蚀刻绝缘层以形成下绝缘图案。在形成下绝缘图案之后，可以暴露栅电极的上表面。然后，可以执行与参照图18至图22和图1至图4所示的工艺基本相同或相似的工艺。因此，可以制造图25所示的半导体器件。
上述半导体器件的每个元件的布置可以应用于静态随机存取存储器(SRAM)的单元布局。
图27是根据示例实施例的SRAM的单元布局。图28是SRAM单位单元的电路图。
在图27中，为了便于说明，省略了衬底的有源区或有源引脚，仅示出了栅极和接触插塞。包括在单元布局中的单位单元可以是彼此对称的，并且可以是重复布置的。在下文中，将主要描述包括在单位单元中的栅极和接触插塞的布置。
参考图27和图28，单位单元C可以包括两个通道晶体管(pass transistors)P1和P2、两个上拉晶体管PU1和PU2以及两个下拉晶体管PD1和PD2。单位单元C可以包括用于构成六个晶体管的第一栅极线至第四栅极线200、202、204和206。第一栅极线至第四栅极线200、202、204和206可以在第一方向上延伸。
第一栅极线200可以用作第一通道晶体管P1的栅极。第二栅极线202可以用作第一下拉晶体管PD1和第一上拉晶体管PU1的公共栅极。第三栅极线204可以用作第二上拉晶体管PU2和第二下拉晶体管PD2的公共栅极。第四栅极线206可以用作第二通道晶体管P2的栅极。
在示例实施例中，第一栅极线至第四栅极线200、202、204和206可以具有与参照图1至图4所示的栅极的堆叠结构基本相同的堆叠结构。
尽管未示出，但是第一栅极线至第四栅极线200、202、204和206之间的有源区的衬底可以用作晶体管的杂质区。
在示例实施例中，第一接触插塞210a和210b可以电连接到第一通道晶体管P1的第一杂质区和第二杂质区。例如，连接到第一杂质区的第一接触插塞210a可以接触位线B/L.与第二杂质区相连的第一接触插塞210b可以电连接到第一上拉晶体管PU1和第一下拉晶体管PD1的杂质区。
与第二杂质区相连的第一接触插塞210b的第一方向上的长度可以大于与第一杂质区相连的第一接触插塞210a的第一方向上的长度。也就是说，用作第一通道晶体管P1的有源接触插塞的第一接触插塞210a和210b可以在第一方向上彼此具有不同的长度。第一接触插塞210a和210b可以包括相互相对的部分和非相互相对的部分。与第二杂质区相连的第一接触插塞210b的端部部分可以电连接到第三栅极线204。
包括在第一通道晶体管P1中的第一栅极线200的至少一部分可以形成在第一接触插塞210a和210b之间。
在示例实施例中，第二接触插塞212可以电连接到第一栅极线200。第二接触插塞212可以接触第一接触插塞210a和210b之间的第一栅极线200的上表面。因此，在沿第二方向的线截取的截面图中，第一接触插塞210a、第二接触插塞212和第一接触插塞210b可以是顺序地布置的。
可以在第一接触插塞210a、210b与第二接触插塞212之间形成绝缘间隔物230。而且，衬层图案和绝缘图案可以形成在其中未形成有第二接触插塞212的第一栅极线200上。在示例实施例中，绝缘间隔物、衬层图案和绝缘图案可以分别具有与参照图1至图4所示的结构相同的结构。在一些示例实施例中，绝缘间隔物、衬层图案和绝缘图案可以分别具有与参照图12所示的结构相同的结构。在一些示例实施例中，绝缘间隔物、衬层图案和绝缘图案可以分别具有与参照图25所示的结构相同的结构。
类似于第一通道晶体管P1和第一接触插塞210a和210b，第三接触插塞220a和220b可以电连接到第二通道晶体管P2的第三杂质区和第四杂质区。与第三杂质区相连的第三接触插塞220a可以接触位线条(B/L)。与第四杂质区相连的第三接触插塞220b可以连接到第二上拉晶体管PU2和第二下拉晶体管PD2的杂质区。因此，与第四杂质区相连的第三接触插塞220b的第一方向上的长度可以大于与第三杂质区相连的第三接触插塞220a的第一方向上的长度。与第四杂质区相连的第三接触插塞220b的端部部分可以电连接到第二栅极线202。
第二通道晶体管P2的第四栅极线206的至少一部分可以形成在第三接触插塞220a和220b之间。
在示例实施例中，第四接触插塞222可以电连接到第二通道晶体管P2的第四栅极线202。第四接触插塞222可以接触第三接触插塞220a和220b之间的第四栅极线206的上表面。因此，在沿第二方向的线截取的截面图中，第三接触插塞220a、第四接触插塞222和第三接触插塞220b可以是顺序地布置的。
可以在第三接触插塞220a、220b与第四接触插塞222之间形成绝缘间隔物240。而且，衬层图案和绝缘图案可以形成在其中未形成有第四接触插塞222的第四栅极线206上。在示例实施例中，绝缘间隔物、衬层图案和绝缘图案可以分别具有与参照图1至图4所示的结构相同的结构。在一些示例实施例中，绝缘间隔物、衬层图案和绝缘图案可以分别具有与参照图23所示的结构相同的结构。在示例实施例中，绝缘间隔物、衬层图案和绝缘图案可以分别具有与参照图25所示的结构相同的结构。
在示例实施例中，包括在第一通道晶体管P1中的第一栅极线200、第一接触插塞210a和210b以及第二接触插塞212的截面(该截面为图27中的A-A′部分的截面)可以与图2所示的截面基本相同。此外，包括在第二通道晶体管P2中的第四栅极线206、第三接触插塞220a和210b以及第四接触插塞222的截面(该截面为图27中的B-B′部分的截面)可以与图2所示的截面基本相同。
在一些示例实施例中，图27中的A-A′部分和B-B′部分的截面可以与图23所示的截面基本相同。备选地，图27中的A-A′部分和B-B′部分的截面可以与图25所示的截面基本相同。
如上所述，在SRAM器件的单位单元中与第一通道晶体管和第二通道晶体管的栅极接触的接触插塞(即，栅极接触插塞)形成在与有源区接触的接触插塞(即，有源接触插塞)之间。因此，可以不需要用于形成栅极接触插塞的水平区域。
通过总结和回顾，在根据示例实施例的半导体器件中，第二接触插塞可以在第一方向上接触绝缘图案和绝缘衬层，并且可以在第二方向上接触绝缘衬层。也就是说，第二接触插塞可以通过绝缘衬层自对准，使得第二接触插塞可以接触栅电极。因此，可以减少故障(例如第一接触插塞和第二接触插塞之间短路、晶体管的漏电流等)。第二接触插塞可以与第一接触插塞之间的栅电极的上表面相接触。因此，可以减小用于形成第二接触插塞的衬底的水平区域。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅用于且将被解释为一般的描述性意义，而不是为了限制的目的。在一些情况下，如提交本申请所属的领域中的技术人员应认识到，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与其他实施例描述的特征、特性和/或元件相结合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的前提下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种半导体器件，包括：
多个栅极，在衬底上沿第一方向延伸，所述多个栅极中的每个栅极包括栅极绝缘层、栅电极和第一间隔物；
多个第一接触插塞，在所述多个栅极中的相邻的栅极之间与所述衬底相接触，所述多个第一接触插塞与所述多个栅极中的相应栅极的侧壁间隔开；
第二接触插塞，与相应栅电极的上表面相接触，所述第二接触插塞位于所述多个第一接触插塞中的第一接触插塞之间；以及
绝缘间隔物，在所述第二接触插塞与所述多个第一接触插塞中的相邻第一接触插塞之间的间隙中，所述绝缘间隔物与所述第二接触插塞和所述多个第一接触插塞中的所述相邻第一接触插塞的侧壁相接触，并且所述第二接触插塞和所述相邻第一接触插塞的上表面彼此共面。
2.根据权利要求1所述的半导体器件，其中，所述第一接触插塞在第一方向上的长度大于所述第二接触插塞在第一方向上的长度。
3.根据权利要求1所述的半导体器件，还包括：绝缘结构，覆盖所述多个栅极中的每个栅极的上表面，所述绝缘结构包括衬层图案和绝缘图案。
4.根据权利要求3所述的半导体器件，其中，所述绝缘结构的上表面与所述第二接触插塞和所述相邻第一接触插塞的上表面共面。
5.根据权利要求3所述的半导体器件，其中，所述衬层图案是具有凹槽的U形形状，并且所述绝缘图案填充所述凹槽。
6.根据权利要求3所述的半导体器件，其中，所述衬层图案包括与所述绝缘间隔物的材料相同的材料，所述衬层图案和所述绝缘间隔物彼此相连。
7.根据权利要求3所述的半导体器件，其中，所述衬层图案和所述绝缘间隔物包括氮化硅。
8.根据权利要求1所述的半导体器件，还包括在所述多个栅极之间的第一绝缘间层，所述第一绝缘间层在所述多个第一接触插塞中的相应第一接触插塞的侧壁上，并且所述第一绝缘间层与所述多个栅极的侧壁间隔开。
9.根据权利要求1所述的半导体器件，其中，所述绝缘间隔物在第二方向上的宽度大于所述相邻第一接触插塞与所述多个栅极中的相邻栅极之间的间隙在第二方向上的宽度，其中所述第二方向垂直于所述第一方向。
10.根据权利要求1所述的半导体器件，还包括：空气通道，在所述绝缘间隔物下方并沿第一方向延伸，所述空气通道在所述相邻第一接触插塞与所述多个栅极中的相邻栅极之间，并且所述空气通道填充有空气。
11.根据权利要求1所述的半导体器件，其中，所述绝缘间隔物延伸到所述衬底的表面，所述绝缘间隔物填充所述相邻第一接触插塞与所述多个栅极中的相邻栅极之间的间隙。
12.一种半导体器件，包括：
多个栅极，在衬底上沿第一方向延伸，所述多个栅极中的每个栅极包括栅极绝缘层、栅电极和第一间隔物；
多个第一接触插塞，在所述多个栅极中的相邻的栅极之间与所述衬底相接触，所述多个第一接触插塞与所述多个栅极中的相应栅极的侧壁间隔开，并且所述多个第一接触插塞的上表面高于所述多个栅极中的每个栅极的上表面；
绝缘结构，覆盖所述多个栅极中的每个栅极的上表面，所述绝缘结构包括衬层图案和绝缘图案；
第二接触插塞，在所述多个栅极中的相应栅极上，所述第二接触插塞与在所述多个第一接触插塞中的第一接触插塞之间的相应栅极的栅电极的上表面相接触；以及
绝缘间隔物，在所述第二接触插塞与所述多个第一接触插塞中的相邻第一接触插塞之间，所述绝缘间隔物与所述第二接触插塞和所述相邻第一接触插塞的侧壁相接触，并且所述相邻第一接触插塞在第一方向上的长度大于所述第二接触插塞在第一方向上的长度。
13.根据权利要求12所述的半导体器件，其中，所述衬层图案是具有凹槽的U形形状，并且所述绝缘图案填充所述凹槽。
14.根据权利要求13所述的半导体器件，其中，所述衬层图案具有与所述绝缘间隔物的材料相同的材料，并且所述衬层图案和所述绝缘间隔物彼此相连。
15.根据权利要求12所述的半导体器件，还包括在所述多个栅极之间的第一绝缘间层，所述第一绝缘间层与所述多个栅极的侧壁间隔开。
16.根据权利要求12所述的半导体器件，其中，所述多个第一接触插塞、所述第二接触插塞和所述绝缘结构的上表面彼此共面。
17.根据权利要求12所述的半导体器件，其中，所述绝缘结构在第二方向上的宽度大于所述多个栅极中的每个栅极在第二方向上的宽度，其中所述第二方向垂直于所述第一方向。
18.根据权利要求12所述的半导体器件，还包括空气通道，在所述绝缘间隔物和所述绝缘结构下方，所述空气通道填充有空气并沿所述第一方向延伸，并且所述空气通道在所述多个栅极中的每个栅极与所述多个第一接触插塞中的相邻第一接触插塞之间。
19.一种半导体器件，包括：
多个栅极，在衬底上沿第一方向延伸，所述多个栅极中的每个栅极包括栅极绝缘层、栅电极和第一间隔物；
多个第一接触插塞，在所述多个栅极中的相邻的栅极之间与所述衬底相接触，所述多个第一接触插塞与所述多个栅极中的相应栅极的侧壁间隔开；
绝缘结构，覆盖所述多个栅极的上表面，所述绝缘结构包括衬层图案和绝缘图案；以及
第二接触插塞，穿过绝缘图案和所述绝缘图案下方的衬层图案，所述第二接触插塞与所述多个第一接触插塞中的相邻的第一接触插塞之间的相应栅电极的上表面相接触，
其中，所述衬层图案是具有凹槽的U形形状，并且所述绝缘图案填充所述凹槽，以及
其中，所述绝缘结构在第二方向上的宽度大于所述多个栅极中的每个栅极在第二方向上的宽度，其中所述第二方向垂直于所述第一方向。
20.根据权利要求19所述的半导体器件，其中，所述第二接触插塞在第一方向上的侧壁与所述衬层图案相接触，并且所述第二接触插塞在第二方向上的侧壁与包括绝缘图案和衬层图案在内的绝缘结构相接触，其中所述第二方向垂直于所述第一方向。
CN201910374990.8A 2018-07-23 2019-05-07 半导体器件 Active CN110752212B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180085259A KR102520599B1 (ko) 2018-07-23 2018-07-23 반도체 소자
KR10-2018-0085259 2018-07-23

Publications (2)

Publication Number Publication Date
CN110752212A true CN110752212A (zh) 2020-02-04
CN110752212B CN110752212B (zh) 2024-10-01

Family

ID=69160702

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910374990.8A Active CN110752212B (zh) 2018-07-23 2019-05-07 半导体器件

Country Status (3)

Country Link
US (1) US10991620B2 (zh)
KR (1) KR102520599B1 (zh)
CN (1) CN110752212B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11189531B2 (en) * 2019-08-23 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040016964A1 (en) * 2002-07-26 2004-01-29 Ji-Young Kim Semiconductor device with self-aligned junction contact hole and method of fabricating the same
US20060097314A1 (en) * 2004-11-08 2006-05-11 Elpida Memory, Inc. Semiconductor device and method of manufacturing the same
US20120091532A1 (en) * 2010-10-18 2012-04-19 Samsung Electronics Co., Ltd. Semiconductor Devices Including Buried-Channel-Arrray Transistors
US20120286337A1 (en) * 2011-05-06 2012-11-15 Qingqing Liang Fin field-effect transistor and method for manufacturing the same
CN107195581A (zh) * 2016-03-15 2017-09-22 Imec 非营利协会 到栅极的完全自对准的接触

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9461143B2 (en) 2012-09-19 2016-10-04 Intel Corporation Gate contact structure over active gate and method to fabricate same
KR102282195B1 (ko) * 2014-07-16 2021-07-27 삼성전자 주식회사 저항 구조체를 갖는 반도체 장치의 제조 방법
TWI642188B (zh) 2015-03-26 2018-11-21 聯華電子股份有限公司 半導體元件及其製作方法
US9799560B2 (en) 2015-03-31 2017-10-24 Qualcomm Incorporated Self-aligned structure
US9722043B2 (en) 2015-06-15 2017-08-01 International Business Machines Corporation Self-aligned trench silicide process for preventing gate contact to silicide shorts
KR102302073B1 (ko) * 2015-07-28 2021-09-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9905671B2 (en) 2015-08-19 2018-02-27 International Business Machines Corporation Forming a gate contact in the active area
US9853110B2 (en) 2015-10-30 2017-12-26 Globalfoundries Inc. Method of forming a gate contact structure for a semiconductor device
US10163704B2 (en) 2015-12-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
KR20170122930A (ko) * 2016-04-28 2017-11-07 삼성전자주식회사 반도체 장치
US9941278B2 (en) 2016-07-06 2018-04-10 Globalfoundries Inc. Method and apparatus for placing a gate contact inside an active region of a semiconductor
KR102472133B1 (ko) 2016-09-22 2022-11-29 삼성전자주식회사 집적회로 소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040016964A1 (en) * 2002-07-26 2004-01-29 Ji-Young Kim Semiconductor device with self-aligned junction contact hole and method of fabricating the same
US20060097314A1 (en) * 2004-11-08 2006-05-11 Elpida Memory, Inc. Semiconductor device and method of manufacturing the same
US20120091532A1 (en) * 2010-10-18 2012-04-19 Samsung Electronics Co., Ltd. Semiconductor Devices Including Buried-Channel-Arrray Transistors
US20120286337A1 (en) * 2011-05-06 2012-11-15 Qingqing Liang Fin field-effect transistor and method for manufacturing the same
CN107195581A (zh) * 2016-03-15 2017-09-22 Imec 非营利协会 到栅极的完全自对准的接触

Also Published As

Publication number Publication date
US20200027786A1 (en) 2020-01-23
KR20200010773A (ko) 2020-01-31
KR102520599B1 (ko) 2023-04-11
US10991620B2 (en) 2021-04-27
CN110752212B (zh) 2024-10-01

Similar Documents

Publication Publication Date Title
KR102369630B1 (ko) 메모리 소자 및 이의 제조방법
US8482045B2 (en) Semiconductor memory device having vertical channel transistor and method for fabricating the same
KR102514620B1 (ko) 반도체 소자 및 이의 제조 방법
KR100633646B1 (ko) 트랜지스터, 메모리 셀 어레이 및 트랜지스터 제조 방법
US11678478B2 (en) Semiconductor devices
KR100683867B1 (ko) 반도체 소자 및 그 형성 방법
KR102504258B1 (ko) 반도체 소자 및 이의 제조방법
KR102587153B1 (ko) 3차원 메모리 디바이스 및 그 제조 방법
CN111199975A (zh) 半导体装置
TWI753688B (zh) 記憶裝置及其形成方法
KR20210009000A (ko) 반도체 장치
KR20220169174A (ko) 반도체 장치 및 그 제조 방법
CN114597191A (zh) 包括绝缘图案的半导体装置
CN110752212B (zh) 半导体器件
US10192966B2 (en) Semiconductor devices including recessed gate electrode portions
KR20220022507A (ko) 반도체 소자
TWI758995B (zh) 記憶裝置及其形成方法
US20230163201A1 (en) Semiconductor device and method of fabricating the same
US20240147701A1 (en) Semiconductor memory device
US20240306371A1 (en) Semiconductor memory device
US7351625B2 (en) Recessed transistors and methods of forming the same
CN117881184A (zh) 半导体器件
KR20240073833A (ko) 반도체 장치
CN115295527A (zh) 包括边缘绝缘层的半导体器件
TW202215642A (zh) 積體電路裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant