TWI758995B - 記憶裝置及其形成方法 - Google Patents

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Abstract

一種形成記憶裝置的方法包括：在基底之上依序形成第 一層堆疊及第二層堆疊，其中第一層堆疊及第二層堆疊中的每一者包括依序形成於基底之上的介電層、通道層及源極/汲極層；形成延伸穿過第一層堆疊及第二層堆疊的開口，其中開口包括位於第一層堆疊及第二層堆疊的邊界內的第一開口以及自第二層堆疊的側壁朝第一開口延伸的第二開口；以介電材料置換源極/汲極材料的被開口暴露出的部分而形成內部間隙壁；將鐵電材料襯於開口的側壁；以及以導電材料填充開口而在第一開口中形成第一閘極電極且在第二開口中形成虛設閘極電極。

Description

記憶裝置及其形成方法
本發明實施例一般而言是有關於半導體記憶裝置，且在特定實施例中，是有關於具有鐵電材料的三維記憶裝置。
半導體裝置被用於例如個人電腦、蜂巢電話、數位相機、及其他電子裝備等各種電子應用中。半導體裝置通常是藉由以下方式來製作：在半導體基底之上依序沈積絕緣層或介電層、導電層、及半導體材料層；以及使用微影及蝕刻技術對各種材料層進行圖案化以在各種材料層上形成電路組件及元件。
半導體行業藉由不斷縮小最小特徵尺寸來不斷提高各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，以使得更多的組件能夠被整合至給定面積中。然而，隨著最小特徵尺寸減小，出現了其他應被解決的問題。
本發明實施例提出一種形成記憶裝置的方法，所述方法包括：在基底之上形成第一層堆疊，所述第一層堆疊包括依序形成於所述基底之上的第一介電層、第一通道層及第一源極/汲極 層；在所述第一層堆疊之上形成第二層堆疊，所述第二層堆疊包括依序形成於所述第一層堆疊之上的第二介電層、第二通道層及第二源極/汲極層；形成延伸穿過所述第一層堆疊及所述第二層堆疊的多個開口，其中所述開口中的第一開口被所述第一層堆疊包圍，且所述開口中的第二開口延伸至所述第一層堆疊的第一側壁，以第一介電材料置換被所述開口暴露出的所述第一源極/汲極層的第一部分及所述第二源極/汲極層的第二部分；在所述置換之後，將鐵電材料襯於所述開口的側壁；在將所述鐵電材料襯於所述開口的所述側壁之後，以導電材料填充所述開口，以在所述開口中的所述第一開口中形成第一閘極電極，並在所述開口中的所述第二開口中形成第二閘極電極；在填充所述開口之後，形成延伸穿過所述第一層堆疊及所述第二層堆疊的溝渠及凹槽，其中所述溝渠平分所述第一閘極電極，其中形成所述凹槽移除所述第二閘極電極及所述第二閘極電極周圍的所述鐵電材料；以及以第二介電材料填充所述溝渠及所述凹槽。
本發明實施例還提出一種形成記憶裝置的方法，所述方法包括：在基底之上依序形成第一層堆疊及第二層堆疊，其中所述第一層堆疊與所述第二層堆疊具有相同的結構，所述結構包括依序形成於所述基底之上的介電層、通道層及源極/汲極層；形成延伸穿過所述第一層堆疊及所述第二層堆疊的多個開口，其中所述多個開口包括：第一開口，位於所述第一層堆疊及所述第二層堆疊的邊界內；以及第二開口，自所述第二層堆疊的側壁朝向所 述第一開口延伸；以第一介電材料置換所述源極/汲極層的被所述開口暴露出的部分而形成內部間隙壁；將鐵電材料襯於所述開口的側壁；以及以導電材料填充所述開口，而在所述第一開口中形成第一閘極電極，並在所述第二開口中形成虛設閘極電極。
本發明實施例提出一種記憶裝置，包括：層堆疊，位於基底之上，其中所述層堆疊包括介電層、位於所述介電層之上的通道層及位於所述通道層之上的源極/汲極層；第一閘極電極及第二閘極電極，延伸穿過所述層堆疊；介電材料，延伸穿過所述層堆疊，其中所述介電材料的第一部分位於所述第一閘極電極與所述第二閘極電極之間，所述介電材料的第二部分自所述層堆疊的側壁朝向所述第一閘極電極及所述第二閘極電極延伸，且所述介電材料的所述第二部分與所述介電材料的所述第一部分間隔開，鐵電材料，延伸穿過所述層堆疊，其中所述鐵電材料沿著所述第一閘極電極的側壁及沿著所述第二閘極電極的側壁延伸；以及內部間隙壁，設置於與所述源極/汲極層距所述基底相同的距離處，其中所述內部間隙壁環繞所述第一閘極電極、所述第二閘極電極、所述介電材料及所述鐵電材料，其中所述內部間隙壁將所述源極/汲極層分隔成第一源極/汲極區及與所述第一源極/汲極區間隔開的第二源極/汲極區。
100:半導體裝置
101:基底
103:半導體鰭
105:隔離區
107:源極/汲極區
109、212:閘極電極
110:第一區
111:閘極間隙壁
113:接觸窗
115、125:導電線
117、119、121、201T:介電層
120:第二區
123:積體記憶裝置/三維(3D)記憶裝置/記憶裝置
123A、123B:積體記憶裝置/記憶裝置
124、233:通孔
130:記憶區
140:內連線結構
200、200A、200B:記憶裝置/三維(3D)記憶裝置
201:構成層/最頂部介電層/介電層
202、202A、202B、202C:層堆疊
203:通道層/構成層/層
205:源極/汲極層/源極/汲極金屬層/構成層
205A、205B:源極/汲極區
207、217:開口
207A:第一開口/開口
207B:第二開口/開口
209:凹槽
211:內部間隙壁層/內部間隙壁
212A:第一閘極電極
212B:第二閘極電極
213:鐵電材料/層
215:閘極電極/層
213S1、213S2:外側壁
216:箭頭
217A:溝渠/槽形開口
217B:凹槽
218:虛線框
219:介電材料/隔離區
219B:最下部部分
220:虛線框
221:虛線/通道區
223:記憶單元
225:閘極接觸窗/金屬特徵
227、227A、227B、227C、229、229A、229B、229C:源極/汲極接觸窗
231:電晶體
300:等效電路圖/電路圖
1010、1020、1030、1040、1050:方塊
A-A、B-B、C-C、D-D、E-E:橫截面
BL:位元線/端子
SL:源極線/端子
VH:高起始電壓/起始電壓值
VL:低起始電壓/起始電壓值
VT:起始電壓
W1:距離/寬度
W2、W3:寬度
WL:字元線/端子
WL1A、WL1B、WL2A、WL2B:端子
為更完整地理解本發明以及本發明的優點，現結合附圖 參照以下說明，在附圖中：圖1示出在實施例中具有積體記憶裝置的半導體裝置的剖視圖。
圖2至圖9、圖10A、圖10B、圖10D、圖10E、圖10F、圖10G、圖10H、圖11及圖12示出在實施例中在製造的不同階段處的三維記憶裝置的各種視圖。
圖10C示出在實施例中圖10B所示三維記憶裝置的鐵電材料的電性極化方向的切換。
圖13示出在另一實施例中三維記憶裝置的立體圖。
圖14示出在又一實施例中三維記憶裝置的立體圖。
圖15示出在實施例中三維記憶裝置的等效電路圖。
圖16示出在一些實施例中形成記憶裝置的方法的流程圖。
以下揭露提供用於實施本發明的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。
此外，為易於說明，本文中可能使用例如「位於...之下 (beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。在本文的整個論述中，除非另有說明，否則不同圖中的相同或相似的參考編號是指使用相同或相似的材料藉由相同或相似的製程形成的相同或相似的元件。
在一些實施例中，一種形成記憶裝置的方法包括：在基底之上依序形成第一層堆疊及第二層堆疊，其中第一層堆疊及第二層堆疊中的每一者包括依序形成於基底之上的介電層、通道層及源極/汲極層；形成延伸穿過第一層堆疊及第二層堆疊的開口，其中開口包括位於第一層堆疊及第二層堆疊的邊界內的第一開口以及自第二層堆疊的側壁朝第一開口延伸的第二開口；以介電材料置換源極/汲極材料的被開口暴露出的部分而形成內部間隙壁；將鐵電材料襯於開口的側壁；以及以導電材料填充開口而在第一開口中形成第一閘極電極且在第二開口中形成虛設閘極電極。
圖1示出在實施例中具有積體記憶裝置123(例如，123A及123B)的半導體裝置100的剖視圖。在所示實施例中，半導體裝置100是具有在半導體製造的後段(back-end-of-line，BEOL)製程中整合的三維(tbree-dimensional，3D)記憶裝置123的鰭式 場效電晶體(fin-field effect transistor，FinFET)裝置。為了避免混亂，3D記憶裝置123的細節在圖1中未示出，但在下文中進行論述。
如圖1中所示，半導體裝置100包括用於形成不同類型電路的不同區。舉例而言，半導體裝置100可包括用於形成邏輯電路的第一區110，且可包括用於形成例如，周邊電路、輸入/輸出(input/output，I/O)電路、靜電放電(electrostatic discharge，ESD)電路、及/或類比電路的第二區120。用於形成其他類型電路的其他區是可能的且完全旨在包括於本揭露的範圍內。
半導體裝置100包括基底101。基底101可為塊狀基底(例如經摻雜或未經摻雜的矽基底)、或者絕緣體上半導體(semiconductor-on-insulator，SOI)基底的主動層。基底101可包含例如以下其他半導體材料：鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或其組合。亦可使用其他基底，例如多層式基底或梯度基底。
在半導體製造的前段(front-end-of-line，FEOL)製程中，在基底101中或基底101上形成電子構件(例如電晶體、電阻器、電容器、電感器、二極體等)。在圖1所示實例中，在基底101上方突出形成半導體鰭103(亦被稱為鰭)。在半導體鰭103之間或周圍形成隔離區105(例如淺溝渠隔離(shallow-trench isolation，STI)區)。在半導體鰭103之上形成閘極電極109。沿著閘極電極109的側壁形成閘極間隙壁111。在閘極電極109的相對兩側上形成源極/汲極區107(例如磊晶源極/汲極區)。在相應的下伏導電性特徵(例如，閘極電極109或源極/汲極區107)之上形成接觸窗113(例如閘極接觸窗及源極/汲極接觸窗)且接觸窗113電性耦接至所述相應的下伏導電性特徵。在基底101之上以及半導體鰭103及閘極電極109周圍形成一或多個介電層117(例如層間介電(inter-layer dielectric，ILD)層)。亦可在所述一或多個介電層117中形成其他導電性特徵(例如導電線115)。圖1中的FinFET可藉由此項技術中眾所習知或使用的任何合適的方法形成，此處不再贅述。
仍然參照圖1，在所述一或多個介電層117之上形成可為蝕刻停止層(etch stop layer，ESL)的介電層119。在實施例中，介電層119是使用電漿增強型化學氣相沈積(PECVD)由形成的氮化矽，但可替代地使用其他介電材料(例如氮化物、碳化物、硼化物、其組合等)以及形成介電層119的替代技術(例如低壓化學氣相沈積(low-pressure chemical vapor deposition，LPCVD)、物理氣相沈積(physical vapor deposition，PVD)等)。接下來，在介電層119之上形成介電層121。介電層121可為藉由合適的方法(例如，PVD、CVD等)形成的任何合適的介電材料(例如氧化矽、氮化矽等)。在介電層121中形成一或多個記憶裝置123A(所述一或多個記憶裝置123A中的每一者包括多個記憶單元)且 所述一或多個記憶裝置123A耦接至介電層121中的導電性特徵(例如，通孔124及導電線125)。下文詳細論述圖1中的記憶裝置123的各種實施例，例如記憶裝置200、200A及200B。
圖1進一步示出形成於記憶裝置123A之上的第二層的記憶裝置123B。記憶裝置123A與記憶裝置123B可具有相同或相似的結構，且可被統稱為記憶裝置123或3D記憶裝置123。圖1示例示出兩層的記憶裝置123以做為非限制性實例，圖1所示實例示出記憶裝置123的兩個層。其他數目層(例如一個層、三個層、或更多層)的記憶裝置123的層數亦是可能的且完全旨在包括於本揭露的範圍內。記憶裝置123的所述一層或多層被統稱為半導體裝置100的記憶區130，且可在半導體製造的後段(BEOL)製程中形成。記憶裝置123可在半導體裝置100內的任何合適的位置處(例如在第一區110之上(例如，正上方)、第二區120之上或多個區之上)在BEOL製程中形成。
在圖1所示實例中，由於可在記憶區130的其他區域中形成用於連接至位於記憶區130之上及記憶區130下方的導電特徵的其他特徵(例如，導電線125及通孔124)，因此記憶裝置123佔據半導體裝置100的記憶區130的一些區域，但非全部區域。在一些實施例中，為了形成記憶裝置123A或123B，形成罩幕層(例如圖案化光阻層)以覆蓋記憶區130的一些區域，同時在記憶區130的被罩幕層暴露出的其他區域中形成記憶裝置123A或123B。在形成記憶裝置123之後，然後移除罩幕層。
仍然參照圖1，在形成記憶區130之後，在記憶區130之上形成內連線結構140，內連線結構140包括介電層121及介電層121中的導電性特徵(例如，通孔124及導電線125)。內連線結構140可電性連接形成於基底101中/基底101上的電子構件，以形成功能電路。內連線結構140亦可將記憶裝置123電性耦接至形成於基底101中/基底101上的組件及/或將記憶裝置123耦接至形成於內連線結構140之上的用於與外部電路或外部裝置連接的導電墊。內連線結構的形成是本領域所周知，因此此處不再贅述。
在一些實施例中，記憶裝置123例如經由通孔124及導線125電性耦接至形成於基底101上的電子構件(例如，電晶體)，且由半導體裝置100的功能電路控制或存取(例如，寫入或讀取)。在一些實施例中，另外，或做為另外一種選擇，記憶裝置123電性耦接至形成於內連線結構140的頂部金屬層之上的導電墊，在此種情形中，記憶裝置123可直接由外部電路(例如，另一半導體裝置)控制或存取，而與半導體裝置100的功能電路無關。儘管在圖1所示實例中，在記憶裝置123之上形成另外的金屬層(例如，內連線結構140)，但可在半導體裝置100的頂部(例如，最頂部)金屬層中形成記憶裝置123，這些及其他變化完全旨在包括於本揭露的範圍內。
圖2至圖9、圖10A、圖10B、圖10D、圖10E、圖10F、圖10G、圖10H、圖11及圖12示出在實施例中在製造的各個階段處的三維(3D)記憶裝置200各種視圖(例如，立體圖、剖視 圖)。3D記憶裝置200是具有鐵電材料的三維記憶裝置，且可以例如是3D非或型記憶裝置(NOR-type memory device)。3D記憶裝置200可用作圖1中的記憶裝置123A及123B。注意，為了簡單起見，在圖中未示出3D記憶裝置200的所有特徵。
參照圖2，圖2示出在製作的初期階段的記憶裝置200的立體圖。如圖2中所示，在基底101(圖2中未示出，但圖1中示出)之上依序形成層堆疊202A、202B及202C。層堆疊202A、202B及202C在本文中可被統稱為層堆疊202。在所示實施例中，層堆疊202A、202B及202C具有相同的分層結構。舉例而言，層堆疊202中的每一者包括介電層201、位於介電層201之上的通道層203以及位於通道層203之上的源極/汲極層205。
在一些實施例中，為了形成層堆疊202A，以合適的沈積方法(例如PVD、CVD、原子層沈積(atomic layer deposition，ALD)等)在基底101(參見圖1)之上沈積合適的介電材料(例如氧化矽、氮化矽等)來形成介電層201。接下來，在介電層201之上形成通道層203。在一些實施例中，通道層203由合適的通道材料(例如半導體材料)形成。半導體材料的實例包括非晶矽(amorphous-silicon，a-Si)或多晶矽(polysilicon，poly-Si)等。在一些實施例中，通道層203由例如以下氧化物半導體(亦可被稱為半導體氧化物)形成：氧化銦鎵鋅(indium gallium zinc oxide，IGZO)、氧化鋅(zinc oxide，ZnO)、氧化銦鎢(indium tungsten oxide，IWO)等。通道層203可由例如，PVD、CVD、ALD、其 組合等形成。接下來，在通道層203之上形成源極/汲極層205。在一些實施例中，源極/汲極金屬層205是使用合適的形成方法(例如PVD、CVD、ALD、濺鍍、鍍覆等)由金屬或含金屬材料(例如Al、Ti、TiN、W、Mo或氧化銦錫(ITO))形成。因此，源極/汲極層205亦可被稱為源極/汲極金屬層205。
在一些實施例中，依據所形成的裝置的類型(N型或P型)，源極/汲極金屬層205可由不同的金屬形成。在一些實施例中，使用Sc、Ti、Cr、Ni、Al等做為形成N型裝置之源極/汲極金屬層205。在一些實施例中，使用Nb、Pd、Pt、Au等做為形成P型裝置之源極/汲極金屬層205。源極/汲極金屬層205可由合適的形成方法(例如PVD、CVD、ALD、濺鍍、鍍覆等)形成。
在形成層堆疊202A之後，可重複形成層堆疊202A的製程，以在層堆疊202A之上依序形成層堆疊202B及202C，如圖1中所示。在形成層堆疊202A、202B及202C之後，在層堆疊202C之上形成介電層201T。在所示實施例中，介電層201T由與層堆疊202中的介電層201相同的介電材料形成，因此在隨後的論述中亦可被稱為介電層201。
接下來，在圖3中，形成延伸穿過層堆疊202A、202B、202C以及層堆疊202C之上的介電層201的開口207。開口207可使用微影法及蝕刻技術來形成。開口207包括第一開口207A，第一開口207A形成於層堆疊202的邊界(例如，周邊或側壁)內，使得每一第一開口207A被層堆疊202環繞(例如，包圍)。開口 207亦包括延伸至層堆疊202的周邊(例如，側壁)的第二開口207B。換言之，第二開口207B未被層堆疊202完全環繞。相反地，第二開口207B被層堆疊202部分地環繞。圖3中的開口207B被示出為淺開口(例如，自層堆疊202的側壁朝開口207A延伸淺的深度)，以清楚地示出形成於開口207B內部的特徵，開口207B可較圖示深(參見，例如圖9)。在圖3所示實例中，每一第一開口207A具有矩形俯視圖及四個側壁，而第二開口207B具有U型俯視圖及三個側壁。在圖3中，開口207對齊成一行，且相鄰的開口207分隔開距離W1。在一些實施例中，距離W1介於約10奈米與約50奈米之間。
接下來，在圖4中，移除源極/汲極層205的被開口207暴露出(例如，面對開口207)的部分以形成凹槽209。舉例而言，可使用利用對於源極/汲極層205的材料具有選擇性(例如，對於源極/汲極層205的材料具有較高的蝕刻速率)的蝕刻劑的等向性蝕刻製程來移除源極/汲極層205的面對開口207的部分，使得源極/汲極層205自開口207的側壁橫向凹陷，而不會實質上損壞其他材料。在一些實施例中，等向性蝕刻製程中所使用的蝕刻劑是做為去離子水、NH3及H2O2的混合物的標準清潔1(standard cleaning 1，SC1)溶液。在源極/汲極層205的凹陷之前的源極/汲極層205的側壁的位置與在源極/汲極層205的凹陷之後的源極/汲極層205的側壁的位置之間測量的凹槽209的寬度W2介於約1奈米與約5奈米之間。在所示實施例中，寬度W2大於或等於W1的一半(例 如，W2
Figure 109142939-A0305-02-0015-1
0.5×W1)。由於源極/汲極層205在所有方向上自開口207的側壁橫向凹陷，且由於W2大於或等於W1的一半，因此源極/汲極層205的位於相鄰的開口207之間的部分被完全移除。因此，隨後形成的內部間隙壁層211(參見圖10G)完全填充於相鄰的開口207之間(或者等效地，隨後沿著開口207的側壁形成的鐵電材料213之間)的空間。
注意，在本文論述中，層堆疊202A、202B或202C的側壁包括所述層堆疊的所有構成層(例如，201、203及205)的對應側壁。舉例而言，層堆疊202A的被開口207暴露出的側壁包括被開口207暴露出的介電層201的對應側壁、通道層203的對應側壁、以及源極/汲極層205的對應側壁。在所示實施例中，在源極/汲極層205的凹陷之前，層堆疊202的構成層(例如，201、203及205)的對應側壁沿著同一垂直平面對齊。在所示實施例中，在源極/汲極層205凹陷形成凹槽209之後，層堆疊202的介電層201的對應側壁與通道層203的對應側壁沿著同一垂直平面對齊。
接下來，在圖5中，在開口207中形成(例如，共形地形成)內部間隙壁層211以襯於開口207的側壁及底部。亦可在圖5中的最頂部介電層201的上表面之上形成內部間隙壁層211。內部間隙壁層211是使用合適的方法(例如CVD、PVD、ALD等)由合適的介電材料(例如氮化矽(SiN)、氮化矽碳(SiCN)、氮氧化矽碳(SiCNO)等)形成。做為實例，內部間隙壁層211的厚度可介於約1奈米與約5奈米之間。如圖5中所示，內部間隙壁 層211填充凹槽209。
接下來，在圖6中，例如藉由非等向性蝕刻製程(例如電漿蝕刻)移除沿著開口207的側壁及沿著開口207的底部的部分的內部間隙壁層211的。執行非等向性蝕刻製程以移除開口207的側壁及底部的部分的內部間隙壁層211，且移除最頂部介電層201(若形成的話)的上表面的內部間隙壁層211。在非等向性蝕刻製程之後，凹槽209中的內部間隙壁層211保留下來，且亦可被稱為內部間隙壁211。在圖6所示實例中，內部間隙壁211的面對開口207的側壁對齊介電層201的對應側壁及通道層203的對應側壁。在一些實施例中，內部間隙壁211有利於降低所形成的裝置的寄生電容。
接下來，在圖7中，在開口207中形成(例如，共形地形成)鐵電材料213以襯於開口207的側壁及底部。亦可在圖7中的最頂部介電層201的上表面之上形成鐵電材料213。在實施例中，鐵電材料213是由Al、Si、Zr、La、Gd、或Y摻雜的氧化鉿(HfO2)。在一些實施例中，使用鐵電材料包括HSO(例如、HfSiO)、HfLaO、HZO(例如HfZrO2)或ZrO2做為鐵電材料213。鐵電材料213可使用合適的形成方法(例如PVD、CVD、ALD等)形成。接下來，可執行非等向性蝕刻製程，以移除最頂部介電層201(若形成的話)的上表面以及自開口207的底部上的鐵電材料213。
接下來，在圖8中，形成導電材料(亦被稱為閘極材料 或閘極金屬)(例如Al、W、Mo、TiN、TaN、其組合、或其多層)，以填充開口207。閘極材料可藉由合適的方法(例如PVD、CVD、ALD、鍍覆等)形成。在形成閘極材料之後，可執行平坦化製程(例如化學機械平坦化(chemical mechanical planarization，CMP))，以移除最頂部介電層201的上表面的閘極材料的多餘部分，開口207中的閘極材料的剩餘部分形成閘極電極212。閘極電極212包括形成於第一開口207A(參見圖3)中的第一閘極電極212A以及形成於第二開口207B中的第二閘極電極212B。在隨後的製程中，移除第二閘極電極212B，因此，第二閘極電極212B亦被稱為虛設閘極電極。
接下來，在圖9中，形成延伸穿過最頂部介電層201及層堆疊202的開口217(例如，217A及217B)。開口217可使用微影法及蝕刻技術來形成。開口217包括形成於第一閘極電極212A中的溝渠217A(亦可被稱為槽形開口271A)以及形成於第二閘極電極212B(參見圖8)及第二閘極電極212B周圍的鐵電材料213的位置處的凹槽217B。換言之，形成凹槽217B會移除圖8所示第二閘極電極212B及第二閘極電極212B周圍的鐵電材料213。圖9中的凹槽217B自層堆疊202的側壁朝向閘極電極延伸。
注意，每一溝渠217A將相應的第一閘極電極212A平分(例如，切割或分隔成兩個單獨的部分)成兩個單獨的閘極電極215(亦被稱為一對閘極電極215)。因此，閘極電極215的數目是第一閘極電極212A的數目的兩倍。另外，每一溝渠217A亦 將每一第一閘極電極212A周圍的鐵電材料213平分。注意，在圖9所示實例中，溝渠217A停止於鐵電材料213的外側壁213S1及213S2處。凹槽217B在凹槽217B的相對側壁之間具有寬度W3。做為實例，寬度W3可介於例如50奈米與約150奈米之間。在圖9所示實例中，開口217對齊成一列，使得凹槽217B的相對側壁與溝渠217A的相應的相對側壁對齊，溝渠217A的相應的相對側壁與鐵電材料213的外側壁213S1/213S2對齊。
接下來，在圖10A中，形成用於填充開口217的介電材料219。介電材料219可為藉由合適的方法(例如CVD、PVD、ALD等)形成的例如氧化矽、氮化矽等。可執行平坦化製程(例如CMP)，以自最頂部介電層201的上表面移除介電材料219的多餘部分。介電材料219因此形成使每對閘極電極215彼此電性隔離的隔離區219。
圖10B示出圖10A所示記憶裝置200的一部分的立體圖。具體而言，圖10B示出圖10A中的虛線框220內的記憶裝置200的切除部分。為簡單起見，在圖10B中僅示出記憶裝置200的位於相同位準(例如，距基底101的距離相同)的部分做為層堆疊202C的層。
如圖10B中所示，介電材料219將每一第一閘極電極212A(參見圖8)切割成一對閘極電極215。鐵電材料213沿著閘極電極215的側壁延伸，且設置於閘極電極215與相應的通道層203之間。圖10B中的虛線221示出在3D記憶裝置200的操作期 間(例如，當在閘極電極215處施加閘極電壓時)，在通道層203中形成的通道區。圖10B中的箭頭216示出做為圖10B所示切除部分的外部(例如，前部及後部)的源極/汲極區(參見圖10G中的205A/205B)之間的示例性電流流動方向。
圖10C示出三維記憶裝置200的鐵電材料213的電性極化方向的切換。圖10B所示虛線框218內的不同材料的三個層(例如，215、213及203)在圖10C的左側示出。圖10C示出當施加至鐵電材料213的電場(electrical field，E-field)的方向被切換時，鐵電材料213的極化方向相應地切換，如圖10C中所示。舉例而言，藉由在閘極電極215與電性耦接至圖10C中的通道層203(例如，位於通道層203之上且接觸所述通道層203)的相應的源極/汲極層205之間施加電壓，可向圖10C中的鐵電材料213施加電場。舉例而言，可藉由源極/汲極接觸窗227向3D記憶裝置200的階梯形區(參見，例如圖12)中的源極/汲極層205施加電壓。
圖10D及10E分別示出圖10A所示3D記憶裝置200沿著橫截面A-A及B-B的剖視圖。圖10D示出層堆疊202A、202B及202C、以及最頂部介電層201。圖10E示出3D記憶裝置200沿著橫截面B-B的剖視圖。在圖10E中，每對閘極電極215被每對閘極電極215之間的介電材料291分隔開。鐵電材料213沿著閘極電極215的側壁延伸。
注意，在圖10E所示剖視圖中，每一層堆疊202的源極/汲極層205被內部間隙壁211置換。如圖10E中所示，內部間隙 壁211填充沿著相鄰的閘極電極215的側壁設置的鐵電材料213之間的空間，且具有寬度W1。換言之，在圖10E所示剖視圖中看不到源極/汲極層205。回想一下，凹槽209的寬度W2(參見圖4)大於或等於相鄰的開口207之間距離W1的一半。因此，內部間隙壁211填充凹槽209且完全填充相鄰的開口207之間的空間。注意，在形成凹槽209之前，在圖10E中，鐵電材料213的面對內部間隙壁211的側壁與開口207的側壁位於相同的位置。
圖10E中的虛線221(亦在圖10B中示出)示出在3D記憶裝置200的操作期間形成的通道區。在圖10E所示剖視圖中，電流沿著通道區流入及流出紙張。圖10E進一步示出多個記憶單元223，其中每一記憶單元223包括記憶單元223的區域內的各種層/材料的部分。舉例而言，每一記憶單元223包括閘極電極215(的部分)、鐵電材料213(的部分)、內部間隙壁211(的部分)、介電層201(的部分)、通道層203(的部分)及源極/汲極區205A/205B(的部分)(參見圖10G)。因此，每一記憶單元223是具有位於閘極電極215與通道層203(參見圖10F)之間的鐵電材料213的電晶體。注意，為了避免混亂，圖10E僅示出3D記憶裝置200的兩個記憶單元223周圍的虛線框，且3D記憶裝置200的其他記憶單元周圍未示出虛線框。
圖10F示出圖10A所示3D記憶裝置200沿著橫截面E-E的剖視圖。橫截面E-E沿著切穿通道層203的水平面。如圖10F中所示，每對閘極電極215接觸設置於每對閘極電極215之間的 介電材料219的相對側壁且沿著所述相對側壁延伸。鐵電材料213沿著閘極電極215的側壁(例如，三個側壁)延伸，且設置於閘極電極215與通道層203之間。鐵電材料213的側壁與介電材料219的相應側壁對齊，使得沿著圖10F所示水平方向測量的圖10F中的鐵電材料213的寬度與沿著相同水平方向測量的介電材料219的寬度相同。另外，圖10F示出記憶單元223中的兩者周圍的虛線框，且虛線221示出記憶單元中的兩者的通道區。
圖10G示出圖10A所示3D記憶裝置200沿著橫截面D-D的剖視圖。橫截面D-D沿著切穿源極/汲極層205的水平面。如圖10G中所示，做為圖10G所示剖視圖中的連續區的內部間隙壁層211完全填充沿著相鄰的閘極電極215的鐵電材料213的部分之間的空間，且在圖10G中亦填充介電材料219的最下部部分219B與鐵電材料213的最下部部分之間的空間。因此，內部間隙壁層211將源極/汲極層205分隔成兩個單獨的(例如，間隔開的)源極/汲極區205A及205B。
當導通記憶單元223的電晶體且在源極/汲極區205A與源極/汲極區205B之間施加電壓時，電流在源極/汲極區205A與源極/汲極區205B之間流動。舉例而言，參照圖10A、圖10B、圖10E、圖10F及圖10G，電流可自源極/汲極區205A(參見圖10A及圖10G)向下流動至通道層203(參見圖10A及圖10F)的下伏部分，然後沿著通道區221(參見圖10F)在水平方向上流動至源極/汲極區205B(參見圖10G)之下的通道層203的一部分，然後 向上流動至源極/汲極區205B。注意，在以上電流的說明中，方向「向下」、「向上」、「水平」是相對於圖10A中所示的方向。
圖10H示出圖10A所示3D記憶裝置200沿著橫截面C-C的剖視圖。橫截面C-C沿著切穿介電層201的水平面。
接下來，在圖11中，在3D記憶裝置200中形成階梯形接觸區，以暴露出每一層堆疊202的部分源極/汲極層205。做為實例，階梯形接觸區可藉由多個蝕刻製程形成，其中每一蝕刻製程是藉由以下方式執行：以不同的蝕刻罩幕暴露出用於移除不同部分的3D記憶裝置200；以及以不同的持續時間的蝕刻來達成不同的蝕刻深度。3D記憶裝置200的未蝕刻部分(所述未蝕刻部分包括閘極電極215及閘極電極215周圍的鐵電材料213)形成3D記憶裝置200的記憶單元陣列。
如圖11中所示，移除每一層堆疊202的橫向遠離記憶單元陣列的一部分，以形成階梯形接觸區。層堆疊202的被移除部分的面積沿著遠離基底101(參見圖1)的垂直方向增加。換言之，層堆疊202(例如，202A、202B或202C)越高(離基底101越遠)，被移除的層堆疊的面積越大。注意，每一層堆疊202的源極/汲極層205被分隔成設置於介電材料219的相對兩側上的兩個單獨的源極/汲極區205A及205B。
接下來，在圖12中，在閘極電極215之上形成閘極接觸窗225且閘極接觸窗225電性耦接至閘極電極215，在源極/汲極區205A之上形成源極/汲極接觸窗227(例如，227A、227B及 227C)且源極/汲極接觸窗227電性耦接至源極/汲極區205A，以及在源極/汲極區205B之上形成源極/汲極接觸窗229(例如，229A、229B及229C)且源極/汲極接觸窗229耦接至源極/汲極區205B。在記憶裝置中，每一閘極接觸窗225亦可被稱為字元線(word line，WL)，每一源極/汲極接觸窗227亦可被稱為源極線(source line，SL)，且每一源極/汲極接觸窗229亦可被稱為位元線(bit line，BL)。閘極接觸窗225及源極/汲極接觸窗227/229可藉由以下方式形成：在圖11所示結構之上形成介電層(未示出)；在介電層中與閘極接觸窗225及源極/汲極接觸窗227/229對應的位置處形成開口，其中開口暴露出下伏的導電特徵(例如，閘極電極215或源極/汲極區205A/205B)；以及以例如以下所述的導電材料填充開口：Cu、W、Au、Ag、Co、Ti、Ta、TaN、TiN、其組合、其多層等。在一些實施例中，用於形成源極/汲極接觸窗227/229的介電層(未示出)中的開口是藉由使用對於介電層的材料具有選擇性(例如，對於介電層的材料具有較高的蝕刻速率)的蝕刻劑來蝕刻介電層而形成。可執行選擇性蝕刻，直至形成階梯形接觸區中的所有接觸開口。因此，接觸開口之下的較高層堆疊(例如，202C)中的源極/汲極區205A/205B可較接觸開口之下的較低層堆疊(例如，202B或202A)中的源極/汲極區205A/205B暴露於蝕刻劑的時間長。因此，在較高層堆疊(例如，202C)中，源極/汲極區205A/205B的位於源極/汲極接觸窗227/229正下方(例如，接觸源極/汲極接觸窗227/229)的部分的厚度，可小於 在較低層堆疊(例如，202B或202A)中，源極/汲極區205A/205B的位於源極/汲極接觸窗227/229正下方(例如，接觸源極/汲極接觸窗227/229)的部分的厚度，而在所有層堆疊(例如，202A、202B及202C)中，源極/汲極區205A/205B位於橫向界限之外(例如，超出源極/汲極接觸227/229的側壁)的部分可具有相同的厚度。
如圖12中所示，由於層堆疊202的源極/汲極層205的不同上表面處於不同的垂直位準(例如，距基底101的距離不同)，因此不同層堆疊202上的源極/汲極接觸窗227(或229)的下表面亦處於不同的垂直位準。舉例而言，層堆疊202A上的源極/汲極接觸窗227(或229)的下表面較層堆疊202B/202C上的源極/汲極接觸窗227(或229)的下表面靠近基底101。
在圖12所示實例中，示出六個閘極電極215。閘極電極215以及與位於同一垂直位準的源極/汲極區205A/205B耦接的源極/汲極接觸窗227/229界定記憶單元(例如，具有鐵電材料213的電晶體)的三個端子。因此，在圖12所示實例中，所述六個閘極電極215及所述三對源極/汲極接觸窗227/229形成總共18個記憶單元。
參照圖12以及圖10E至圖10G，為了對特定記憶單元(例如，圖10E中的記憶單元223)執行寫入操作，跨越記憶單元223內的部分鐵電材料213施加寫入電壓。舉例而言，可藉由以下方法來施加寫入電壓：對記憶單元223的閘極電極215(藉由閘極接觸窗225)施加第一電壓；以及對源極/汲極區205A/205B (藉由源極/汲極接觸窗227/229)施加第二電壓。第一電壓與第二電壓之間的電壓差設定鐵電材料213的極化方向。依據鐵電材料213的極化方向，記憶單元223的對應的電晶體的起始電壓VT可自低起始電壓VL切換至高起始電壓VH，或者反之亦然。電晶體的起始電壓值(VL或VH)可用於指示儲存於記憶單元中的位元「0」或「1」。
為了對記憶單元223執行讀取操作，對電晶體(例如，閘極電極215與源極/汲極區205A之間)施加做為低起始電壓VL與高起始電壓VH之間的電壓的讀取電壓。依據鐵電材料213的極化方向(或電晶體的起始電壓)，記憶單元223的電晶體可導通或可不導通。因此，當例如，在源極/汲極區205B處施加電壓時，電流在源極/汲極區205A與源極/汲極區205B之間可流動或者可不流動。可因此偵測到電流以確定儲存於記憶單元中的數位位元。
圖13示出在另一實施例中三維(3D)記憶裝置200A的立體圖。3D記憶裝置200A類似於圖12所示3D記憶裝置200，但閘極接觸窗225形成於層堆疊202A之下。由於閘極電極215延伸穿過層堆疊202，因此閘極電極的下表面暴露於層堆疊202的下表面處。因此，可容易地達成在閘極電極215之下形成閘極接觸窗225。舉例而言，在形成圖2中的層堆疊202A之前，可在圖1中的介電層119之上形成金屬層以在隨後製程中其之上形成閘極電極215的位置處形成金屬特徵(例如，225)。在隨後的製程中，一旦形成，便將閘極電極215電性耦接至金屬層中的閘極接觸窗 225。
圖13進一步示出電晶體231及將閘極接觸窗225電性耦接至電晶體231的通孔233。在所示實施例中，電晶體231及通孔233是圖1所示的部分半導體裝置100而非部分的3D記憶裝置200A。電晶體231可為形成於圖1所示基底101之上的FinFET，而通孔233可形成於3D記憶裝置200A之下以電性耦接至FinFET。
圖14示出在又一實施例中三維(3D)記憶裝置200B的立體圖。3D記憶裝置200B類似於圖12所示3D記憶裝置200，但記憶單元陣列形成於3D記憶裝置200B的中間區中，且其中在記憶單元陣列的相對兩側上形成有兩個階梯形接觸區。可藉由修改3D記憶裝置200的製作製程來形成3D記憶裝置200B。舉例而言，在圖3所示製程步驟中，在第一開口207A的相對兩側上形成兩個第二開口207B。其餘的製程步驟類似於3D記憶裝置200的製程步驟，因此不再贅述。
圖15示出在實施例中三維記憶裝置的等效電路圖300。在實施例中，電路圖300與3D記憶裝置200、200A或200B的一部分對應。電路圖300中的記憶單元被示出為具有被標記為SL、BL及WL(例如，WL1A、WL1B、WL2A或WL2B)的端子的電晶體，其中端子SL、BL及WL分別與閘極接觸窗225、源極/汲極接觸窗227及源極/汲極接觸窗229對應。圖15中示出記憶單元的三層，此對應於圖12、圖13、圖14中的形成於所述三個 層堆疊202中的記憶單元。WL在垂直方向上延伸以電性連接實施於不同層堆疊202中的記憶單元。
對所揭露的實施例的變化及修改是可能的且完全旨在包括於本揭露的範圍內。舉例而言，做為非限制性實例，在3D記憶裝置200、200A及200B中示出三個層堆疊202(例如，202A、202B及202C)。如本領域人員容易理解的，3D記憶裝置中的層堆疊202的數目可為任何合適的數目(例如一個、兩個或多於三個)。另外，儘管開口207的俯視圖被示出為矩形或正方形，但亦可使用開口207的其他形狀(因此閘極電極215的其他形狀)，例如圓形、橢圓形或多邊形。
實施例可達成各種優點。在BEOL製程期間，可將所揭露的3D記憶裝置容易地整合至現有的半導體裝置中。3D記憶裝置之下的區域仍然可用於在FEOL製程期間形成各種電路，例如邏輯電路、I/O電路或ESD電路。因此，除了用於3D記憶裝置的周邊電路(例如，解碼器、放大器)及繞線電路外，對於實施所揭露的3D記憶裝置而言，在佔用面積方面幾乎不存在損失。另外，所揭露的3D記憶裝置具有高效的結構來減小其記憶單元大小。舉例而言，耦接至層堆疊的源極/汲極層205的BL及SL由形成於同一層堆疊內的所有記憶單元共享。WL連接至延伸穿過所有層堆疊202的閘極電極215，且因此，WL亦被形成於不同層堆疊中的在垂直方向上對齊的記憶單元共享。藉由將第一閘極電極212A切割成一對閘極電極215，容易地將3D記憶裝置中的記憶 單元的數目翻倍。如上所述，所揭露的3D記憶裝置具有可容易地按比例縮放以允許形成高密度記憶陣列的結構，此對於例如物聯網(Internet of Things，IoT)及機器學習等新興應用而言是重要的。藉由在BEOL製程期間在晶片上整合3D記憶陣列，會避免例如由於晶片外記憶體存取而導致的能耗瓶頸等問題。因此，具有整合的所揭露的3D記憶裝置的半導體裝置可被製造得更小、更便宜，同時以更快的速度進行操作且消耗更少的功率。另外的優點可包括藉由形成內部間隙壁而降低寄生電容。
圖16示出在一些實施例中形成記憶裝置的方法的流程圖。應理解，圖16中所示的實施例方法僅僅是許多可能的實施例方法的實例。此項技術中具有通常知識者將認識到許多變化、替代及修改。舉例而言，可對如圖16中所示的各種步驟進行添加、移除、置換、重新排列或重複。
參照圖16，在方塊1010處，在基底之上依序形成第一層堆疊及第二層堆疊，其中第一層堆疊與第二層堆疊具有相同的結構，所述結構包括依序形成於所述基底之上的介電層、通道層及源極/汲極層。在方塊1020處，形成延伸穿過第一層堆疊及第二層堆疊的多個開口，其中所述多個開口包括：第一開口，位於第一層堆疊及第二層堆疊的邊界內；以及第二開口，自第二層堆疊的側壁朝向第一開口延伸。在方塊1030處，以第一介電材料置換源極/汲極材料的被開口暴露出的部分而形成內部間隙壁。在方塊1040處，將鐵電材料襯於開口的側壁。在方塊1050處，以導電材 料填充開口而在第一開口中形成第一閘極電極，並在第二開口中形成虛設閘極電極。
根據實施例，一種形成記憶裝置的方法包括：在基底之上形成第一層堆疊，所述第一層堆疊包括依序形成於所述基底之上的第一介電層、第一通道層及第一源極/汲極層；在所述第一層堆疊之上形成第二層堆疊，所述第二層堆疊包括依序形成於所述第一層堆疊之上的第二介電層、第二通道層及第二源極/汲極層；形成延伸穿過所述第一層堆疊及所述第二層堆疊的開口，其中所述開口中的第一開口被所述第一層堆疊包圍，且所述開口中的第二開口延伸至所述第一層堆疊的第一側壁；以第一介電材料置換被所述開口暴露出的所述第一源極/汲極層的第一部分及所述第二源極/汲極層的第二部分；在所述置換之後，將鐵電材料襯於所述開口的側壁；在將所述鐵電材料襯於所述開口的側壁之後，以導電材料填充所述開口，以在所述開口中的所述第一開口中形成第一閘極電極且在所述開口中的所述第二開口中形成第二閘極電極；在填充所述開口之後，形成延伸穿過所述第一層堆疊及所述第二層堆疊的溝渠及凹槽，其中所述溝渠平分所述第一閘極電極，其中形成所述凹槽移除所述第二閘極電極及所述第二閘極電極周圍的所述鐵電材料；以及以第二介電材料填充所述溝渠及所述凹槽。在實施例中，置換所述第一源極/汲極層的所述第一部分及所述第二源極/汲極層的所述第二部分包括：執行蝕刻製程，以移除被所述開口暴露出的所述第一源極/汲極層的所述第一部分及 所述第二源極/汲極層的所述第二部分；在執行所述蝕刻製程之後，在所述開口中沈積所述第一介電材料，其中所述第一介電材料襯於所述開口的所述側壁及底部，且填充由所述第一源極/汲極層的被移除的所述第一部分及由所述第二源極/汲極層的被移除的所述第二部分留下的空間；以及執行非等向性蝕刻製程，以自所述開口的所述側壁及所述底部移除所述第一介電材料。在實施例中，在置換所述第一源極/汲極層的所述第一部分及所述第二源極/汲極層的所述第二部分之後，所述第一介電材料填充所述開口中的所述第一開口之間的空間，將所述第一源極/汲極層分隔成第一源極/汲極區及與所述第一源極/汲極區間隔開的第二源極/汲極區，並將所述第二源極/汲極層分隔成第三源極/汲極區及與所述第三源極/汲極區間隔開的第四源極/汲極區。在實施例中，所述溝渠被形成為進一步平分所述第一閘極電極周圍的所述鐵電材料。在實施例中，所述凹槽被形成為自所述第一層堆疊的所述第一側壁朝向所述第一閘極電極延伸，其中所述凹槽的側壁形成U型。在實施例中，所述第一閘極電極中的每一者被所述第二介電材料電性隔離成兩個獨立的第二閘極電極，其中所述方法在填充所述溝渠及所述凹槽之後更包括：形成電性耦接至所述第二閘極電極的閘極接觸窗；以及形成電性耦接至所述第一源極/汲極層及所述第二源極/汲極層的源極/汲極接觸窗。在實施例中，所述閘極接觸窗形成於所述第二層堆疊之上，使得所述第二層堆疊位於所述閘極接觸窗與所述第一層堆疊之間。在實施例中，所述閘極接觸窗形 成於所述第一層堆疊之下，使得所述閘極接觸窗位於所述第一層堆疊與所述基底之間。在實施例中，形成所述源極/汲極接觸窗包括：移除橫向遠離所述第二閘極電極的部分的所述第二層堆疊的，以暴露出所述第一層堆疊的所述第一源極/汲極層的上表面，其中在移除所述部分的所述第二層堆疊之後，所述第一層堆疊及所述第二層堆疊形成階梯形區；以及在所述第一源極/汲極層的被暴露出的所述上表面之上形成第一源極/汲極接觸窗且所述第一源極/汲極接觸窗電性耦接至所述第一源極/汲極層的被暴露出的所述上表面。在實施例中，所述方法更包括在形成所述開口之前在所述第二層堆疊之上形成第三介電層，其中所述開口被形成為延伸穿過所述第三介電層。在實施例中，形成所述源極/汲極接觸窗更包括：移除橫向遠離所述第二閘極電極的部分的所述第三介電層的，以暴露出所述第二層堆疊的所述第二源極/汲極層；以及在被暴露出的所述第二源極/汲極層之上形成第二源極/汲極接觸窗且所述第二源極/汲極接觸窗電性耦接至被暴露出的所述第二源極/汲極層。在實施例中，所述第一源極/汲極層及所述第二源極/汲極層由第一材料形成，且所述第一通道層及所述第二通道層由第二材料形成。在實施例中，所述第一材料是金屬，且所述第二材料是半導體氧化物。
根據實施例，一種形成記憶裝置的方法包括：在基底之上依序形成第一層堆疊及第二層堆疊，其中所述第一層堆疊與所述第二層堆疊具有相同的結構，所述結構包括依序形成於所述基 底之上的介電層、通道層及源極/汲極層；形成延伸穿過所述第一層堆疊及所述第二層堆疊的多個開口，其中所述多個開口包括：第一開口，位於所述第一層堆疊及所述第二層堆疊的邊界內；以及第二開口，自所述第二層堆疊的側壁朝所述第一開口延伸；以第一介電材料置換所述源極/汲極層的被所述開口暴露出的部分而形成內部間隙壁；將鐵電材料襯於所述開口的側壁；以及以導電材料填充所述開口而在所述第一開口中形成第一閘極電極，並在所述第二開口中形成虛設閘極電極。在實施例中，所述方法在形成所述第一閘極電極及所述虛設閘極電極之後更包括：形成延伸穿過所述第一層堆疊及所述第二層堆疊的槽形開口，所述槽形開口平分所述第一閘極電極；形成自所述第二層堆疊的所述側壁朝向所述第一閘極電極延伸的凹槽，其中在形成所述凹槽之後移除所述虛設閘極電極；以及以第二介電材料填充所述槽形開口及所述凹槽。在實施例中，所述第一閘極電極中的每一者被所述第二介電材料分隔成兩個閘極電極以形成多個第二閘極電極，其中所述方法更包括：形成電性耦接至所述多個第二閘極電極的閘極接觸窗；移除所述第二層堆疊的部分以暴露出所述第一層堆疊的部分的所述源極/汲極層；以及在移除所述第二層堆疊的所述部分之後，形成源極/汲極接觸窗，所述源極/汲極接觸窗電性耦接至所述第一層堆疊的所述源極/汲極層的被暴露出的所述部分。在實施例中，所述通道層由氧化物半導體形成，且所述源極/汲極層由金屬形成。
根據實施例，一種記憶裝置包括：層堆疊，位於基底之上，其中所述層堆疊包括介電層、位於所述介電層之上的通道層及位於所述通道層之上的源極/汲極層；第一閘極電極及第二閘極電極，延伸穿過所述層堆疊；介電材料，延伸穿過所述層堆疊，其中所述介電材料的第一部分位於所述第一閘極電極與所述第二閘極電極之間，所述介電材料的第二部分自所述層堆疊的側壁朝向所述第一閘極電極及所述第二閘極電極延伸，且所述介電材料的所述第二部分與所述介電材料的所述第一部分間隔開；鐵電材料，延伸穿過所述層堆疊，其中所述鐵電材料沿著所述第一閘極電極的側壁及沿著所述第二閘極電極的側壁延伸；以及內部間隙壁，設置於與所述源極/汲極層距所述基底相同的距離處，其中所述內部間隙壁環繞所述第一閘極電極、所述第二閘極電極、所述介電材料及所述鐵電材料，其中所述內部間隙壁將所述源極/汲極層分隔成第一源極/汲極區及與所述第一源極/汲極區間隔開的第二源極/汲極區。在實施例中，所述記憶裝置更包括：閘極接觸窗，電性耦接至所述第一閘極電極及所述第二閘極電極；以及源極/汲極接觸窗，電性耦接至所述第一源極/汲極區及所述第二源極/汲極區。在實施例中，所述通道層包含半導體氧化物，且所述源極/汲極層包含金屬。
儘管已參照例示性實施例闡述了本發明，然而此說明並非旨在被視為具有限制性意義。參照所述說明，例示性實施例的各種修改及組合以及本發明的其他實施例對於熟習此項技術者而 言將顯而易見。因此，隨附的申請專利範圍旨在囊括任何此種修改或實施例。
1010、1020、1030、1040、1050:方塊

Claims (10)

  1. 一種形成記憶裝置的方法，所述方法包括：在基底之上形成第一層堆疊，所述第一層堆疊包括依序形成於所述基底之上的第一介電層、第一通道層及第一源極/汲極層；在所述第一層堆疊之上形成第二層堆疊，所述第二層堆疊包括依序形成於所述第一層堆疊之上的第二介電層、第二通道層及第二源極/汲極層；形成延伸穿過所述第一層堆疊及所述第二層堆疊的多個開口，其中所述開口中的第一開口被所述第一層堆疊包圍，且所述開口中的第二開口延伸至所述第一層堆疊的第一側壁；以第一介電材料置換被所述開口暴露出的所述第一源極/汲極層的第一部分及所述第二源極/汲極層的第二部分；在所述置換之後，將鐵電材料襯於所述開口的側壁；在將所述鐵電材料襯於所述開口的所述側壁之後，以導電材料填充所述開口，以在所述開口中的所述第一開口中形成第一閘極電極，並在所述開口中的所述第二開口中形成第二閘極電極；在填充所述開口之後，形成延伸穿過所述第一層堆疊及所述第二層堆疊的溝渠及凹槽，其中所述溝渠平分所述第一閘極電極，其中形成所述凹槽移除所述第二閘極電極及所述第二閘極電極周圍的所述鐵電材料；以及以第二介電材料填充所述溝渠及所述凹槽。
  2. 如請求項1所述形成記憶裝置的方法，其中置換所 述第一源極/汲極層的所述第一部分及所述第二源極/汲極層的所述第二部分包括：執行蝕刻製程，以移除被所述開口暴露出的所述第一源極/汲極層的所述第一部分及所述第二源極/汲極層的所述第二部分；在執行所述蝕刻製程之後，在所述開口中沈積所述第一介電材料，其中所述第一介電材料襯於所述開口的所述側壁及底部，且填充由所述第一源極/汲極層的被移除的所述第一部分及由所述第二源極/汲極層的被移除的所述第二部分留下的空間；以及執行非等向性蝕刻製程，以自所述開口的所述側壁及所述底部移除所述第一介電材料。
  3. 如請求項1所述形成記憶裝置的方法，其中在置換所述第一源極/汲極層的所述第一部分及所述第二源極/汲極層的所述第二部分之後，所述第一介電材料填充所述開口中的所述第一開口之間的空間，將所述第一源極/汲極層分隔成第一源極/汲極區及與所述第一源極/汲極區間隔開的第二源極/汲極區，並將所述第二源極/汲極層分隔成第三源極/汲極區及與所述第三源極/汲極區間隔開的第四源極/汲極區。
  4. 如請求項1所述形成記憶裝置的方法，其中所述溝渠被形成為進一步平分所述第一閘極電極周圍的所述鐵電材料。
  5. 如請求項1所述形成記憶裝置的方法，其中所述第一閘極電極中的每一者被所述第二介電材料電性隔離成兩個獨立的第二閘極電極，其中所述方法在填充所述溝渠及所述凹槽之後 更包括：形成電性耦接至所述第二閘極電極的閘極接觸窗；以及形成電性耦接至所述第一源極/汲極層及所述第二源極/汲極層的源極/汲極接觸窗。
  6. 如請求項5所述形成記憶裝置的方法，其中所述閘極接觸窗形成於所述第二層堆疊之上，使得所述第二層堆疊位於所述閘極接觸窗與所述第一層堆疊之間。
  7. 如請求項5所述形成記憶裝置的方法，其中所述閘極接觸窗形成於所述第一層堆疊之下，使得所述閘極接觸窗位於所述第一層堆疊與所述基底之間。
  8. 一種形成記憶裝置的方法，所述方法包括：在基底之上依序形成第一層堆疊及第二層堆疊，其中所述第一層堆疊與所述第二層堆疊具有相同的結構，所述結構包括依序形成於所述基底之上的介電層、通道層及源極/汲極層；形成延伸穿過所述第一層堆疊及所述第二層堆疊的多個開口，其中所述多個開口包括：第一開口，位於所述第一層堆疊及所述第二層堆疊的邊界內；以及第二開口，自所述第二層堆疊的側壁朝向所述第一開口延伸；以第一介電材料置換所述源極/汲極層的被所述開口暴露出的部分而形成內部間隙壁； 將鐵電材料襯於所述開口的側壁；以及以導電材料填充所述開口，而在所述第一開口中形成第一閘極電極，並在所述第二開口中形成虛設閘極電極。
  9. 如請求項8所述形成記憶裝置的方法，在形成所述第一閘極電極及所述虛設閘極電極之後，更包括：形成延伸穿過所述第一層堆疊及所述第二層堆疊的槽形開口，所述槽形開口平分所述第一閘極電極；形成自所述第二層堆疊的所述側壁朝向所述第一閘極電極延伸的凹槽，其中在形成所述凹槽之後移除所述虛設閘極電極；以及以第二介電材料填充所述槽形開口及所述凹槽。
  10. 一種記憶裝置，包括：層堆疊，位於基底之上，其中所述層堆疊包括介電層、位於所述介電層之上的通道層及位於所述通道層之上的源極/汲極層；第一閘極電極及第二閘極電極，延伸穿過所述層堆疊；介電材料，延伸穿過所述層堆疊，其中所述介電材料的第一部分位於所述第一閘極電極與所述第二閘極電極之間，所述介電材料的第二部分自所述層堆疊的側壁朝向所述第一閘極電極及所述第二閘極電極延伸，且所述介電材料的所述第二部分與所述介電材料的所述第一部分間隔開；鐵電材料，延伸穿過所述層堆疊，其中所述鐵電材料沿著所述第一閘極電極的側壁及沿著所述第二閘極電極的側壁延伸；以 及內部間隙壁，設置於與所述源極/汲極層距所述基底相同的距離處，其中所述內部間隙壁環繞所述第一閘極電極、所述第二閘極電極、所述介電材料及所述鐵電材料，其中所述內部間隙壁將所述源極/汲極層分隔成第一源極/汲極區及與所述第一源極/汲極區間隔開的第二源極/汲極區。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160027490A1 (en) * 2014-07-23 2016-01-28 Namlab Ggmbh Charge storage ferroelectric memory hybrid and erase scheme
US20160118404A1 (en) * 2014-10-09 2016-04-28 Haibing Peng Three-dimensional non-volatile ferroelectric random access memory
US9362487B2 (en) * 2012-09-10 2016-06-07 Kabushiki Kaisha Toshiba Ferroelectric memory and manufacturing method of the same
US10211223B2 (en) * 2014-12-23 2019-02-19 Imec Vzw Vertical ferroelectric memory device and a method for manufacturing thereof
TW201937494A (zh) * 2016-08-31 2019-09-16 美商美光科技公司 鐵電記憶體單元

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8203187B2 (en) * 2009-03-03 2012-06-19 Macronix International Co., Ltd. 3D memory array arranged for FN tunneling program and erase
DE112016004265T5 (de) 2015-09-21 2018-06-07 Monolithic 3D Inc. 3d halbleitervorrichtung und -struktur
KR102653527B1 (ko) * 2016-11-09 2024-04-01 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US10229921B2 (en) * 2017-02-03 2019-03-12 International Business Machines Corporation Structure featuring ferroelectric capacitance in interconnect level for steep sub-threshold complementary metal oxide semiconductor transistors
WO2018144957A1 (en) * 2017-02-04 2018-08-09 Monolithic 3D Inc. 3d semiconductor device and structure
US10529833B2 (en) * 2017-08-28 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with a fin and gate structure and method making the same
CN109698162A (zh) * 2017-10-20 2019-04-30 萨摩亚商费洛储存科技股份有限公司 三维存储元件及其制造方法
US20190237470A1 (en) 2018-01-31 2019-08-01 Sandisk Technologies Llc Vertical 1t ferroelectric memory cells, memory arrays and methods of forming the same
FR3079656B1 (fr) * 2018-03-27 2020-11-27 Commissariat Energie Atomique Memoire resistive 3d
US10930333B2 (en) * 2018-08-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded ferroelectric memory cell
US10651182B2 (en) * 2018-09-28 2020-05-12 Intel Corporation Three-dimensional ferroelectric NOR-type memory
US10957604B2 (en) * 2018-10-31 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11088170B2 (en) * 2019-11-25 2021-08-10 Sandisk Technologies Llc Three-dimensional ferroelectric memory array including integrated gate selectors and methods of forming the same
KR20210072636A (ko) * 2019-12-09 2021-06-17 에스케이하이닉스 주식회사 강유전층을 구비하는 비휘발성 메모리 장치
US11616080B2 (en) * 2020-05-29 2023-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device with ferroelectric material
US11404444B2 (en) * 2020-05-29 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and methods of forming

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9362487B2 (en) * 2012-09-10 2016-06-07 Kabushiki Kaisha Toshiba Ferroelectric memory and manufacturing method of the same
US20160027490A1 (en) * 2014-07-23 2016-01-28 Namlab Ggmbh Charge storage ferroelectric memory hybrid and erase scheme
US20160118404A1 (en) * 2014-10-09 2016-04-28 Haibing Peng Three-dimensional non-volatile ferroelectric random access memory
US10211223B2 (en) * 2014-12-23 2019-02-19 Imec Vzw Vertical ferroelectric memory device and a method for manufacturing thereof
TW201937494A (zh) * 2016-08-31 2019-09-16 美商美光科技公司 鐵電記憶體單元

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