CN113540115B - 三维存储器件及其形成方法 - Google Patents

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Abstract

形成三维(3D)存储器件的方法包括：在衬底上方形成层堆叠件，该层堆叠件包括第一介电材料与第二介电材料的交替层；形成延伸穿过层堆叠件的沟槽；将第二介电材料替换成导电材料以形成字线(WL)；用铁电材料内衬沟槽的侧壁和底部；用第三介电材料填充沟槽；形成垂直延伸穿过第三介电材料的位线(BL)和源极线(SL)；去除第三介电材料的一部分，以在第三介电材料中的BL和SL之间形成开口；沿开口的侧壁形成沟道材料；并用第四介电材料填充开口。本申请的实施例还涉及三维(3D)存储器件。

Description

三维存储器件及其形成方法
技术领域
本申请的实施例涉及三维存储器件及其形成方法。
背景技术
例如，半导体存储器用于包括无线电、电视、手机和个人计算器件等电子应用的集成电路中。半导体存储器包括两个主要类别。一种是易失性存储器；另一种是非易失性存储器。易失性存储器包括随机存取存储器(RAM)，可以将其进一步分为两个子类别：静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。SRAM和DRAM都是易失性的，因为它们在断电时会丢失存储的信息。
另一方面，非易失性存储器可以在不通电时将数据存储在其上。一种类型的非易失性半导体存储器是铁电随机存取存储器(FeRAM，或FRAM)。FeRAM的优点包括读取/写入速度快和尺寸小。
发明内容
本申请的一些实施例提供了一种形成三维(3D)存储器件的方法，所述方法包括：在衬底上方形成层堆叠件，所述层堆叠件包括第一介电材料与第二介电材料的交替层；形成延伸穿过所述层堆叠件的第一沟槽，所述第一沟槽暴露所述第一介电材料的第一侧壁和所述第二介电材料的第二侧壁；从所述第一介电材料的所述第一侧壁使所述第二介电材料的所述第二侧壁凹进以形成第一凹槽；用第一导电材料填充所述第一凹槽以形成字线(WL)；在填充所述第一凹槽后，用铁电材料内衬所述第一沟槽的侧壁和底部；在所述内衬之后，用第三介电材料填充所述第一沟槽；在所述第一沟槽中的一个中的所述第三介电材料中形成第一位线(BL)和第一源极线(SL)，其中，所述第一位线和所述第一源极线从所述第三介电材料的面向所述衬底的下表面垂直延伸穿过所述第三介电材料，直到所述第三介电材料的远离所述衬底的上表面；去除布置在所述第一位线与所述第一源极线之间的所述第三介电材料的部分，以在所述第三介电材料中形成第一开口；沿着所述第一开口的侧壁形成沟道材料；以及用第四介电材料填充所述第一开口。
本申请的另一些实施例提供了一种形成三维(3D)存储器件的方法，所述方法包括：在衬底上方形成层堆叠件，所述层堆叠件包括第一介电材料与第二介电材料的交替层；形成延伸穿过所述层堆叠件的沟槽；将所述第二介电材料替换成导电材料以形成字线(WL)；用铁电材料内衬所述沟槽的侧壁和底部；用第三介电材料填充所述沟槽；形成垂直延伸穿过所述第三介电材料的位线(BL)和源极线(SL)；去除所述第三介电材料的部分，以在所述位线与所述源极线之间的所述第三介电材料中形成开口；沿着所述开口的侧壁形成沟道材料；以及用第四介电材料填充所述开口。
本申请的又一些实施例提供了一种半导体器件，包括：衬底；层堆叠件，位于所述衬底上方，其中，所述层堆叠件包括多个介电层和与所述多个介电层交错的多个字线(WL)；介电结构，嵌入在所述层堆叠件中，并从所述层堆叠件的面向所述衬底的下表面垂直延伸穿过所述层堆叠件，直到所述层堆叠件的远离所述衬底的上表面；沟道材料，环绕并接触所述介电结构的侧壁；位线(BL)和源极线(SL)，垂直延伸穿过所述层堆叠件，其中，所述位线沿着所述沟道材料的第一侧壁延伸并与所述第一侧壁接触，其中，所述源极线沿着所述沟道材料的与所述第一侧壁相对的第二侧壁延伸并与所述第二侧壁接触；以及铁电材料，垂直延伸穿过所述层堆叠件，其中，所述铁电材料的第一部分沿着所述沟道材料的第三侧壁延伸并与所述第三侧壁接触，其中，所述铁电材料的第二部分沿着所述沟道材料的与所述第三侧壁相对的第四侧壁延伸并与所述第四侧壁接触。
附图说明
当与附图一起阅读时，根据以下详细描述可以最好地理解本发明的各方面。应注意，根据行业中的标准实践，各种部件未按比例绘制。实际上，为论述清楚，各种部件的尺寸可任意增加或减少。
图1示出了实施例中的具有集成存储器件的半导体器件的截面图。
图2至图18和图19A至图19F示出了实施例中的在制造的各个阶段的三维(3D)铁电随机存取存储器(FeRAM)器件的各个视图。
图20和图21示出了另一实施例中的在制造的各个阶段的三维(3D)铁电随机存取存储器(FeRAM)器件的截面图。
图22示出了又一实施例中的三维(3D)铁电随机存取存储器(FeRAM)器件的俯视图。
图23示出了一些实施例中的形成三维(3D)存储器件的方法的流程图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同部件。以下将描述元件和布置的特定实例以简化本发明。当然，这些仅仅是实例，并非旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可包括第一部件与第二部件直接接触的实施例，也可包括形成在第一部件和第二部件之间的附加部件使得第一部件与第二部件不直接接触的实施例。
此外，为了便于描述，本文使用空间相对术语，诸如“下方”、“下面”、“低于”、“上方”、“上面”等以描述如图所示的一个元件或部件与另一元件或部件的关系。除了各图中所描绘的取向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。装置可其他方式进行取向(旋转90度或者处于其他方向)，而其中所使用的空间相关描述符可做相应解释。在本文的整个讨论中，除非另有说明，否则不同附图中的相同或类似附图标记是指使用相同或类似材料通过相同或类似工艺形成的相同或类似元件。
在一些实施例中，用于形成三维(3D)存储器件的后沟道方法包括：在衬底上方形成层堆叠件，所述层堆叠件包括第一介电材料与第二介电材料的交替层；形成延伸穿过所述层堆叠件的沟槽；将所述第二介电材料替换成导电材料以形成字线(WL)；用铁电材料内衬所述沟槽的侧壁和底部；用第三介电材料填充所述沟槽；形成延伸穿过所述第三介电材料的位线(BL)和源极线(SL)；去除布置在相应BL与SL之间的所述第三介电材料的部分，以在所述第三介电材料中形成开口；沿着所述开口的侧壁形成沟道材料；以及用第四介电材料填充所述开口。
图1示出了实施例中的具有集成存储器件123(例如，123A和123B)的半导体器件100的截面图。在所示实施例中，半导体器件100是鳍式场效应晶体管(FinFET)器件，其具有集成在半导体制造的后段制程(BEOL)处理中的三维(3D)铁电随机存取存储器(FeRAM)器件123。应注意，这里将FinFET用作非限制性实例。FeRAM器件123可集成在任何合适的器件中，诸如具有平面晶体管或全环绕栅极(GAA)晶体管的半导体器件。为了避免混乱，在图1中未示出存储器件123的细节，但是在下文的后续图中示出存储器件的细节。
如图1所示，半导体器件100包括用于形成不同类型的电路的不同区。例如，半导体器件100可包括用于形成逻辑电路的第一区110，并且可包括用于形成例如外围电路、输入/输出(I/O)电路、静电放电(ESD)电路和/或模拟电路的第二区120。用于形成其他类型的电路的其他区是可能的，并且完全旨在包括在本发明的范围内。
半导体器件100包括衬底101。衬底101可以是体衬底，诸如掺杂或未掺杂的硅衬底，或绝缘体上半导体(SOI)衬底的有源层。衬底101可以包括其他半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。也可以使用其他衬底，诸如多层或梯度衬底。
在半导体制造的前段制程(FEOL)处理中，在衬底101内或上形成电子组件，诸如晶体管、电阻器、电容器、电感器、二极管。在图1的实例中，半导体鳍103(也称为鳍)形成为在衬底101上方突出。在半导体鳍103之间或周围形成诸如浅槽隔离(STI)区的隔离区105。栅电极109形成在半导体鳍103上方。沿着栅电极109的侧壁形成栅间隔件111。在栅电极109的相对侧上形成源极/漏极区107，诸如外延源极/漏极区。接触件113，诸如栅极接触件和源极/漏极接触件，形成在相应的下面的导电部件(例如，栅电极109或源极/漏极区107)上方并电耦合至相应的下面的导电部件。一个或多个介电层117，诸如层间介电(ILD)层，形成在衬底101上方并且围绕半导体鳍103和栅电极109。也可在一个或多个介电层117中形成其他导电部件，诸如包括导电线115和通孔114的互连结构。图1中的FinFET可通过本领域中已知或使用的任何合适的方法形成，这里不再重复。为了便于本文的讨论，将衬底101、在衬底101中/上形成的电子组件(例如，FinFET)、接触件113、导电部件115/114以及一个或多个介电层117统称为衬底50。
仍参考图1，可在一个或多个介电层117上方形成可以是蚀刻停止层(ESL)的介电层119。在一个实施例中，介电层119由氮化硅通过使用等离子增强物理气相沉积(PECVD)而形成，但是可以可选地使用其他介电材料，诸如氮化物、碳化物、其组合等，以及形成介电层119的替代技术，诸如低压化学气相沉积(LPCVD)、PVD等。在一些实施例中，介电层119被省略。接下来，在介电层119上方形成介电层121。介电层121可以是通过诸如PVD、CVD等合适方法形成的任何合适的介电材料，诸如氧化硅、氮化硅等。一个或多个存储器件123A(其中每个包括多个存储器单元)形成在介电层121中，并耦合到介电层121中的导电部件(例如，通孔124和导电线125)。在下文中详细讨论图1中的存储器件123A或123B的各个实施例(例如，3D存储器件200、200A和200B)。
图1进一步示出形成在存储器件123A上方的存储器件123B的第二层。存储器件123A和123B可具有相同或类似的结构，并且可被统称为存储器件123。图1的示例将存储器件123的两层示出为非限制性示例。其他数量的存储器件123的层数，诸如一层、三层或更多层也是可能的，并且完全旨在包括在本发明的范围内。存储器件123的一个或多个层形成在半导体器件100的存储区130中，并且可在半导体制造的后段制程(BEOL)处理中形成。可在BEOL处理中在半导体器件100内的任何合适位置处形成存储器件123，诸如在第一区110上方(例如，在其正上方)、在第二区120上方或在多个区上方。
仍然参考图1，在形成存储区130之后，在存储区130上方形成互连结构140，该互连结构140包括介电层121和介电层121中的导电部件(例如，通孔124和导线125)。互连结构140可电连接形成在衬底101中/上的电子组件，以形成功能电路。互连结构140还可将存储器件123电耦合到衬底101中/上形成的部件，和/或将存储器件123电耦合到形成在互连结构140上方的导电焊盘，以与外部电路或外部器件连接。互连结构的形成在本领域中是已知的，因此这里不再重复细节。
在一些实施例中，存储器件123例如通过通孔124和导电线125电耦合到形成在衬底50上的电子组件(例如，晶体管)，并且在一些实施例中，被半导体器件100的功能电路控制或访问(例如，写入或读取)。另外或可选地，存储器件123电耦合到在互连结构140的顶部金属层上方形成的导电焊盘，在一些实施例中，在这种情况下，存储器件123可由外部电路(例如，另一半导体器件)控制或访问，而不直接涉及半导体器件100的功能电路。尽管在图1的示例中在存储器件123上方形成附加金属层(例如，互连结构140)，但是存储器件123可形成在半导体器件100的顶部(例如，最顶部)金属层中，这些和其他变型完全旨在包括在本发明的范围内。
在一个实施例中，图2至图18和图19A至图19F示出了实施例中的在制造的各个阶段的三维(3D)铁电随机存取存储器(FeRAM)器件200的各个视图(立体图、截面图、俯视图)。为了便于讨论，在本文的讨论中，3D FeRAM器件也可被称为3D存储器件，或简称为存储器件。3D存储器件200是具有铁电材料的三维存储器件。3D存储器件200可用作图1中的存储器件123A和/或123B。应注意，为简洁起见，在附图中未示出3D存储器件200的所有部件。
在图2中，在衬底50上方形成介电层201(也可被称为胶层)，并且在介电层201上方形成多层堆叠件204(也可被称为层堆叠件)。应注意，在图2中示出衬底50以示出3D存储器件200相对于衬底50的位置，并且衬底50可不被认为是3D存储器件200的一部分。另外，未示出3D存储器件200的所有部件。例如，在图2中未示出衬底50上方的介电层119(见图1)。为了简洁起见，在后续附图中未示出衬底50。
在一些实施例中，介电层201包括合适的材料，诸如不同于多层堆叠件204的材料的介电材料，以提供蚀刻选择性。在所示的实施例中，介电层201用作用于后续蚀刻工艺的蚀刻停止层，以形成第一沟槽206(参见图3)和第二沟槽212(参见图9)。介电层201可包括合适的介电材料，诸如碳化硅(SiC)，并且可通过合适的形成方法形成，诸如原子层沉积(ALD)、溅射、物理气相沉积(PVD)、化学气相沉积(CVD)等。
多层堆叠件204包括交替的第一介电层203和第二介电层205。第一介电层203由第一介电材料形成，第二介电层205由与第一介电材料不同的第二介电材料形成，以提供蚀刻选择性。用于形成第一介电层203和第二介电层205的介电材料包括：氧化物，诸如氧化硅；氮化物，诸如氮化硅；碳化物，诸如碳化硅；等等；或其组合，诸如氮氧化硅、碳氧化硅、碳氮化硅等。诸如CVD、PVD、ALD等合适的形成方法可用于形成第一介电层203和第二介电层205。在所示的实施例中，多层堆叠件204包括五层第一介电层203和四层第二介电层205。应理解，多层堆叠件204可包括任何合适数量的第一介电层203和第二介电层205。
多层堆叠件204将在后续处理中被图案化。如此，从介电层201的蚀刻开始，第一介电层203和第二介电层205的介电材料都具有高的蚀刻选择性。图案化的第一介电层203将用于隔离后续形成的存储器单元。图案化的第二介电层205是牺牲层(或伪层)，将在随后的处理中将其去除并替换为用于存储器单元的字线。如此，第二介电层205的第二介电材料相对于第一介电层203的第一介电材料也具有高蚀刻选择性。在介电层201由氮化钛形成的实施例中，第一介电层203可由诸如氧化硅的氧化物形成，并且第二介电层205可由诸如氮化硅的氮化物形成。也可使用彼此具有可接受蚀刻选择性的介电材料的其他组合。
层堆叠件204中的每个层的厚度可在约15nm至约90nm的范围内。在一些实施例中，第一介电层203形成为与第二介电层205不同的厚度。例如，第一介电层203可形成为第一厚度T1，并且第二介电层205可形成为第二厚度T2，第二厚度T2比第一厚度T1大或小约0％至约100％。层堆叠件104可具有在约1000nm至约10000nm的范围内的总高度H1。
接下来，在图3中，在多层堆叠件204中形成第一沟槽206。在所示的实施例中，第一沟槽206延伸穿过多层堆叠件204并暴露介电层201。可使用可接受光刻和蚀刻技术来形成第一沟槽206，诸如利用对多层堆叠件204具有选择性的蚀刻工艺(例如，以比蚀刻介电层201的材料更快的速率蚀刻第一介电层203和第二介电层205的介电材料)。蚀刻可以是任何可接受蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。在介电层201由碳化硅形成的实施例中，第一介电层203由氧化硅形成，并且第二介电层205由氮化硅形成，第一沟槽206可以通过使用与氢(H2)气或氧(O2)气混合的基于氟的气体(例如，C4F6)通过干蚀刻来形成。
多层堆叠件204的一部分布置在每对第一沟槽206之间。多层堆叠件204的每个部分可具有在约50nm至约500nm范围内的宽度W1，并且具有关于图2讨论的高度H1。此外，多层堆叠件204的每个部分分隔开分隔距离S1，该分隔距离S1可在约50nm至约200nm的范围内。多层堆叠件204的每个部分的高宽比(AR)是高度H1与多层堆叠件204的部分的最窄部件的宽度的比率，即在该处理步骤中的宽度W1。根据一些实施例，当形成第一沟槽206时，多层堆叠件204的每个部分的高宽比在约5至约15的范围内。以小于约5的高宽比形成多层堆叠件204的每个部分可能不允许存储器阵列具有足够的存储器单元密度。以大于约15的高宽比形成多层堆叠件204的每个部分可在随后的处理中引起多层堆叠件204的扭曲或塌陷。
接下来，在图4中，由第一沟槽206暴露的第二介电层205的侧壁从第一介电层203的侧壁凹进，以形成第一侧壁凹槽208。尽管第二介电层205的侧壁被示出为是笔直的，但是侧壁可以是凹形的或凸形的。第一侧壁凹槽208可通过可接受蚀刻工艺形成，诸如对第二介电层205的材料具有选择性的蚀刻工艺(例如，以比蚀刻第一介电层203和介电层201的材料更快的速率蚀刻第二介电层205的材料)。蚀刻可以是各向同性的。在介电层201由碳化硅形成的实施例中，第一介电层203由氧化硅形成，并且第二介电层205由氮化硅形成，可使用磷酸(H3PO4)执行的湿蚀刻以形成第一侧壁凹槽208。在另一实施例中，可使用对第二介电层205的材料具有选择性的干蚀刻。
在形成之后，第一侧壁凹槽208具有延伸经过第一介电层203的侧壁的深度D3。在第一侧壁凹槽208达到目标深度D3之后，可使用定时蚀刻工艺来停止对第一侧壁凹槽208的蚀刻。例如，第一侧壁凹槽208可具有在约10nm至约60nm范围内的D3。形成第一侧壁凹槽208减小了第二介电层205的宽度。继续先前的示例，在蚀刻之后，第二介电层205可具有在约50nm至约450nm的范围内的宽度W2。如上所述，多层堆叠件204的每个部分的高宽比(AR)是高度H1与多层堆叠件204的部分的最窄部件的宽度的比率，即在该处理步骤中的宽度W2。因此，形成第一侧壁凹槽208增加了多层堆叠件204的每个部分的高宽比。根据一些实施例，在形成第一侧壁凹槽208之后，多层堆叠件204的每个部分的高宽比保持在上面讨论的范围内，例如，在约5至约15的范围内。因此，这种高宽比的优点(如上所述)仍然可实现。
接下来，在图5中，在介电层201、第一介电层203和第二介电层205的暴露表面上方(例如，共形地)形成晶种层207。在一些实施例中，晶种层207由传导(例如，导电)材料形成，诸如金属氮化物，例如氮化钛、氮化钽、氮化钼、氮化锆、氮化铪等，并且可以使用CVD、ALD等形成。
接下来，在图6中，在晶种层207上方形成导电材料209，诸如金属，诸如钨、钌、钼、钴、铝、镍、铜、银、金，其合金等。导电材料209填充第一侧壁凹槽208。导电材料209可通过诸如CVD、PVD、ALD等合适沉积方法形成。
接下来，在图7中，可执行合适的蚀刻工艺，诸如干蚀刻(例如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等)、湿蚀刻等或其组合，以例如从第一介电层203的侧壁和介电层201的上表面去除过多材料。在所示的实施例中，蚀刻工艺是各向异性蚀刻工艺。在蚀刻工艺(例如，各向异性蚀刻工艺)之后，保留布置在第一介电层203的横向范围内的晶种层207的部分和导电材料209的部分(例如，布置在第一侧壁凹槽208中的部分)以形成第一导电部件210A，并且通过蚀刻工艺去除晶种层207和导电材料209的其他部分(例如，布置在第一侧壁凹槽208外部的部分)。如图7所示，在蚀刻工艺之后，晶种层207沿着导电材料209的对应部分的三个侧面(例如，顶面、侧壁和底面)延伸。
在所示的实施例中，第一导电部件210A具有与第二介电层205相同或类似的总厚度T2，并且具有与第一侧壁凹槽208的深度D3相同或类似的总宽度(以上参考图4进行讨论)。晶种层207可具有在约1nm至约10nm范围内的厚度T3，并且第一导电部件210A中的每个的导电材料209可具有在约例如14nm至约89nm范围内的厚度T4，厚度T4大于厚度T3。
在图7中，第一导电部件210A形成在第一侧壁凹槽208中，从而完成了用于替换第二介电层205的第一部分的工艺。在随后的处理中，第二介电层205的剩余部分替换为第二导电部件210B，如下面参考图9至图12所讨论。
接下来，在图8中，(例如，共形地)形成铁电膜213以内衬第一沟槽206的侧壁和底部，并且在铁电膜213上方形成介电层211以填充第一沟槽206。
在一些实施例中，铁电膜213由合适的铁电材料形成，诸如氧化铪锆(HfZrO)；氧化锆(ZrO)；掺杂有镧(La)、硅(Si)、铝(Al)等的氧化铪(HfO)；未掺杂的氧化铪(HfO)；等。铁电膜213的材料可通过诸如ALD、CVD、PVD等合适的沉积工艺来形成。
介电层211由介电材料形成。可接受介电材料包括：氧化物，诸如氧化硅或氧化铝；氮化物，诸如氮化硅；碳化物，诸如碳化硅；等等；或其组合，诸如氮氧化硅、碳氧化硅、碳氮化硅等。介电层211的材料可通过诸如ALD、CVD，可流动CVD(FCVD)等可接受沉积工艺来形成。
接下来，可执行诸如化学机械平坦化(CMP)等平坦化工艺以从多层堆叠件204的上表面去除铁电膜213的过多部分和介电层211的过多部分。结果，在多层堆叠件204、铁电膜213和介电层211之间实现共面的上表面。
接下来，在图9中，在多层堆叠件204中形成第二沟槽212。在所示的实施例中，第二沟槽212延伸穿过多层堆叠件204并暴露介电层201。可使用与第一沟槽206相同或类似的工艺来形成第二沟槽212，因此不再重复细节。如图9所示，第二沟槽212形成为延伸穿过第二介电层205的剩余部分，使得第二沟槽212与第一沟槽206(现在被铁电膜213和第二介电层211填充)交错。
在图9中，多层堆叠件204的一部分布置在第二沟槽212与相应的第一沟槽206之间。多层堆叠件204的每个部分可具有在约50nm至约500nm范围内的宽度W3，并具有高度H1(见图3)。此外，多层堆叠件204的每个部分分隔开分隔距离S2，该分隔距离S2可在约50nm至约200nm的范围内。多层堆叠件204的每个部分的高宽比(AR)是高度H1与多层堆叠件204的部分的最窄部件的宽度的比率，即在该处理步骤中的宽度W3。根据一些实施例，当形成第二沟槽212时，多层堆叠件204的每个部分的高宽比在约5至约15的范围内。以小于约5的高宽比形成多层堆叠件204的每个部分可能不允许后续形成的存储器阵列具有足够的存储器单元密度。以大于约15的高宽比形成多层堆叠件204的每个部分可在随后的处理中引起多层堆叠件204的扭曲或塌陷。
接下来，在图10中，例如通过使用对第二介电层205的材料具有选择性的蚀刻剂执行蚀刻工艺来去除第二介电层205的剩余部分。蚀刻工艺可与用于形成以上参考图4讨论的第一侧壁凹槽208的蚀刻工艺相同或类似，因此不再重复细节。在去除第二介电层205的剩余部分之后，形成第二侧壁凹槽218，并且在图10的结构中不再留有第二介电层205。应注意，第二侧壁凹槽暴露先前沿着导电材料209的侧壁形成的晶种层207。
接下来，在介电层201、第一介电层203和第一导电结构210A的暴露表面上方(例如，共形地)形成晶种层207。晶种层207的形成方法可与以上参考图5讨论的那些方法相同或类似，因此不再重复细节。应注意，在图10的区236中，新形成的晶种层207与先前形成的晶种层207合并，并且因此，区236(例如，沿着导电材料209的侧壁延伸的部分)中(合并的)晶种层207的厚度可以是其他区(例如，沿着导电材料209的上表面和下表面的部分)中的晶种层207的厚度的两倍。
接下来，在图11中，在晶种层207上方形成导电材料209。在所示的实施例中，导电材料209填充第二侧壁凹槽218。导电材料209的材料和形成方法可与以上参考图6讨论的材料和形成方法相同或类似，因此不再重复细节。
接下来，在图12中，执行合适的蚀刻工艺(例如，各向同性蚀刻工艺)以去除晶种层207的部分和导电材料209的布置在第二侧壁凹槽218外部的部分。蚀刻工艺可与以上参考图7讨论的蚀刻工艺相同或类似，因此不再重复细节。在蚀刻工艺之后，导电材料209的剩余部分和晶种层207的剩余部分(例如，第二侧壁凹槽218内的部分)形成第二导电部件210B，这完成将第二介电层205的剩余部分替换为第二导电部件210B的工艺。
如图12所示，第一导电部件210A中的每个接触(例如，物理接触)，并且电耦合到相应的第二导电部件210B。第一导电部件210A和第二导电部件210B统称为导电部件210。如将在下文中讨论，导电部件210用作FeRAM存储器单元(其是具有集成铁电材料的晶体管)的栅电极。在存储器件的上下文中，导电部件210也被称为存储器件的字线(WL)210。在所示的实施例中，每对第一导电部件210A和第二导电部件210B(彼此物理接触)用作单个字线210。
接下来，在图13中，(例如，共形地)形成铁电膜213以内衬第二沟槽212的侧壁和底部，并且在铁电膜213上方形成介电层211以填充第二沟槽212。铁电膜213和介电层211的材料和形成方法可与以上参考图9讨论的材料和形成方法相同或类似，因此不再重复细节。接下来，可执行诸如CMP等平坦化工艺，以从最顶第一介电层203的上表面去除铁电膜213的过多部分和介电层211的过多部分。结果，在最顶第一介电层203、铁电膜213和介电层211之间实现了共面的上表面。
应注意，在图13的结构中，多层堆叠件204中的第二介电层205替换为导电部件210。为了便于讨论，将包括第一介电层203和导电部件210的交替层的新层堆叠件称为多层堆叠件216(或层堆叠件216)。
在其他处理步骤中，通过形成第一沟槽206，填充第一沟槽206，然后形成第二沟槽212以及填充第二沟槽212，来形成图13所示的结构。由于沟槽(例如，206、212)限定了后续形成的存储器单元的位置，因此上述公开的工艺允许以高密度形成存储器单元，而没有与层堆叠件204的高高宽比有关的问题，诸如层堆叠件的塌陷或扭曲。对比之下，同时(例如，使用相同的刻蚀工艺)形成所有沟槽(例如，206、212)的参考方法可能无法形成与所公开的方法彼此靠近的沟槽，因为沟槽之间的层堆叠件204的部分的高高宽比可能导致层堆叠件204塌陷，从而导致器件故障。
接下来，在图14中，在介电层211中形成位线215和源极线217。位线215和源极线217可形成为延伸穿过介电层211的导电柱(例如，金属柱)。如将在下文中讨论，位线215和源极线217用作FeRAM存储器单元的晶体管的源极/漏极区。
在一些实施例中，为了形成位线215和源极线217，例如，使用合适的光刻和蚀刻技术来在要形成位线215和源极线217的位置处在介电层211中形成开口。在一些实施例中，开口形成为延伸穿过介电层211和铁电膜213。在一些实施例中，开口进一步延伸穿过介电层201，这可允许后续形成的位线215和源极线217直接连接到下面的电路或器件。在一些实施例中，开口不延伸穿过介电层201，在这种情况下位线215和源极线217可连接到覆盖存储器件的导电部件(例如，见图1中的存储器件123上方的通孔124和导电线125)，并且可通过布置在介电层121中的与存储器件相邻的通孔124(例如，见与图1中的存储器件123相邻的通孔124)来实现与下面的电路或器件的电连接。接下来，然后在开口中形成一种或多种导电材料(例如，导电材料(electrically conductive material))。合适的导电材料包括金属，诸如钨、钴、铝、镍、铜、银、金、其合金等。可通过诸如ALD、CVD等可接受沉积工艺、诸如电镀或化学镀等镀工艺等来形成导电材料。在一些实施例中，钨沉积在开口中。然后将平坦化工艺应用于各个层以去除最顶第一介电层203上方的过多导电材料。平坦化工艺可以是CMP工艺、回蚀工艺、其组合等。开口中的剩余导电材料形成位线215和源极线217。
接下来，在图15中，通过去除布置在每对位线215和源极线217之间的介电层211的部分来在介电层211中的每对位线215和源极线217之间形成开口228。介电层211的剩余部分用于分离(例如，电隔离)后续形成的不同存储器单元225(例如，见图19B和图19C)。开口228延伸穿过介电层211并暴露下面的铁电膜213。换句话说，在所示的实施例中，开口228不延伸穿过铁电膜213。在其他实施例中，开口228延伸穿过铁电膜213并暴露下面的介电层201。
接下来，在图16中，在开口228中(例如，共形地)形成沟道材料219，以内衬开口228的侧壁和底部。沟道材料219由合适的用于为FeRAM单元的晶体管提供沟道区的半导体材料形成，诸如多晶硅、非晶硅，或氧化物半导体材料，诸如铟镓锌氧化物(IGZO)、铟锡氧化物(ITO)、铟镓锌锡氧化物(IGZTO)、氧化锌(ZnO)等。可通过诸如ALD、CVD、PVD等可接受沉积工艺来形成沟道材料219。
接下来，在图17中，在沟道材料219上方的开口228中(例如，共形地)形成氧化物层221。在一些实施例中，氧化物层221用作用于下面的沟道材料219的保护层。氧化物层221可以是例如氧化铝或二氧化硅，并且可通过诸如CVD、ALD等合适形成方法来形成。在图17的实例中，氧化物层221内衬开口228的侧壁和底部。在一些实施例中，省略氧化物层221。
接下来，在图18中，执行蚀刻工艺，诸如各向异性蚀刻工艺，以去除沟道材料219的水平部分和氧化物层221的水平部分(如果形成)，诸如布置在开口228的底部处和最顶第一介电层203的底部处的部分。在所示的实施例中，在蚀刻工艺之后，还去除开口228的底部处的铁电膜213，并且在开口228的底部暴露介电层201。在一些实施例中，接下来可执行诸如CMP等平坦化工艺，以从最顶第一介电层203的上表面去除沟道材料219和氧化物层221的剩余部分，使得沟道材料219、氧化物层221(如果形成)、位线215、源极线217、铁电膜213、介电层211和最顶第一介电层203具有共面的上表面。
接下来，在图19A中，在开口228中形成介电材料223以填充开口228。合适的介电材料包括氧化物，诸如氧化硅；氮化物，诸如氮化硅；碳化物，诸如碳化硅；等或其组合，诸如氮氧化硅、碳氧化硅、碳氮化硅等。在一些实施例中，介电材料223由与氧化物层221相同的材料形成，因此介电材料223与氧化物层221之间可能不存在界面。为简洁起见，后续附图可使用数字223来表示开口228中的氧化物层221(如果形成)与介电材料223的组合。介电材料223可通过诸如ALD、CVD等可接受沉积工艺来形成。在一些实施例中，氧化硅或氮化硅沉积在开口228中。然后执行平坦化工艺以去除布置在最顶第一介电层203上方的过多介电材料223。平坦化工艺可以是CMP工艺、回蚀工艺、其组合等。剩余的介电材料223在开口228中形成多个介电插塞223(也可被称为介电结构或介电柱)。
图19B示出图19A的3D存储器件200的一部分的俯视图。如图19B的俯视图所示，在每个沟槽内，位线215和源极线217从铁电膜213的第一侧壁连续地延伸到铁电膜213的面向第一侧壁的第二侧壁。沟道材料219包围每个介电插塞223。换句话说，沟道材料219沿着每个介电插塞223的侧壁延伸并接触侧壁，以围绕每个介电插塞223形成连续的环形结构。在图19B中，沿着垂直方向，沟道材料219与位线215/源极线217的侧壁接触，并且沿着水平方向，沟道材料219与铁电膜213的侧壁接触。
图19B中的虚线框标记多个存储器单元225。应注意，为了避免混乱，3D存储器件200的并非所有存储器单元225都由虚线框标记。每个存储器单元225在其边界内包括以下结构/层/材料的部分：位线215、源极线217、布置在位线215和源极线217之间的介电插塞223、围绕介电插塞223的沟道材料219、铁电膜213和字线210。应注意，字线210在图19B的俯视图中不可见，但在例如图19C中可见，其示出沿着图19A中的截面A-A的3D存储器件200的一部分的截面图。应注意，在图19B中，仅示出3D存储器件200的一小部分，并且仅示出字线210的一部分，例如，导电材料209。
如图19B和图19C所示，每个存储器单元225包括带有铁电膜213的晶体管。字线210用作存储器单元的晶体管的栅电极。位线215和源极线217用作存储器单元的晶体管的源极/漏极区。沟道材料219用作晶体管的沟道层。图19C示出存储器单元的晶体管导通时的沟道区中的实例电流流动方向226。铁电膜213用于存储存储在存储器单元225中的数字信息(例如，位“1”或“0”)。
为了对特定存储器单元225执行写入操作，在存储器单元225内的铁电膜213的一部分上施加写入电压。可例如通过向存储器单元225的栅电极(例如，210)施加第一电压，并向晶体管的源极/漏极区(例如，215和217)施加第二电压来施加写入电压。第一电压与第二电压之间的电压差设定铁电膜213的极化方向。取决于铁电膜213的极化方向，可将存储器单元225的晶体管的阈值电压VT从低阈值电压VL切换到高阈值电压VH，或反之亦然。晶体管的阈值电压值(VL或VH)可用于指示存储在存储器单元225中的位“0”或“1”。
为了对存储器单元225执行读取操作，将读取电压(为低阈值电压VL与高阈值电压VH之间的电压)施加到存储器单元225的栅电极(例如，210)。取决于铁电膜213的极化方向(或晶体管的阈值电压VT)，可或可不接通存储器单元225的晶体管。结果，当在例如源极/漏极区(例如，215和217)之间施加电压时，电流可在源极/漏极区(例如，215和217)之间流动或不流动。因此可检测电流以确定存储在存储器单元225中的数字位。
图19D示出沿着图19A中的截面D-D的3D存储器件200的一部分的截面图。图19E示出沿着图19A中的截面B-B的3D存储器件200的一部分的截面图。图19F示出沿着图19A中的截面C-C的3D存储器件200的一部分的截面图。应注意，在图19D中，铁电膜213的在介电层211下面的部分保留在形成的3D存储器件中，并且因此，图19D中的铁电膜213在每个沟槽中具有U形截面。在图19E中，通过各向异性蚀刻工艺去除铁电膜213的在位线215(或源极线217)下面的部分，并且因此，图19E中的铁电膜213被示为在每个沟槽中具有两个平行侧壁部分。在图19F中，由于图18中的各向异性蚀刻工艺去除开口228的底部处的铁电膜213，所以在介电插塞223下方不存在铁电膜213，并且因此，图19F中的铁电膜213被示出为在每个沟槽中具有两个平行侧壁部分。
在所公开的实施例中，在形成字线210、位线215和源极线217之后形成沟道材料219。因此，所公开的形成方法也被称为用于形成3D存储器件的后沟道方法。后沟道方法能够避免相邻存储器单元之间的位线/源极线桥接的问题。为了了解后沟道方法的优点，考虑参考方法(被称为先沟道方法)，在该方法中在形成位线215和源极线217之前形成沟道材料219。例如，在先沟道方法中，在介电层211填充沟槽之前，在铁电膜213上方共形地形成沟道材料219，使得沟道材料219夹置在铁电膜213与介电层211之间。接下来，在先沟道方法中，通过在介电层211中形成导电柱来形成位线215和源极线217，然后通过形成二等分每个导电柱的介电切割图案来将每个导电柱切割成两个单独的(较小)导电柱。介电切割图案在每个沟槽中在铁电膜213的相对侧壁之间连续延伸并与这些侧壁接触。介电切割图案将沟道材料切割成属于不同存储器单元的不同段。每个原始导电柱的两个较小导电柱在相邻存储器单元中形成位线和相邻源极线。在先沟道方法中，在相邻存储器单元中的位线/源极线之间可能发生桥接。例如，由于图7或图12的处理步骤中的过度蚀刻，导电材料209的侧壁可从第一介电层203的侧壁凹进。随后(例如，共形)形成的铁电膜213和沟道材料219将填充这些凹槽。在用于形成介电切割图案的后续处理期间，可能难以去除沟道材料219的在这些凹槽中的部分。因此，这些凹槽中的沟道材料219可电耦合相邻存储器单元中的位线/源极线。对比之下，通过在形成位线215和源极线217之后形成沟道材料219，后沟道方法避免位线/源极线桥接的问题。
由于与沟道材料219的接触面积较大，因此本发明方法的其他优点包括位线215与源极线217的接触电阻较低。另外，沟道材料219的形成是简单的，并且不需要额外的硬掩模。此外，由于蚀刻硬掩模可能需要高温处理(例如，高于500℃)，并且由于当前公开的方法不需要蚀刻以用于形成沟道材料219的硬掩模，所以对沟道材料219的热影响得以减少，从而改善沟道材料219的电性质。
可在图19A的处理之后进行附加处理，以完成3D存储器件200。例如，可形成接触插塞以电耦合到位线215、源极线217和字线210。可使用用于形成接触插塞的任何合适的形成方法。这里不讨论细节。
在另一实施例中，图20和图21示出制造的各个阶段时的三维(3D)铁电随机存取存储器(FeRAM)器件200A的截面图。3D存储器件200A的形成工艺与3D存储器件200的形成工艺类似，但未在沟道材料219上方形成氧化层221。特别地，用于3D存储器件200A的形成工艺可遵循图2至图16所示的处理。在图16的处理之后，如图20所示，执行合适的蚀刻工艺，诸如各向异性蚀刻工艺，以从开口228的底部去除沟道材料219的部分。应注意，图20仅示出3D存储器件200A的一部分，以示出开口228的底部附近的细节。在图20的实例中，各向异性蚀刻工艺穿过铁电薄膜213进行蚀刻，以暴露下面的介电层201。
接下来，在图21中，形成介电材料223以填充开口228。介电材料223的材料和形成方法与上文参考图19A讨论的材料相同或类似，因此不再重复细节。
图22示出又一实施例中的三维(3D)铁电随机存取存储器(FeRAM)器件200B的俯视图。3D存储器件200B类似于3D存储器件200或200A，但不同沟槽中的3D存储器件200B的存储器单元225是交错的，使得相邻沟槽中的存储器单元225(例如，图22中的相邻列)沿不同行布置。对比之下，图19B中的相邻列中的存储器单元225沿着相同行设置。应注意，图19B中的存储器单元225的布局可用于修改3D存储器件200或3D存储器件200A。
在一些实施例中，图23示出形成三维(3D)铁电随机存取存储器(FeRAM)器件的方法。应理解，图23所示的实施例方法仅仅是许多可能的实施例方法的实例。本领域普通技术人员将认识到许多变化、替代和修改。例如，可添加、去除、替换、重新布置或重复如图23所示的各个步骤。
参考图23，在框1010处，在衬底上方形成层堆叠件，该层堆叠件包括第一介电材料与第二介电材料的交替层。在框1020处，形成延伸穿过层堆叠件的沟槽。在框1030处，将第二介电材料替换成导电材料以形成字线(WL)。在框1040处，用铁电材料内衬沟槽的侧壁和底部。在框1050处，用第三介电材料填充沟槽。在框1060处，形成延伸穿过第三介电材料的位线(BL)和源极线(SL)。在框1070处，去除第三介电材料的部分，以在BL与SL之间的第三介电材料中形成开口。在框1080处，沿着开口的侧壁形成沟道材料。在框1090处，用第四介电材料填充开口。
实施例可实现优点。例如，通过在不同处理步骤中形成第一沟槽206和第二沟槽212，可形成具有高存储器单元密度的存储器阵列，而不存在层堆叠件204由于高高宽比而塌陷的问题。所公开的后沟道工艺避免了BL/SL桥接问题，从而提高器件可靠性。另外，由于BL/SL与沟道材料之间的接触面积较大，因此实现较低的BL/SL接触电阻，从而提高器件性能。所公开的后沟道工艺易于实现，并且不需要额外的硬掩模。结果，对沟道材料的热影响得以减少，从这改善沟道材料的电性质。
根据实施例，一种形成三维(3D)存储器件的方法包括：在衬底上方形成层堆叠件，所述层堆叠件包括第一介电材料与第二介电材料的交替层；形成延伸穿过所述层堆叠件的第一沟槽，所述第一沟槽暴露所述第一介电材料的第一侧壁和所述第二介电材料的第二侧壁；从所述第一介电材料的所述第一侧壁使所述第二介电材料的所述第二侧壁凹进以形成第一凹槽；用第一导电材料填充所述第一凹槽以形成字线(WL)；在填充所述第一凹槽后，用铁电材料内衬所述第一沟槽的侧壁和底部；在所述内衬之后，用第三介电材料填充所述第一沟槽；在所述第一沟槽中的一个中的所述第三介电材料中形成第一位线(BL)和第一源极线(SL)，其中，所述第一BL和所述第一SL从所述第三介电材料的面向所述衬底的下表面垂直延伸穿过所述第三介电材料，直到所述第三介电材料的远离所述衬底的上表面；去除布置在所述第一BL与所述第一SL之间的所述第三介电材料的部分，以在所述第三介电材料中形成第一开口；沿着所述第一开口的侧壁形成沟道材料；以及用第四介电材料填充所述第一开口。
在一些实施例中，填充所述第一凹槽包括：在所述第一介电材料和所述第二介电材料的暴露表面上方形成晶种层；在所述晶种层上方形成所述第一导电材料，所述第一导电材料填充所述第一凹槽；以及执行各向异性蚀刻工艺，以去除布置在所述第一凹槽外部的所述晶种层的部分和所述第一导电材料的部分。在一些实施例中，方法还包括：在填充所述第一沟槽之后并且在形成所述第一位线和所述第一源极线之前：形成延伸穿过所述层堆叠件的第二沟槽，所述第二沟槽与所述第一沟槽交错；使由所述第二沟槽暴露的所述第二介电材料凹进以形成第二凹槽；用所述第一导电材料填充所述第二凹槽以形成附加字线；在填充所述第二凹槽之后，沿着所述第二沟槽的侧壁和底部形成所述铁电材料；以及在沿着所述第二沟槽的所述侧壁和所述底部形成所述铁电材料之后，用所述第三介电材料填充所述第二沟槽。在一些实施例中，在填充所述第二凹槽之后，在所述字线与所述附加字线之间没有横向地布置第二介电材料。在一些实施例中，方法还包括在所述第二沟槽中的一个中的所述第三介电材料中形成第二位线和第二源极线，其中，在俯视图中，所述第一位线和所述第一源极线相对于所述第二位线和所述第二源极线交错。在一些实施例中，形成所述第一位线和所述第一源极线包括：在所述第三介电材料中在对应于所述第一位线的位置处形成第二开口，所述第二开口垂直延伸穿过所述第三介电材料；在所述第三介电材料中在对应于所述第一源极线的位置处形成第三开口，所述第三开口垂直延伸穿过所述第三介电材料；以及用第二导电材料填充所述第二开口和所述第三开口。在一些实施例中，所述第一开口暴露所述第一源极线的侧壁、所述第一位线的侧壁以及所述铁电材料的侧壁。在一些实施例中，在填充所述第一开口之后，在俯视图中，所述沟道材料包围所述第四介电材料。在一些实施例中，形成所述沟道材料包括：沿着所述第一开口的所述侧壁和沿着所述第一开口的底部形成所述沟道材料；以及执行各向异性蚀刻工艺，以从所述第一开口的所述底部去除所述沟道材料的部分。在一些实施例中，方法还包括：在形成所述沟道材料之后并且在填充所述第一开口之前，在所述沟道材料上方的所述第一开口中形成共形氧化物层，其中，执行所述各向异性蚀刻工艺还从所述第一个开口的所述底部去除所述共形氧化物层的部分。在一些实施例中，执行所述各向异性蚀刻工艺还从所述第一开口的所述底部去除所述铁电材料的部分。
根据实施例，一种形成三维(3D)存储器件的方法包括：在衬底上方形成层堆叠件，所述层堆叠件包括第一介电材料与第二介电材料的交替层；形成延伸穿过所述层堆叠件的沟槽；将所述第二介电材料替换成导电材料以形成字线(WL)；用铁电材料内衬所述沟槽的侧壁和底部；用第三介电材料填充所述沟槽；形成垂直延伸穿过所述第三介电材料的位线(BL)和源极线(SL)；去除所述第三介电材料的部分，以在所述BL与所述SL之间的所述第三介电材料中形成开口；沿着所述开口的侧壁形成沟道材料；以及用第四介电材料填充所述开口。
在一些实施例中，形成位线和源极线包括：形成垂直延伸穿过所述第三介电材料的凹槽，其中，所述凹槽中的每个暴露所述铁电材料的第一侧壁和所述铁电材料的面向所述第一侧壁的第二侧壁；以及用一种或多种导电材料填充所述凹槽。在一些实施例中，所述开口的底部不含所述沟道材料。在一些实施例中，方法还包括：在形成所述沟道材料之后并且在填充所述开口之前：在所述开口中共形地形成氧化物层；以及在形成所述氧化物层之后，执行各向异性蚀刻工艺，以从所述开口的所述底部去除所述氧化物层。在一些实施例中，执行所述各向异性蚀刻工艺还去除所述铁电材料的布置在所述开口的所述底部处的部分。
根据实施例，一种半导体器件包括：衬底；在所述衬底上方的层堆叠件，其中，所述层堆叠件包括多个介电层和与所述多个介电层交错的多个字线(WL)；介电结构，嵌入在所述层堆叠件中，并从所述层堆叠件的面向所述衬底的下表面垂直延伸穿过所述层堆叠件，直到所述层堆叠件的远离所述衬底的上表面；沟道材料，环绕并接触所述介电结构的侧壁；位线(BL)和源极线(SL)，垂直延伸穿过所述层堆叠件，其中，所述BL沿着所述沟道材料的第一侧壁延伸并与所述第一侧壁接触，其中，所述SL沿着所述沟道材料的与所述第一侧壁相对的第二侧壁延伸并与所述第二侧壁接触；以及铁电材料，垂直延伸穿过所述层堆叠件，其中，所述铁电材料的第一部分沿着所述沟道材料的第三侧壁延伸并与所述第三侧壁接触，其中，所述铁电材料的第二部分沿着所述沟道材料的与所述第三侧壁相对的第四侧壁延伸并与所述第四侧壁接触。
在一些实施例中，在俯视图中，所述位线和源极线从所述铁电材料的所述第一部分连续地延伸到所述铁电材料的所述第二部分。在一些实施例中，所述铁电材料的第三部分沿着所述衬底的主上表面延伸。在一些实施例中，所述铁电材料的所述第三部分布置在所述沟道材料和所述衬底之间。
前述内容概述了若干实施例的特征，以使得本领域技术人员可更好地理解本发明的各方面。本领域技术人员应了解，他们可容易地将本发明用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等同构造不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，它们可在这里进行各种改变、替换和变更。

Claims (20)

1.一种形成三维(3D)存储器件的方法，所述方法包括：
在衬底上方形成层堆叠件，所述层堆叠件包括第一介电材料与第二介电材料的交替层；
形成延伸穿过所述层堆叠件的第一沟槽，所述第一沟槽暴露所述第一介电材料的第一侧壁和所述第二介电材料的第二侧壁；
从所述第一介电材料的所述第一侧壁使所述第二介电材料的所述第二侧壁凹进以形成第一凹槽；
用第一导电材料填充所述第一凹槽以形成字线(WL)；
在填充所述第一凹槽后，用铁电材料内衬所述第一沟槽的侧壁和底部；
在所述内衬之后，用第三介电材料填充所述第一沟槽；
在所述第一沟槽中的一个中的所述第三介电材料中形成第一位线(BL)和第一源极线(SL)，其中，所述第一位线和所述第一源极线从所述第三介电材料的面向所述衬底的下表面垂直延伸穿过所述第三介电材料，直到所述第三介电材料的远离所述衬底的上表面；
去除布置在所述第一位线与所述第一源极线之间的所述第三介电材料的部分，以在所述第三介电材料中形成第一开口；
沿着所述第一开口的侧壁形成沟道材料；以及
用第四介电材料填充所述第一开口。
2.根据权利要求1所述的方法，其中，填充所述第一凹槽包括：
在所述第一介电材料和所述第二介电材料的暴露表面上方形成晶种层；
在所述晶种层上方形成所述第一导电材料，所述第一导电材料填充所述第一凹槽；以及
执行各向异性蚀刻工艺，以去除布置在所述第一凹槽外部的所述晶种层的部分和所述第一导电材料的部分。
3.根据权利要求1所述的方法，还包括：在填充所述第一沟槽之后并且在形成所述第一位线和所述第一源极线之前：
形成延伸穿过所述层堆叠件的第二沟槽，所述第二沟槽与所述第一沟槽交错；
使由所述第二沟槽暴露的所述第二介电材料凹进以形成第二凹槽；
用所述第一导电材料填充所述第二凹槽以形成附加字线；
在填充所述第二凹槽之后，沿着所述第二沟槽的侧壁和底部形成所述铁电材料；以及
在沿着所述第二沟槽的所述侧壁和所述底部形成所述铁电材料之后，用所述第三介电材料填充所述第二沟槽。
4.根据权利要求3所述的方法，其中，在填充所述第二凹槽之后，在所述字线与所述附加字线之间没有横向地布置第二介电材料。
5.根据权利要求3所述的方法，还包括在所述第二沟槽中的一个中的所述第三介电材料中形成第二位线和第二源极线，其中，在俯视图中，所述第一位线和所述第一源极线相对于所述第二位线和所述第二源极线交错。
6.根据权利要求1所述的方法，其中，形成所述第一位线和所述第一源极线包括：
在所述第三介电材料中在对应于所述第一位线的位置处形成第二开口，所述第二开口垂直延伸穿过所述第三介电材料；
在所述第三介电材料中在对应于所述第一源极线的位置处形成第三开口，所述第三开口垂直延伸穿过所述第三介电材料；以及
用第二导电材料填充所述第二开口和所述第三开口。
7.根据权利要求1所述的方法，其中，所述第一开口暴露所述第一源极线的侧壁、所述第一位线的侧壁以及所述铁电材料的侧壁。
8.根据权利要求1所述的方法，其中，在填充所述第一开口之后，在俯视图中，所述沟道材料包围所述第四介电材料。
9.根据权利要求1所述的方法，其中，形成所述沟道材料包括：
沿着所述第一开口的所述侧壁和沿着所述第一开口的底部形成所述沟道材料；以及
执行各向异性蚀刻工艺，以从所述第一开口的所述底部去除所述沟道材料的部分。
10.根据权利要求9所述的方法，还包括：在形成所述沟道材料之后并且在填充所述第一开口之前，在所述沟道材料上方的所述第一开口中形成共形氧化物层，其中，执行所述各向异性蚀刻工艺还从所述第一开口的所述底部去除所述共形氧化物层的部分。
11.根据权利要求9所述的方法，其中，执行所述各向异性蚀刻工艺还从所述第一开口的所述底部去除所述铁电材料的部分。
12.一种形成三维(3D)存储器件的方法，所述方法包括：
在衬底上方形成层堆叠件，所述层堆叠件包括第一介电材料与第二介电材料的交替层；
形成延伸穿过所述层堆叠件的沟槽；
将所述第二介电材料替换成导电材料以形成字线(WL)；
用铁电材料内衬所述沟槽的侧壁和底部；
用第三介电材料填充所述沟槽；
形成垂直延伸穿过所述第三介电材料的位线(BL)和源极线(SL)；
去除所述第三介电材料的部分，以在所述位线与所述源极线之间的所述第三介电材料中形成开口；
沿着所述开口的侧壁形成沟道材料；以及
用第四介电材料填充所述开口。
13.根据权利要求12所述的方法，其中，形成位线和源极线包括：
形成垂直延伸穿过所述第三介电材料的凹槽，其中，所述凹槽中的每个暴露所述铁电材料的第一侧壁和所述铁电材料的面向所述第一侧壁的第二侧壁；以及
用一种或多种导电材料填充所述凹槽。
14.根据权利要求12所述的方法，其中，所述开口的底部不含所述沟道材料。
15.根据权利要求12所述的方法，还包括：在形成所述沟道材料之后并且在填充所述开口之前：
在所述开口中共形地形成氧化物层；以及
在形成所述氧化物层之后，执行各向异性蚀刻工艺，以从所述开口的所述底部去除所述氧化物层。
16.根据权利要求15所述的方法，其中，执行所述各向异性蚀刻工艺还去除所述铁电材料的布置在所述开口的所述底部处的部分。
17.一种半导体器件，包括：
衬底；
层堆叠件，位于所述衬底上方，其中，所述层堆叠件包括多个介电层和与所述多个介电层交错的多个字线(WL)；
介电结构，嵌入在所述层堆叠件中，并从所述层堆叠件的面向所述衬底的下表面垂直延伸穿过所述层堆叠件，直到所述层堆叠件的远离所述衬底的上表面；
沟道材料，环绕并接触所述介电结构的侧壁；
位线(BL)和源极线(SL)，垂直延伸穿过所述层堆叠件，其中，所述位线沿着所述沟道材料的第一侧壁延伸并与所述第一侧壁接触，其中，所述源极线沿着所述沟道材料的与所述第一侧壁相对的第二侧壁延伸并与所述第二侧壁接触；以及
铁电材料，垂直延伸穿过所述层堆叠件，其中，所述铁电材料的第一部分沿着所述沟道材料的第三侧壁延伸并与所述第三侧壁接触，其中，所述铁电材料的第二部分沿着所述沟道材料的与所述第三侧壁相对的第四侧壁延伸并与所述第四侧壁接触。
18.根据权利要求17所述的半导体器件，其中，在俯视图中，所述位线和源极线从所述铁电材料的所述第一部分连续地延伸到所述铁电材料的所述第二部分。
19.根据权利要求17所述的半导体器件，其中，所述铁电材料的第三部分沿着所述衬底的主上表面延伸。
20.根据权利要求19所述的半导体器件，其中，所述铁电材料的所述第三部分布置在所述沟道材料和所述衬底之间。
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