KR102626838B1 - 수직형 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명의 기술적 사상은 수직형 메모리 소자의 기판 콘택 구조를 변경하여 공정 난이도가 하향 되면서도 고집적화 및 신뢰성이 향상된 수직형 비휘발성 메모리 소자 및 그 제조방법을 제공한다. 그 수직형 비휘발성 메모리 소자는 메모리 셀들을 구성하는 수직 채널층이 기판 상에 형성된 하부 배선 패턴을 통해 기판과 전기적으로 연결되는 구조를 가짐으로써, 기존의 VNAND에서 수행되는 수직 채널층을 기판에 연결하기 위한 SEG(Selective Epitaxial Growth) 공정, 및 채널 홀 바닥면의 게이트 유전체층을 식각하는 공정이 생략될 수 있다. 따라서, 공정 난이도 하향에 따른 제조 비용이 감소하고 고집적화 및 신뢰성이 향상된 수직형 비휘발성 메모리 소자를 구현할 수 있도록 한다.

Description

수직형 비휘발성 메모리 소자 및 그 제조방법{Vertical type non-volatile memory device and method for fabricating the same}
본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로서, 특히, 집적도 증가를 위해 수직 채널 구조를 가지는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
저장 장치로 주로 사용되는 반도체 메모리 장치에는 DRAM, SRAM 등과 같은 휘발성 메모리와 EEPROM, FRAM, PRAM, MRAM, Flash Memory 등과 같은 비휘발성 메모리 등이 있다. 최근 들어 비휘발성 메모리를 사용하는 장치들이 증가하고 있다. 예를 들면 MP3 플레이어, 디지털 카메라, 휴대 전화, 캠코더, 플래시 카드 및 SSD(Solid State Disk) 등은 저장 장치로 비휘발성 메모리를 사용하고 있다. 비휘발성 메모리들 중에서도 플래시 메모리는 전기적으로 셀의 데이터를 일괄적으로 소거하는 기능을 가지기 때문에, 하드디스크를 대신하여 저장장치로 널리 사용되고 있다. 사용자가 필요로 하는 저장 용량이 늘어남에 따라, 플래시 메모리의 저장 공간을 효율적으로 사용하기 위한 방법이 요구되고 있다. 그에 따라, 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 비휘발성 메모리 소자가 제안되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 수직형 메모리 소자의 기판 콘택 구조를 변경하여 공정 난이도가 하향 되면서도 고집적화 및 신뢰성이 향상된 수직형 비휘발성 메모리 소자 및 그 제조방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 셀 영역이 정의된 기판; 상기 기판 상에 배치된 하부 절연층; 상기 셀 영역 내에 소정 패턴으로 형성되고, 상기 하부 절연층을 관통하여 상기 기판에 연결된 하부 배선 패턴; 상기 셀 영역 내에 상기 기판의 상면에 수직 방향으로 연장하고, 상기 기판의 상면에 수평 방향으로 서로 이격 배치되며, 상기 하부 배선 패턴에 전기적으로 연결된 복수의 수직 채널층; 및 상기 셀 영역 내에 상기 수직 채널층의 측벽을 따라서 상기 수직 방향으로 층간 절연층과 교대로 적층되고 상기 수평 방향의 제1 방향으로 연장하는 복수의 게이트 전극;을 포함하는 수직형 비휘발성 메모리 소자.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 기판; 상기 기판 상에 배치된 하부 절연층; 상기 하부 절연층 상에, 상기 기판의 상면에 수직 방향으로 연장하고, 상기 기판의 상면에 수평 방향으로 서로 이격 배치된 복수의 수직 채널층; 상기 하부 절연층 상에, 상기 수직 채널층의 측벽을 따라서 상기 수직 방향으로 층간 절연층과 교대로 적층되고 상기 수평 방향의 제1 방향으로 연장하는 복수의 게이트 전극; 상기 제1 방향으로 연장하고, 상기 제1 방향과 교차하는 제2 방향을 따라 이격 배치되며, 상기 제2 방향으로 상기 게이트 전극을 서로 분리하는 복수의 분리 영역; 상기 분리 영역 하부에서 상기 제1 방향으로 연장하고, 상기 하부 절연층을 관통하여 상기 기판에 연결된 제1 배선 라인을 구비한 하부 배선 패턴; 및 상기 하부 절연층 및 하부 배선 패턴 상에 형성되고, 상기 수직 채널층과 상기 하부 배선 패턴을 전기적으로 연결하는 수평 채널층;을 포함하는 수직형 비휘발성 메모리 소자를 제공한다.
더 나아가, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 기판 상의 하부 절연층을 소정 패턴으로 패터닝하여 상기 기판의 상면을 노출시키는 하부 배선용 트렌치를 형성하는 단계; 상기 하부 배선용 트렌치 내에, 상기 하부 배선용 트렌치의 바닥과 측벽을 덮는 제1 도전층, 및 상기 제1 도전층 상에 제1 희생층을 형성하는 단계; 상기 하부 절연층, 제1 도전층 및 제1 희생층 상에 제2 도전층을 형성하는 단계; 상기 제2 도전층 상에 제1 절연층 및 제2 희생층을 교대로 적층하여 몰드 절연층을 형성하고, 상기 몰드 절연층을 식각하여 상기 제2 도전층을 노출시키는 복수의 채널 홀을 형성하는 단계; 상기 채널 홀을 통해 노출된 상기 제2 도전층의 일부를 식각하여 제거하는 단계; 상기 채널 홀 및 상기 제2 도전층이 제거된 부분에 게이트 유전체층과 채널 도전층을 형성하는 단계; 상기 제1 도전층 및 제1 희생층이 노출되도록 상기 몰드 절연층을 식각하여, 제1 방향을 연장하고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 분리용 트렌치를 형성하는 단계; 상기 분리용 트렌치를 통해 노출된 상기 제1 희생층을 식각하여 제거하는 단계; 상기 제1 희생층이 제거된 부분을 통해 노출된 상기 게이트 유전체층의 부분을 식각하여 제거하는 단계; 상기 분리용 트렌치 내부와 상기 몰드 절연층의 상면을 덮고 상기 제1 희생층이 제거된 부분을 채우는 대체 도전층을 형성하는 단계; 상기 분리용 트렌치의 측벽으로 상기 제2 희생층이 노출되도록 상기 분리용 트렌치 내부의 상기 대체 도전층을 식각하여 제거하는 단계; 및 상기 제2 희생층을 메탈로 대체하여 게이트 전극을 형성하는 단계;를 포함하는 수직형 비휘발성 메모리 소자 제조방법을 제공한다.
본 발명의 기술적 사상에 의한 수직형 비휘발성 메모리 소자 및 그 제조방법은 메모리 셀들을 구성하는 수직 채널층이 기판 상에 형성된 하부 배선 패턴을 통해 기판과 전기적으로 연결되는 구조를 가짐으로써, 기존의 VNAND에서 수행되는 수직 채널층을 기판에 연결하기 위한 SEG(Selective Epitaxial Growth) 공정, 및 채널 홀 바닥면의 게이트 유전체층을 식각하는 공정이 생략될 수 있다. 따라서, 본 발명의 기술적 사상에 의한 수직형 비휘발성 메모리 소자 및 그 제조방법은 공정 난이도 하향에 따른 제조 비용이 감소하고 고집적화 및 신뢰성이 향상된 수직형 비휘발성 메모리 소자를 구현할 수 있도록 한다.
도 1은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 메모리 셀 어레이의 등가 회로도이다.
도 2는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 3차원 구조를 개략적으로 나타내는 사시도이다.
도 3은 도 2의 수직형 비휘발성 메모리 소자에 적용되는 폴리실리콘 배선 패턴에 대한 레이아웃이다.
도 4a 내지 도 4c 각각은 도 2의 수직형 비휘발성 메모리 소자에 대하여, 도 3의 I-I' 부분, Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ' 부분을 절단하여 보여주는 단면도들이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자에 대한 단면도들로서, 도 4a 내지 4c에 대응하는 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자에 대한 단면도들로서, 도 4b에 대응하는 단면도이다.
도 7a 및 도 7b는 도 6의 수직형 비휘발성 메모리 소자에 적용될 수 있는 폴리실리콘 배선 패턴에 대한 레이아웃들이다.
도 8a 내지 도 20c는 도 2의 수직형 비휘발성 메모리 소자의 제조 과정을 보여주는 단면도들이다.
도 21a 내지 도 23c는 도 5a 내지 도 5c의 수직형 비휘발성 메모리 소자의 제조 과정을 보여주는 단면도들이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 메모리 셀 어레이의 등가 회로도로서, 특히 수직 채널 구조를 가지는 수직형 낸드(VNAND) 플래시 메모리 소자의 등가 회로도이다.
도 1을 참조하면, 본 실시예의 수직형 비휘발성 메모리 소자의 메모리 셀 어레이(10)는 복수의 메모리 셀 스트링(11, string)을 포함할 수 있다. 복수의 메모리 셀 스트링(11)은 각각 기판(미도시)의 주면(main surface)에 대하여 수직 방향(z 방향)으로 연장된 수직 구조를 가질 수 있다. 복수의 메모리 셀 스트링(11)에 의해 메모리 셀 블록(13)이 구성될 수 있다.
복수의 메모리 셀 스트링(11)은 각각 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn), 스트링 선택 트랜지스터(SST), 및 접지 선택 트랜지스터(GST)를 구비할 수 있다. 각각의 메모리 셀 스트링(11)에서 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1 - MCn) 및 스트링 선택 트랜지스터(SST)가 수직 방향(z 방향)으로 직렬 배치될 수 있다. 여기서, 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)은 데이터를 저장할 수 있다. 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)은 각각의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)에 포함되고, 각각 해당 메모리 셀(MC1, MC2, ..., MCn-1, MCn)을 제어할 수 있다. 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)의 수는 반도체 메모리 소자의 용량에 따라서 적절하게 선택될 수 있다.
메모리 셀 블록(13)의 제1 내지 제m 열(column)에 배열되는 메모리 셀 스트링(11)의 일측, 예컨대, 스트링 선택 트랜지스터(SST)의 드레인(drain) 측에는 각각 제2 방향(y 방향)으로 연장되는 복수의 비트 라인(BL1, L2, ..., BLm)이 연결될 수 있다. 또한, 각 메모리 셀 스트링(11)의 타측, 예컨대, 접지 선택 트랜지스터(GST)의 소스(source) 측에는 공통 소스 라인(CSL)이 연결될 수 있다.
복수의 메모리 셀 스트링들(11)의 동일층에 배열된 메모리 셀들(예컨대, MC1과 동일층에 배열된 메모리 셀들)의 각 게이트 전극들에는 제1 방향(x 방향)으로 연장되는 워드 라인(예컨대, WL1)이 공통으로 연결될 수 있다. 워드 라인(WL1, WL, ..., WLn-1, WLn)의 구동에 따라 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)에 데이터를 프로그래밍, 도출 또는 소거할 수 있다.
각각의 메모리 셀 스트링(11)에서 스트링 선택 트랜지스터(SST)는 비트 라인(예컨대, BL1)과 최상부 메모리 셀(MCn)의 사이에 배열될 수 있다. 메모리 셀 블록(13)에서 각각의 스트링 선택 트랜지스터(SST)는 이것의 게이트 전극에 연결되는 스트링 선택 라인(SSL)에 의해 각각의 비트 라인(BL1, BL2, ..., BLm)과 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)의 사이에서의 데이터 전송을 제어할 수 있다.
접지 선택 트랜지스터(GST)는 최하부 메모리 셀(MC1)과 공통 소스 라인(CSL)의 사이에 배열될 수 있다. 메모리 셀 어레이(10)에서 각각의 접지 선택 트랜지스터(GST)는 이것의 게이트 전극에 각각 연결되는 접지 선택 라인(GSL)에 의해 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)과 공통 소스 라인(CSL)의 사이에서의 데이터 전송을 제어할 수 있다.
본 실시예의 수직형 비휘발성 메모리 소자는 메모리 셀들을 구성하는 수직 채널층이 기판 상에 형성된 하부 배선 패턴을 통해 기판과 전기적으로 연결되는 구조를 가질 수 있다. 그에 따라, 본 실시예의 수직형 비휘발성 메모리 소자에서는, 기존의 VNAND에서 수행되는 수직 채널층을 기판에 연결하기 위한 SEG(Selective Epitaxial Growth) 공정, 및 채널 홀 바닥면의 게이트 유전체층을 식각하는 공정이 생략될 수 있다. 결과적으로, 본 실시예의 수직형 비휘발성 메모리 소자는 상기 하부 배선 패턴을 통해 수직 채널층이 기판과 전기적으로 연결되는 구조에 기반하여, 공정 난이도 하향에 따른 제조 비용이 감소하고 고집적화 및 신뢰성이 향상된 수직형 비휘발성 메모리 소자를 구현할 수 있도록 한다.
도 2는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 3차원 구조를 개략적으로 나타내는 사시도이고, 도 3은 도 2의 수직형 비휘발성 메모리 소자에 적용되는 폴리실리콘 배선 패턴에 대한 레이아웃이며, 도 4a 내지 도 4c 각각은 도 2의 수직형 비휘발성 메모리 소자에 대하여, 도 3의 I-I' 부분, Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ' 부분을 절단하여 보여주는 단면도들이다.
도 2 내지 도 4c를 참조하면, 본 실시예에 따른 수직형 비휘발성 메모리 소자(100, 이하, '메모리 소자'라 한다)는, 기판(101) 상에 배치된 연결 영역(IA)과 셀 스트링 어레이 그룹 영역(CG)을 포함할 수 있다.
기판(101)은 제1 방향(x 방향) 및 제2 방향(y 방향)으로 연장되는 주면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘(Si), 저마늄(Ge) 또는 실리콘-저마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 기판(101) 상에는 복수의 셀 스트링 어레이 그룹 영역(CG)이 배치되는 셀 영역과 상기 셀 영역 외부에 배치되는 주변 영역이 정의될 수 있다.
기판(101) 상의 상기 셀 영역에는 연결 영역(IA)이 배치될 수 있다. 예컨대, 연결 영역(IA)은 기판(101)과 셀 스트링 어레이 그룹 영역(CG) 사이에 배치될 수 있다. 연결 영역(IA)은 하부 배선 패턴(105), 하부 절연층(110) 및 수평 채널층(130-h)을 포함할 수 있다. 한편, 상기 주변 영역에는 셀 스트링 어레이 그룹 영역(CG)이 배치되지 않고, 그에 따라, 주변 영역에는 연결 영역(IA)이 배치되지 않을 수 있다.
도 3에 도시된 바와 같이, 하부 배선 패턴(105)은 제1 방향(x 방향) 및 제2 방향(y 방향) 각각으로 연장하는 그물망(mesh) 패턴으로 형성될 수 있다. 하부 배선 패턴(105)은 교차 부분 또는 수평 채널층(130-h)을 통해 서로 연결될 수 있다. 따라서, 하부 배선 패턴(105)은 각 부분들이 전기적으로 서로 연결될 수 있다. 하부 배선 패턴(105)은 예컨대 폴리실리콘으로 형성될 수 있다. 물론, 하부 배선 패턴(105)의 재질이 폴리실리콘에 한정되는 것은 아니다.
하부 배선 패턴(105)은 제1 방향(x 방향)으로 연장하면서 제2 방향(y 방향)을 따라 서로 이격 배치되는 제1 하부 배선 패턴(105-x)과, 제2 방향(y 방향)으로 연장하면서 제1 방향(x 방향)을 따라 서로 이격 배치되는 제2 하부 배선 패턴(105-y)으로 구별될 수 있다. 도 4b 또는 도 4c에서 알 수 있듯이, 제1 하부 배선 패턴(105-x)은 게이트 전극들(150)을 분리하는 분리 영역(180)의 하부에 배치될 수 있다. 여기서, 게이트 전극들(150)은 접지 선택 트랜지스터(도 1의 GST)의 게이트 전극(150-g), 더미 게이트 전극(150-m0), 메모리 셀들(도 1의 MC1, MC2, ..., MCn-1, MCn)의 게이트 전극(150-m1, ..., 150-mn), 및 스트링 선택 트랜지스터(도 1의 SST)의 게이트 전극(150-s)을 포함할 수 있다. 분리 영역(180)은 워드 라인 컷(WL Cut) 부분에 형성될 수 있다. 워드 라인 컷은 게이트 전극들(150)을 분리하기 위하여 제1 방향(x 방향)으로 연장하는 형태로 형성된 트렌치를 의미할 수 있다.
도 4a 및 도 4b의 하부 배선 패턴(105)에서 중앙에 표시된 네모 점선 부분은, 초기에 실리콘질화물(SiN)과 같은 희생층이 존재했던 부분으로, 후에 폴리실리콘으로 대체되어 하부 배선 패턴(105)의 일부가 된 부분을 의미할 수 있다. 도 4c의 상부 및 하부에 표시된 라인 형태의 점선은 상기 네모 점선의 하부 및 상부 부분에 해당할 수 있다. 한편, 도 4c의 일점 쇄선은 수평 채널층(130-h)과 하부 배선 패턴(105)이 콘택하는 부분을 의미할 수 있다. 희생층을 폴리실리콘으로 대체하는 것에 대해서는 도 8a 내지 도 20c의 설명 부분에서 좀더 상세히 기술한다.
하부 배선 패턴(105)의 상부에는 콘택층(107-c) 또는 상부 배선층(107-u)이 존재할 수 있다. 콘택층(107-c)과 상부 배선층(107-u)은 폴리실리콘으로 형성될 수 있다. 그러나 콘택층(107-c)과 상부 배선층(107-u)의 재질이 폴리실리콘에 한정되는 것은 아니다.
구체적으로, 도 4a의 확대도 부분에 도시된 바와 같이, 제2 하부 배선 패턴(105-y) 상에는 콘택층(107-c)이 배치될 수 있다. 콘택층(107-c)은 제3 게이트 유전체층(140-3)을 관통하여 제2 하부 배선 패턴(105-y)을 수평 채널층(130-h)에 전기적으로 연결시킬 수 있다.
제1 방향(x 방향)으로, 제2 하부 배선 패턴(105-y)은 제1 폭(W1)을 가질 수 있고, 콘택층(107-c)은 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 작을 수 있다. 그러나 경우에 따라, 제2 폭(W2)은 제1 폭(W1)과 유사할 수도 있다.
도 4b의 확대도 부분에 도시된 바와 같이, 제1 하부 배선 패턴(105-x) 상에는 상부 배선층(107-u)이 배치될 수 있다. 상부 배선층(107-u)은 제1 하부 배선 패턴(105-x)을 분리 영역(180)의 메탈층(182)으로 연결할 수 있다. 상부 배선층(107-u)의 양 측면에는 수평 채널층(130-h), 제2 게이트 유전체층(140-2) 및 제3 게이트 유전체층(140-3)이 콘택할 수 있다.
제2 방향(y 방향)으로, 제1 하부 배선 패턴(105-x)은 제3 폭(W3)을 가질 수 있고, 상부 배선층(107-u)은 제4 폭(W4)을 가질 수 있다. 제4 폭(W4)은 제3 폭(W3)보다 클 수 있다. 그러나 경우에 따라, 제4 폭(W4)은 제3 폭(W3)과 유사할 수도 있다. 한편, 제1 하부 배선 패턴(105-x)의 제3 폭(W3)은 제2 하부 배선 패턴(105-y)의 제1 폭(W1)과 실질적으로 동일할 수도 있고, 다를 수도 있다.
상부 배선층(107-u)은 카본(C)을 포함할 수 있다. 또한, 상부 배선층(107-u)은 인, 비소, 안티몬 등과 같은 n형 이온을 포함할 수 있다. 상부 배선층(107-u)이 카본을 포함함으로써, 폴리실리콘에 대한 습식 식각 공정에서 식각이 억제될 수 있다. 따라서, 상부 배선층(107-u)의 제4 폭(W4)은 카본 도핑의 면적에 따라 달라질 수 있다. 한편, 상부 배선층(107-u)이 n형 이온을 포함함으로써, 상부 배선층(107-u)은 수평 채널층(130-h)과 분리 영역(180)의 메탈층(182) 사이의 전자 이동 통로로 이용되어 전류 패스를 단축할 수 있다. 상부 배선층(107-u)의 카본 도핑에 대해서는 도 8a 내지 도 20c의 설명 부분에서 좀더 상세히 기술한다.
한편, 도 4c에서, 하부 배선 패턴(105)에는 제1 하부 배선 패턴(105-x)과 제2 하부 배선 패턴(105-y)이 함께 포함할 수 있다. 예컨대, 분리 영역(180)의 하부 부분은 제1 하부 배선 패턴(105-x) 부분에 해당하고 그 외의 부분은 제2 하부 배선 패턴(105-y)에 해당할 수 있다. 따라서, 도 4c의 확대도 부분에서, 분리 영역(180)의 하부에 상부 배선층(107-u)이 존재함을 확인할 수 있다. 또한, 수평 채널층(130-h)과 접하는 제2 하부 배선 패턴(105-y)의 상부 부분(일점 쇄선과 점선 사이)이 콘택층(107-c)에 해당함을 알 수 있다.
하부 절연층(110)은 하부 배선 패턴(105) 사이에 배치될 수 있다. 하부 절연층(110)은 예컨대 산화물 또는 질화물의 절연층으로 형성될 수 있다. 예컨대, 본 실시예의 메모리 소자(100)에서, 하부 절연층(110)은 실리콘산화물(SiO2) 또는 실리콘질화물로 형성될 수 있다. 물론, 하부 절연층(110)의 재질이 상기 물질들에 한정되는 것은 아니다.
수평 채널층(130-h)은 셀 영역의 하부 절연층(110)과 하부 배선 패턴(105) 상에 전면으로 배치될 수 있다. 구체적으로, 수평 채널층(130-h)은 기판(101)의 주면에 평행한 평판과 같은 구조를 가질 수 있다. 수평 채널층(130-h)은 예컨대 폴리실리콘으로 형성될 수 있다. 물론, 수평 채널층(130-h)의 재질이 폴리실리콘에 한정되는 것은 아니다.
수평 채널층(130-h)은 상부 배선층(107-u)에 의해 서로 분리될 수 있으나, 수평 채널층(130-h)과 상부 배선층(107-u)이 모두 폴리실리콘으로 형성되는 경우에 구분이 명확하지 않을 수 있다. 또한, 수평 채널층(130-h)과 상부 배선층(107-u)은 어차피 도전층으로 형성되므로 전기적인 측면에서 구별은 큰 의미가 없을 수 있다.
구조적으로, 수평 채널층(130-h)은 수직 채널층(130-v)의 하단에서 수평 방향으로 연장한 형태를 가질 수 있다. 따라서, 수직 채널층(130-v)은 모두 수평 채널층(130-h)에 연결된 구조를 가질 수 있다. 한편, 수평 채널층(130-h)의 상면과 하면에는 게이트 유전체층(140-2, 140-3)이 배치될 수 있다. 구체적으로, 최하부의 층간 절연층(161)과 수평 채널층(130-h) 사이에는 제2 게이트 유전체층(140-2)이 배치되고, 하부 절연층(110)과 수평 채널층(130-h) 사이에는 제3 게이트 유전체층(140-3)이 배치될 수 있다. 전술한 바와 같이, 콘택층(107-c)이 제3 게이트 유전체층(140-3)을 관통하는 구조로 제2 하부 배선 패턴(105-y) 상에 배치되어, 수평 채널층(130-h)은 콘택층(107-c)을 통해 제2 하부 배선 패턴(105-y)에 전기적으로 연결될 수 있다. 또한, 수평 채널층(130-h)은 상부 배선층(107-u)을 통해 제1 하부 배선 패턴(105-x)에 전기적으로 연결될 수 있다.
참고로, 게이트 유전체층(140)은 수직 채널층(130-v)을 측벽을 따라 배치된 제1 게이트 유전체층(140-1), 수평 채널층(130-h)의 상면 상의 제2 게이트 유전체층(140-2), 및 수평 채널층(130-h)의 하면 상의 제3 게이트 유전체층(140-3)을 포함할 수 있다. 도 4a 내지 도 4c의 확대도 부분에 도시된 바와 같이, 제1 게이트 유전체층(140-1), 제2 게이트 유전체층(140-2), 및 제3 게이트 유전체층(140-3) 각각은 터널링 절연막(142), 전하 저장막(144), 및 블록킹 절연막(146)이 차례로 적층된 구조를 가질 수 있다. 터널링 절연막(142)은 F-N 방식으로 전하를 전하 저장막(144)으로 터널링시킬 수 있다. 터널링 절연막(142)은 예컨대, 실리콘산화물을 포함할 수 있다. 전하 저장막(144)은 전하 트랩층을 포함할 수 있다. 한편, 전하 저장막(144)은 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예컨대 메탈 또는 반도체의 미세 입자들로 구성될 수 있다. 블록킹 절연막(146)은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 실리콘산화막보다 높은 유전 상수(dielectric constant)를 갖는 유전물을 의미할 수 있다. 터널링 절연막(142), 전하 저장막(144), 및 블록킹 절연막(146)의 구체적인 재질들에 대해서는 이미 알려져 있으므로, 그에 대한 설명은 생략한다.
게이트 유전체층(140)은 각층들의 특성에 기반하여 ONO(Oxide-Nitride-Oxide)막으로 언급되기도 한다. 또한, 게이트 유전체층(140)은 각층들의 재질에 기반하여 ONA(Oxide-Nitride-Alumina)막, 및 ONOA(Oxide-Nitride-Oxide-Alumina)막으로 언급될 수도 한다. 한편, 제3 게이트 유전체층(140-3)은 제1 게이트 유전체층(140-1)과 제2 게이트 유전체층(140-2)과 실질적으로 동일한 층상 구조를 가질 뿐 게이트 유전체층으로서의 기능을 하는 것은 아니다.
셀 스트링 어레이 그룹 영역(CG)은 기판(101) 상의 셀 영역에 복수 개 배치될 수 있다. 셀 스트링 어레이 그룹 영역(CG)은 연결 영역(IA) 상에 배치되고, 제2 방향(y 방향)을 따라 분리 영역(180)에 의해 서로 분리될 수 있다. 각각의 셀 스트링 어레이 그룹 영역(CG)에는 복수의 메모리 셀 스트링(도 1의 11)이 배치될 수 있다. 각각의 상기 메모리 셀 스트링은 수직 채널층(130-v)의 측벽을 따라 배치된 접지 선택 트랜지스터(도 1의 GST), 복수의 메모리 셀(도 1의 MC1, MC2, …, MCn-1, MCn), 및 스트링 선택 트랜지스터(도 1의 SST)를 포함할 수 있다. 경우에 따라, 상기 접지 선택 트랜지스터 및 상기 스트링 선택 트랜지스터는 2개씩 구비될 수도 있다.
수직 채널층(130-v)은 연결 영역(IA) 상에서 제3 방향(z 방향)으로 연장하는 구조를 가질 수 있다. 도 2에 도시된 바와 같이, 수직 채널층들(130-v)은 제1 방향(x 방향)과 제2 방향(y 방향)으로 서로 이격하여 배치될 수 있다. 또한, 제1 방향(x 방향) 및 제2 방향(y 방향)을 따라 어느 한 라인에 속하는 수직 채널층(130-v)은 인접하는 라인에 속하는 수직 채널층(130-v)과 엇갈려 배치될 수 있다.
한편, 본 실시예의 메모리 소자(100)에서, 수직 채널층(130-v)이 제2 방향(y 방향)으로 4개 배치되고 있지만 수직 채널층(130-v)의 배열 구조가 그에 한정되는 것은 않는다. 예컨대, 수직 채널층(130-v)은 제2 방향(y 방향)으로 3개 이하로 배치되거나 5개 이상으로 배열될 수 있다. 수직 채널층(130-v)은 예를 들어, 실린더 형태로 형성될 수 있다. 또한, 수직 채널층(130-v)은 실린더 형태에 한정되지 않고, 원기둥이나 사각기둥 등과 같은 필라 형태로 형성되거나 또는 사각기둥의 양 측면과 하부 면에만 형성된 형태를 가질 수도 있다. 한편, 도시된 바와 같이 수직 채널층(130-v)은 하부로 갈수록 좁아지는 구조를 가질 수 있다. 그러나 식각 공정을 정밀하게 제어함으로써, 수직 채널층(130-v)의 상부와 하부의 수평 단면이 실질적으로 동일한 면적을 가지도록 형성될 수도 있다.
전술한 바와 같이, 수직 채널층(130-v)은 하단에서 수평 채널층(130-h)에 콘택하고, 다시, 수평 채널층(130-h)이 하부 배선 패턴(105)을 통해 기판(101)에 콘택함으로써, 수직 채널층(130-v)은 기판(101)에 전기적으로 연결될 수 있다.
수직 채널층(130-v)은 폴리실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 상기 반도체 물질에는 p-형 또는 n-형 불순물 이온이 도핑될 수 있다. 수직 채널층(130-v)의 내부에는 원기둥 필러 구조의 매립 절연층(175)이 형성될 수 있다. 수직 채널층(130-v)이 필러 구조로 형성되는 경우에 매립 절연층(175)은 생략될 수 있다.
스트링 선택 트랜지스터들(도 1의 SST)의 드레인 측에 비트 라인(193, 도 1의 BL1, BL2, ..., BLm)이 연결될 수 있다. 예컨대, 비트 라인(193)은 제2 방향(y 방향)으로 연장하고 제1 방향(x 방향)으로 서로 이격된 라인 형태로 형성될 수 있다. 비트 라인(193)은 수직 채널층(130-v) 상에 형성된 콘택 플러그(195)를 통해 스트링 선택 트랜지스터들(도 1의 SST)에 전기적으로 연결될 수 있다. 한편, 접지 선택 트랜지스터들(도 1의 GST)은 이들에 인접한 불순물 영역에 전기적으로 연결될 수 있다.
상기 불순물 영역은 제1 하부 배선 패턴(105-x)과 상부 배선층(107-u)에 불순물 이온이 도핑되어 형성될 수 있다. 그에 따라, 상기 불순물 영역은 기판(101)에 인접하여 제1 방향(x 방향)으로 연장하면서 제2 방향(y 방향)으로 서로 이격하여 배열될 수 있다. 상기 불순물 영역은 공통 소스 영역에 해당할 수 있다. 상기 불순물 영역은 분리 영역(180)의 메탈층(182)과의 오믹 콘택을 위해 고농도 불순물 영역(미도시)을 포함할 수 있다.
분리 영역(180)의 메탈층(182)은 상기 불순물 영역들, 예컨대 상부 배선층(107-u) 상에 배치될 수 있다. 메탈층(182)은 공통 소스 라인에 해당할 수 있다. 메탈층(182)의 하단에는 메탈실리사이드, 예컨대, 코발드실리사이드(CoSix)가 형성될 수 있다. 메탈층(182)은 예컨대 W, Al, Cu 등으로 형성될 수 있다. 한편, 메탈층(182)은 Ti/TiN 등의 장벽 메탈층과 텅스텐 등의 배선 메탈층이 적층된 구조를 가질 수도 있다.
분리 영역(180)은 서로 다른 게이트 전극(150)을 사용하는 인접한 메모리 셀 스트링들의 사이에 형성될 수 있다. 예컨대, 분리 영역(180)은 제1 방향(x 방향)으로 연장하고, 제2 방향(y 방향)을 따라 이격 배치되며, 제2방향(y 방향)으로 게이트 전극(150)을 서로 분리할 수 있다. 분리 영역(180)은 메탈층(182)과 절연 스페이서(184)를 포함할 수 있다.
본 실시예의 메모리 소자(100)에서, 메탈층(182)과 절연 스페이서(184)는 스트링 선택 트랜지스터들(도 1의 SST)의 게이트 전극(150-s)보다 상부로 연장하는 구조를 가질 수 있다. 그러나 분리 영역(180)의 구조가 그에 한정되는 것은 아니다. 예컨대, 메탈층(182)이 최하부의 층간 절연층(161)을 초과하지 않도록 상기 불순물 영역에 인접하여 얇은 두께로 형성되고 그 상부에는 매립 절연층이 배치되는 구조로 분리 영역(180)이 형성될 수 있다. 그러한 구조의 경우, 절연 스페이서는 생략될 수 있다. 또한, 접지 선택 트랜지스터(도 1의 GST)의 게이트 전극(150-g)의 측벽까지만 절연 스페이서(184)가 형성되어 절연 스페이서(184) 사이에 메탈층(182)이 소정 두께로 형성되고, 그 상부에는 매립 절연층이 배치되는 구조로 분리 영역(180)이 형성될 수도 있다.
게이트 전극(150)은 수직 채널층(130-v)의 측면을 따라 연결 영역(IA)으로부터 제3 방향(z 방향)으로 층간 절연층(160)과 교대로 적층되는 구조로 배치될 수 있다. 게이트 전극(150)은 접지 선택 트랜지스터(도 1의 GST), 다수의 메모리 셀(도 1의 MC1, MC2, MCn-1, MCn), 및 스트링 선택 트랜지스터(도 1의 SST)의 게이트 전극(150-g, 150-m1, ..., 150-mn, 150-s)과 더미 게이트 전극(150-m0)을 포함할 수 있다. 게이트 전극(150)은 메모리 셀 스트링들에 공통으로 연결될 수 있다. 스트링 선택 트랜지스터(도 1의 SST)의 게이트 전극(150-s)은 스트링 선택 라인(도 1의 SSL)에 연결될 수 있다. 메모리 셀들(도 1의 MC1, MC2, MCn-1, MCn)의 게이트 전극들(150-m1, ..., 150-mn)은 워드 라인들(도 1의 WL1, WL2, WLn-1, WLn)에 연결될 수 있다. 접지 선택 트랜지스터(도 1의 GST)의 게이트 전극(150-g)은 접지 선택 라인(도 1의GSL)에 연결될 수 있다. 게이트 전극(150)은 메탈, 예컨대 텅스텐(W)으로 형성될 수 있다. 또한, 도시되지는 않았지만, 게이트 전극(150)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 또는 티타늄 질화물(TiN)로부터 선택되는 어느 하나를 포함할 수 있다.
참고로, 접지 선택 트랜지스터(도 1의 GST)의 게이트 전극(150-g)의 상부의 게이트 전극(150-m0)은 더미 게이트 전극으로서, 메모리 셀을 구성하지 않을 수 있다. 기존의 VNAND 구조에서 최하부의 게이트 전극(150-g)과 더미 게이트 전극(150-m0)의 사이의 층간 절연층(162)은 메모리 셀들의 게이트 전극(150-m1, ..., 150-mn) 사이의 층간 절연층(163)보다 두껍게 형성될 수 있다. 그러나 본 실시예의 메모리 소자(100)에서, 층간 절연층(162)은 메모리 셀들 부분의 층간 절연층(163)과 실질적으로 동일한 두께로 형성될 수 있다. 물론, 다른 두께로 형성될 수도 있다.
층간 절연막들(160)이 게이트 전극들(150) 사이에 배열될 수 있다. 층간 절연막(160)도 게이트 전극(150)과 마찬가지로 제3 방향(z 방향)으로 서로 이격되고 제1 방향(x 방향)으로 연장하도록 배치될 수 있다. 층간 절연막(160)의 적어도 한 측면은 제1 게이트 유전체층(140-1)에 접촉될 수 있다. 층간 절연막들(160)은 예컨대, 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
도 2에서, 스트링 선택 트랜지스터(도 1의 SST) 및 접지 선택 트랜지스터(도 1의 GST)는 하나씩 배열되고 있다. 그러나 그에 한하지 않고, 스트링 선택 트랜지스터(도 1의 SST) 및 접지 선택 트랜지스터(도 1의 GST)는 각각 적어도 두 개 형성될 수도 있다. 또한, 스트링 선택 트랜지스터(도 1의 SST) 및 접지 선택 트랜지스터(도 1의 GST)는 메모리 셀들(도 1의 MC1, MC2, MCn-1, MCn)과 상이한 구조를 가질 수도 있다.
본 실시예의 메모리 소자(100)는 기판(101)에 폴리실리콘의 하부 배선 패턴(105)가 형성되고, 그러한 하부 배선 패턴(105)을 통해 수직 채널층(130-v)이 기판(101)에 전기적으로 연결되는 구조를 가질 수 있다. 그에 따라, 본 실시예의 메모리 소자(100)는 기존의 VNAND에서 필수적인 SEG 공정 및 채널 홀 바닥면 식각 공정이 생략될 수 있으므로 공정 난이도를 하향시킬 수 있고, 또한 고집적화와 신뢰성을 향상시킬 수 있다. 예컨대, SEG 공정의 경우 높이 조절이 어렵고, 또한, 채널 홀의 높이가 증가하는 경우에, 바닥면의 면적이 좁아져 바닥면의 게이트 유전체층을 식각하기 어려울 수 있다. 그에 따라, 기존 VNAND 구조의 경우, 집적도를 증가시키는데 한계가 있고, 또한, SEG 공정과 바닥면 식각 공정의 난이도에 기인하여 신뢰성의 문제가 발생할 수 있다. 그러나 본 실시예의 메모리 소자(100)는 하부 배선 패턴(105)을 통해 수직 채널층(130-v)과 기판(101)이 연결되기 때문에 기존 VNAND의 문제점들을 해결할 수 있다.
참고로, 본 실시예의 메모리 소자(100)에서, 소거(erase) 동작은 수직 채널층(103-v)과 기판(101)을 연결하는 제2 하부 배선 패턴(105)을 이용하여 수행될 수 있다. 또한, 프로그램(program)과 독출(read)은 분리 영역(180)의 메탈층(182), 즉 공통 소스 라인과 수직 채널층(103-h)을 연결하는 수평 채널층(130-h)을 이용하여 수행될 수 있다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자에 대한 단면도들로서, 도 4a 내지 4c에 대응하는 단면도들이다. 도 2 내지 도 4c의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 5a 내지 도 5c를 참조하면, 본 실시예의 메모리 소자(100a)는 연결 영역(IA'), 특히 하부 배선 패턴(105')의 구조에서, 도 2의 메모리 소자(100)와 다를 수 있다. 구체적으로, 도 5a의 확대도 부분에서 볼 수 있듯이, 본 실시예의 메모리 소자(100a)에서, 제2 하부 배선 패턴(105-y')의 상면의 높이가 하부 절연층(110)의 상면보다 낮아지고, 그만큼 콘택층(107-c')의 두께가 증가할 수 있다. 콘택층(107-c')은 제1 방향(x 방향)으로 하부 부분의 폭이 상부 부분의 폭보다 좁은 형태를 가질 수 있다. 콘택층(107-c')의 하부 부분이 제3 게이트 유전체층(140-3')의 부분을 관통하여 제2 하부 배선 패턴(105-y')에 연결되고, 콘택층(107-c')의 상부 부분이 수평 채널층(130-h)에 연결될 수 있다.
한편, 제3 게이트 유전체층(140-3')은 콘택층(107-c')의 양 측면을 따라 수직 하방으로 연장하고, 하부 배선 패턴(105-y')의 상면 부분에서 다시 수평 방향으로 연장하는 구조를 가질 수 있다.
도 5b의 확대도 부분에서 볼 수 있듯이, 제1 하부 배선 패턴(105-x)은 크게 변화가 없으나 상부 배선층(107-u')의 구조는 약간 달라짐을 알 수 있다. 예컨대, 제2 방향(y 방향)으로, 상부 배선층(107-u')의 폭이 제1 하부 배선 패턴(105-x)의 폭보다 작을 수 있다. 이러한 상부 배선층(107-u') 역시 제1 하부 배선 패턴(105-x)을 분리 영역(180)의 메탈층(182)으로 연결하며, 상부 배선층(107-u')의 양 측면에는 수평 채널층(130-h), 제2 게이트 유전체층(140-2) 및 제3 게이트 유전체층(140-3')이 콘택할 수 있다.
본 실시예의 메모리 소자(100a)의 구조는, 제조 과정 중에 하부 배선 패턴(105)과 상부 배선층(107-u')을 구성하는 도전층에 카본 도핑을 수행하지 않음에서 기인할 수 있다. 본 실시예의 메모리 소자(100a)의 제조 과정에 대해서는 도 21a 내지 도 23c의 설명 부분에서 좀더 상세히 기술한다.
도 6은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자에 대한 단면도들로서, 도 4b에 대응하는 단면도이다. 도 2 내지 도 4c의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 6을 참조하면, 본 실시예의 메모리 소자(100b)는 하부 배선 패턴(105a)의 구조에서 도 2의 메모리 소자(100)와 다를 수 있다. 구체적으로, 본 실시예의 메모리 소자(100b)에서, 하부 배선 패턴(105a)은 제1 하부 배선 패턴들(105-x) 사이에 배치된 적어도 하나의 제3 하부 배선 패턴(105-xa)을 더 포함할 수 있다.
제3 하부 배선 패턴(105-xa)은 제1 하부 배선 패턴(105-x)과 마찬가지로 제1 방향(x 방향)으로 연장하고, 제2 방향(y 방향)을 따라 서로 이격되어 배치될 수 있다. 또한, 제3 하부 배선 패턴(105-xa)은 제2 하부 배선 패턴(도 4a의 105-y)과 같이 상부에 콘택층(107-c)이 배치될 수 있다. 콘택층(107-c)은 제3 게이트 유전체층(140-3)을 관통하여 제3 하부 배선 패턴(105-xa)을 수평 채널층(130-h)에 연결시킬 수 있다.
그 외, 수평 채널층(130-h), 제2 하부 배선 패턴(105-y)의 구조 등은 도 2의 메모리 소자(100)에서와 실질적으로 동일할 수 있다.
본 실시예의 메모리 소자(100b)에서, 제3 하부 배선 패턴(105-xa)이 추가로 형성됨으로써, 수직 채널층(130-v)과 기판(101)의 연결 부분이 많아질 수 있다. 또한, 본 실시예의 메모리 소자(100b)는, 제조 공정 중에 제3 하부 배선 패턴(105-xa) 부분을 통해 희생층과 게이트 유전체층이 보다 용이하게 제거됨으로써, 메모리 소자의 신뢰성 향상에 기여할 수 있다.
도 7a 및 도 7b는 도 6의 수직형 비휘발성 메모리 소자에 적용될 수 있는 폴리실리콘 배선 패턴에 대한 레이아웃들이다.
도 7a을 참조하면, 도시된 바와 같이, 하부 배선 패턴(105a)은 제1 하부 배선 패턴(105-x), 제2 하부 배선 패턴(105-y) 및 제3 하부 배선 패턴(105-xa)을 포함할 수 있다. 제1 하부 배선 패턴(105-x)과 제3 하부 배선 패턴(105-xa)은 제1 방향(x 방향)으로 연장하고 제2 방향(y 방향)을 따라 서로 이격될 수 있다. 또한, 제2 하부 배선 패턴(105-y)은 제2 방향(y 방향)으로 연장하고 제1 방향(x 방향)을 따라 서로 이격될 수 있다. 제1 하부 배선 패턴(105-x)과 제3 하부 배선 패턴(105-xa)은 제2 하부 배선 패턴(105-y)과 교차 부분에서 서로 연결될 수 있다. 따라서, 제1 하부 배선 패턴(105-x), 제2 하부 배선 패턴(105-y) 및 제3 하부 배선 패턴(105-xa)은 전기적으로 서로 연결될 수 있다. 또한, 모두 상부에 배치된 수평 채널층(130-h)에 연결되므로 수평 채널층(130-h)을 통해서도 전기적으로 연결될 수 있다.
한편, 도 7a에서, 제3 하부 배선 패턴(105-xa)을 가늘게 표현하고 있는데, 이는 제1 하부 배선 패턴(105-x)과의 구별을 위한 것이다. 예컨대, 도 6에 도시된 바와 같이, 제2 방향(y 방향)으로 제1 하부 배선 패턴(105-x)과 제3 하부 배선 패턴(105-xa)의 폭은 실질적으로 동일할 수 있다.
도 7b를 참조하면, 도시된 바와 같이 하부 배선 패턴(105b)은 제1 하부 배선 패턴(105-x)과 제3 하부 배선 패턴(105-xa)만을 포함하고, 제2 하부 배선 패턴은 포함하지 않을 수도 있다. 하부 배선 패턴(105b)이 이와 같은 구조로 형성되는 경우, 셀 영역 외곽의 확장 영역의 제3 하부 배선 패턴(105-xa) 부분에 제2 방향(y 방향)으로 연장하는 트렌치가 형성될 수 있다. 제3 하부 배선 패턴(105-xa) 부분의 트렌치를 통해 희생층과 게이트 유전체층의 제거 및 폴리실리콘의 대체 공정 등이 수행될 수 있다. 또한, 상기 공정들이 용이하게 수행되도록 몇몇 제2 하부 배선 패턴(105-y)이 셀 영역에 제1 방향(x 방향)으로 넓은 간격을 가지고 형성될 수도 있다.
도 3, 도 7a 및 도 7b에서 그물망이나 라인 형태의 하부 배선 패턴(105, 105a, 105b)의 구조를 예시하고 있지만, 본 실시예의 메모리 소자에서, 하부 배선 패턴의 구조가 그에 한정되는 것은 아니다. 예컨대, 수직 채널층(130-v)을 기판(101)에 연결하면서도, 희생층과 게이트 유전체층의 제거 및 폴리실리콘의 대체 공정을 용이하게 수행할 수 있는 형태라면, 본 실시예의 메모리 소자의 하부 배선 패턴의 구조로 채용될 수 있다.
도 8a 내지 도 20c는 도 2의 수직형 비휘발성 메모리 소자의 제조 과정을 보여주는 단면도들로서, 도 12c를 제외하고, 도 8a, 도 9a 등과 같이 'a'가 붙은 단면도는 도 4a의 단면도에 대응하고, 도 8b, 도 9b 등과 같이 'b'가 붙은 단면도는 도 4b의 단면도에 대응하며, 도 16c, 도 17c 등과 같이 'c'가 붙은 단면도는 도 4c의 단면도에 대응한다. 한편, 'c'가 붙은 단면도가 없는 경우는 'b'가 붙은 단면도와 동일한 경우일 수 있다. 도 2 내지 도 4c의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 8a 및 도 8b를 참조하면, 기판(101) 상에 하부 절연층(110)을 형성한다. 하부 절연층(110)은 산화물 또는 질화물로 형성될 수 있다. 예컨대, 하부 절연층(110)은 실리콘산화물로 형성될 수 있다. 물론, 하부 절연층(110)의 재질이 실리콘산화물에 한정되는 것은 아니다.
하부 절연층(110) 형성 후, 하부 배선용 트렌치(T1)를 형성한다. 하부 배선용 트렌치(T1)의 형태는 구현하고자 하는 하부 배선 패턴의 형태에 따라 달라질 수 있다. 예컨대, 하부 배선용 트렌치(T1)는 제1 방향(x 방향)으로 연장하고 제2 방향(y 방향)을 따라 이격 배치된 x 방향 트렌치(Tx)와 제2 방향(y 방향)으로 연장하고 제1 방향(x 방향)을 따라 이격 배치된 y 방향 트렌치(Ty)를 구비하여 그물망 형태로 형성될 수 있다.
여기서, y 방향 트렌치(Ty)는 차후 제2 하부 배선 패턴(도 4a의 105-y) 부분에 대응하며, 기판(101)을 수평 채널층(130-h)에 연결하는 통로 역할을 할 수 있다. 이러한 y 방향 트렌치(Ty)는 셀 영역에 외곽의 확장 영역에는 형성되지 않을 수 있다. 한편, x 방향 트렌치(Tx)는 차후 제1 하부 배선 패턴(도 4b의 105-x) 부분에 대응하며, 워드 라인 컷과 하부 절연층(110)을 분리하고, 희생층과 게이트 유전체층 제거 및 폴리실리콘 대체 공정의 통로 역할을 할 수 있다.
도 9a 및 도 9b를 참조하면, 하부 배선용 트렌치(T1)를 완전히 채우도록 기판(101)과 하부 절연층(110) 상에 도전층과 희생층을 순차적으로 형성한다. 예컨대, 상기 도전층은 예컨대 폴리실리콘으로 형성되고, 상기 희생층은 실리콘질화물로 형성될 수 있다. 물론, 상기 도전층과 희생층의 재질이 상기 물질들에 한정되는 것은 아니다. 예컨대, 상기 희생층은 실리콘산화물로 형성될 수도 있다. 다만, 제조 공정 상의 이유로, 상기 희생층은 차후에 몰드 절연층을 구성하는 희생층과 실질적으로 동일한 물질로 형성될 수 있다.
상기 도전층과 희생층 형성 후, 하부 절연층(110)의 상면이 도출되도록 평탄화 공정을 수행한다. 상기 평탄화 공정은, 예컨대 CMP(Chemical Mechanical Polishing) 공정을 포함할 수 있다. 상기 평탄화 공정을 통해 하부 배선용 트렌치(T1) 내에 제1 도전층(112-1)과 제1 희생층(114)이 형성될 수 있다.
참고로, 제1 도전층(112-1)은 차후에 수행되는 게이트 유전체층의 습식 식각 공정에서 하부 절연층(110)을 보호하는 역할을 할 수 있다. 제1 희생층(114)은 워드 라인 컷 공정 이후에 풀백(Pull-Back: P/B) 공정을 통해 제거되고, 제거된 부분은 게이트 유전체층의 습식 식각을 진행하기 위한 통로 및 폴리실리콘 대체를 위한 통로로 이용될 수 있다.
도 10a 및 도 10b를 참조하면, 하부 절연층(110), 제1 도전층(112-1), 및 제1 희생층(114) 상에 카본을 도핑하는 제1 임플란트 공정(IIP1)을 수행한다. 제1 임플란트 공정(IIP1)을 통해 제1 도전층(112-1)의 상부 부분은 카본을 포함할 수 있다. 제1 도전층(112-1)이 카본으로 도핑됨으로써, 차후에 폴리실리콘에 대한 습식 식각 공정에서 식각이 억제될 수 있다. 폴리실리콘에 대한 습식 식각은 예컨대, 암모니아수를 포함한 에천트를 이용하여 수행될 수 있다. 한편, 제1 임플란트 공정(IIP1)은 마스크 없이 기판(101) 전면으로 수행될 수 있다.
도 11a 및 도 11b를 참조하면, 제1 임플란트 공정(IIP1) 후, 하부 절연층(110), 제1 도전층(112-1), 및 제1 희생층(114) 상에 제2 도전층(112-2)을 형성한다. 제2 도전층(112-2)은 예컨대, 폴리실리콘으로 기판(101) 전면으로 형성될 수 있다. 제2 도전층(112-2)의 두께는 차후에 제2 도전층(112-2)의 일부가 제거되고 그 사이에 게이트 유전체층 및 수평 채널층이 겹쳐져 채워지는 폴딩(folding) 구조를 고려하여 적절한 두께로 형성될 수 있다.
도 12a 내지 도 12c를 참조하면, 제2 도전층(112-2) 상에 포토리소그라피 공정을 통해 포토레지스트 패턴(201)을 형성한다. 포토레지스트 패턴(201)은 도 12c에 도시된 바와 같이, 워드 라인 컷에 해당하는 부분과 셀 영역 외곽의 확장 영역(EX)을 노출시킬 수 있다. 한편, 워드 라인 컷 부분의 하부에는 차후 제1 하부 배선 패턴(105-x)이 형성될 수 있다.
포토레지스트 패턴(201)의 형성 후, 포토레지스트 패턴(201)을 마스크로 하여 제2 도전층(112-2) 상에 카본을 도핑하는 제2 임플란트 공정(IIP2)을 수행한다. 제2 임플란트 공정(IIP2)을 통해 제2 도전층(112-2) 중 특정 영역, 예컨대 워드 라인 컷에 대응하는 부분과 확장 영역(EX)에만 카본이 도핑될 수 있다.
한편, 워드 라인 컷에 대응하는 제2 도전층(112-2) 부분에 카본을 도핑하는 이유는 세 가지 정도일 수 있다. 첫 번째, 폴리실리콘에 대한 습식 식각 공정에서, 식각 경계를 분명히 하여 워드 라인 컷 부분에 제2 도전층을 유지시킬 수 있다. 두 번째, 워드 라인 컷 공정 시에 선택비를 증가시킬 수 있다. 예컨대, 제2 도전층(112-2)이 카본을 포함하는 경우에 워드 라인 컷을 위한 건식 식각 공정에서 선택비가 증가할 수 있다. 세 번째, 제2 도전층에 n형 이온이 추가로 도핑되는 경우에, 전자의 이동 패스로 이용할 수 있다.
확장 영역(EX)의 제2 도전층(112-2) 부분에 카본을 도핑하는 이유는 다음과 같다. 첫 번째, 주변 영역에 형성된 폴리실리콘은 제거되어야 하는데, 확장 영역(EX)에 카본이 도핑됨으로써, 별도의 포토 공정없이 습식 식각을 통해 주변 영역의 폴리실리콘이 용이하게 제거될 수 있다. 두 번째 채널 홀을 이용하여 폴리실리콘이 습식 식각으로 제거될 때, 확장 영역의 폴리실리콘의 식각이 방지될 수 있다.
도 13a 및 도 13b를 참조하면, 제2 임플란트 공정(IIP2) 후, 셀 영역에 몰드 절연층을 형성하고, 상기 몰드 절연층을 식각하여 제2 도전층(112-2)을 노출시키는 복수의 채널 홀(Hch)을 형성한다. 상기 몰드 절연층은 제2 도전층(112-2) 상에 제1 절연층(160)과 제2 희생층(155)을 교대로 적층하여 형성할 수 있다. 제1 절연층(160)은 예컨대, 실리콘산화물로 형성되고 제2 희생층(155)은 실리콘질화물로 형성될 수 있다. 물론, 제1 절연층(160)과 제2 희생층(155)의 재질이 상기 물질들에 한정되는 것은 아니다.
제1 절연층(160)은 도 2의 층간 절연층(160)에 해당하고 그에 따라, 최하부의 절연층(161), 더미 게이트 전극 하부의 절연층(162), 셀 절연층들(163) 및 최상부 절연층(165) 등을 포함할 수 있다. 제2 희생층(155)은 차후에 메탈로 대체되어 게이트 전극으로 변경될 수 있다. 도시된 바와 같이, 더미 게이트 전극 하부의 절연층(162)은 다른 셀 절연층들(163)과 실질적으로 동일한 두께로 형성될 수 있다. 참고로, 기존 VNAND의 경우 SEG 공정을 위해 더미 게이트 전극 하부의 절연층이 비교적 두껍게 형성되었으나 본 실시예의 메모리 소자 제조 공정의 경우, SEG 공정이 수행되지 않기 때문에 더미 게이트 전극 하부의 절연층(162)은 셀 절연층들(163)과 실질적으로 동일한 두께로 형성될 수 있다.
한편, 채널 홀(Hch) 형성 전에, 확장 영역(도 12c의 EX)에 계단형 구조로 워드 라인 패드가 형성될 수 있다. 이러한 워드 라인 패드 공정 시에 주변 영역의 폴리실리콘이 습식 식각을 통해 제거될 수 있다. 주변 영역의 폴리실리콘은 전술한 바와 같이 확장 영역의 제2 도전층(112-2) 부분에 카본을 도핑함으로써 별도의 포토 공정없이 습식 식각을 통해 쉽게 제거될 수 있다.
또한, 채널 홀(Hch) 형성 전에, 상기 몰드 절연층과 주변 영역 전체를 덮은 절연층이 형성되고 평탄화하는 공정이 수행될 수 있다. 본 실시예의 메모리 소자 제조 공정의 경우, 확장 영역(도 12c의 EX)과 주변 영역 사이에 덴트(dent)가 없으므로, 추가적인 식각 공정 없이 평탄화를 위한 CMP 공정이 바로 수행될 수 있다.
도 14a 및 도 14b를 참조하면, 채널 홀(Hch)을 통해 노출된 제2 도전층(112-2)의 일부를 습식 식각을 통해 제거한다. 예컨대, 제2 도전층(112-2)이 폴리실리콘으로 형성되므로, 제2 도전층(112-2)에 대한 습식 식각은 암모니아수를 포함한 에천트를 이용하여 수행될 수 있다. 도 14a 및 도 14b에서, 이전과 다른 해칭으로 표시된 112-2'은, 채널 홀(Hch)에 인접하는 제2 도전층(112-2) 부분이 습식 식각을 통해 제거됨에 따라, 단면을 기준으로 안쪽으로 들어간 형태로 남아 있는 제2 도전층(112-2) 부분을 나타낸다. 한편, 도 14b에 도시된 바와 같이, 카본이 도핑된 제2 도전층(112-2) 부분은 제거되지 않고 그대로 유지되어 이전과 동일한 해칭으로 표시되고 있다.
도 15a 및 도 15b를 참조하면, 제2 도전층(112-2)이 제거된 부분과 채널 홀(Hch)에 게이트 유전체층(140)과 채널 도전층(130-v, 130-h)을 형성한다. 채널 도전층(130-v, 130-h)은 채널 홀(Hch) 내에 수직으로 형성되는 수직 채널층(130-v)과 제2 도전층(112-2)이 제거된 부분에 수평 방향으로 형성된 수평 채널층(130-h)을 포함할 수 있다. 채널 도전층(130-v, 130-h)은 폴리실리콘으로 형성될 수 있다. 여기서, 수평 채널층(130-h)은 수평 방향으로 형성된 채널 도전층과 기존에 남아 있는 제2 도전층(112-2) 부분을 포함할 수 있다.
게이트 유전체층(140)은 수직 채널층(130-v)의 측벽을 따라 수직 방향으로 형성된 제1 게이트 유전체층(140-1), 수평 채널층(130-h)의 상면에 형성된 제2 게이트 유전체층(140-2), 및 수평 채널층(130-h)의 하면에 형성된 제3 게이트 유전체층(140-3)을 포함할 수 있다.
한편, 채널 홀(Hch) 내에는 매립 절연층(175)이 형성되고, 매립 절연층(175)의 상면에서 수직 채널층(130-v)이 연결될 수 있다. 수직 채널층(130-v)의 연결 부분은 매립 절연층(175) 형성 후, 채널 홀(Hch) 부분에 홈을 파고 다시 폴리실리콘으로 채우는 과정을 통해 형성될 수 있다.
최상부 절연층(165), 제1 게이트 유전체층(140-1) 및 수직 채널층(130-v) 상에 배선 절연층(192)이 형성될 수 있다.
도 16a 내지 도 16c를 참조하면, 배선 절연층(192) 및 상기 몰드 절연층을 식각하여 제1 도전층(112-1)과 제1 희생층(114)을 노출시키는 분리용 트렌치(Twl)를 형성한다. 분리용 트렌치(Twl)는 제1 방향(x 방향)으로 연장하고, 제2 방향(y 방향)을 따라 서로 이격된 구조로 형성될 수 있다. 이러한 분리용 트렌치(Twl)는 워드 라인 컷에 해당할 수 있다.
한편, 분리용 트렌치(Twl)의 측벽과 배선 절연층(192) 상에 보호층(120)이 얇게 형성될 수 있다. 보호층(120)은 예컨대 폴리실리콘으로 형성될 수 있다. 보호층(120)은 하부의 제1 희생층(114)을 풀백 공정으로 제거할 때, 상기 몰드 절연층의 제2 희생층(155)이 식각되지 않도록 보호할 수 있다.
도시된 바와 같이, 보호층(120)은 제1 도전층(112-1)과 제1 희생층(114)의 상면에는 형성되지 않을 수 있다. 이러한 보호층(120)은 다음과 같은 과정을 통해 형성될 수 있다. 먼저, 분리용 트렌치(Twl)를 형성하기 전에, 배선 절연층(192) 상에 제1 보호층을 형성한다. 이후, 포토 공정을 통해 분리용 트렌치(Twl)를 형성하고, 분리용 트렌치(Twl)의 바닥면과 측벽, 그리고 배선 절연층(192) 상에 제2 보호층을 형성한다. 이후, 에치백(Etch-Back: E/B) 공정을 통해 분리용 트렌치(Twl)의 바닥면과 배선 절연층(192) 상의 제2 보호층을 제거한다. 상기 제2 보호층의 제거를 통해 분리용 트렌치(Twl)의 바닥면에 제1 도전층(112-1)과 제1 희생층(114)이 노출되나 배선 절연층(192) 상면에는 제1 보호층이 존재하므로 배선 절연층(192) 상면은 노출되지 않을 수 있다. 결과적으로, 배선 절연층(192) 상면 상의 보호층은 제1 보호층으로 형성되고, 분리용 트렌치(Twl)의 측벽 상의 보호층은 제2 보호층으로 형성될 수 있다.
도 17a 내지 도 17c를 참조하면, 분리용 트렌치(Twl)를 통해 노출된 제1 희생층을 풀백 공정을 통해 제거한다. 제1 희생층(114)은 제1 도전층(112-2)과 마찬가지로 서로 연결된 구조를 가지기 때문에 분리용 트렌치(Tw1)를 통해 모두 제거될 수 있다. 예컨대, 도 16a에서, 제1 희생층(114) 부분이 분리용 트렌치(Twl)에 콘택하지 않은 것으로 보이지만, 지면의 앞 또는 뒤에 배치된 분리용 트렌치(Twl)를 통해 제거될 수 있다. 따라서, 도 17a에 도시된 바와 같이 제1 희생층(114)이 제거될 수 있다.
한편, 도 17c의 단면 구조상 제1 희생층(114)이 제거되면 그 뒤에 존재하는 하부 절연층(110) 부분이 보여지게 되나, 제1 희생층(114)이 제거됨을 명확히 하기 위해 하부 절연층(110) 부분을 생략하여 도시하고 있다.
도 18a 내지 도 18c를 참조하면, 제1 희생층(114)의 제거를 통해 노출된 게이트 유전체층(140) 부분을 제거한다. 제거되는 게이트 유전체층(140)은 대부분 제3 게이트 유전체층(140-3) 부분일 수 있다. 물론, 제2 게이트 유전체층(140-2)의 일부도 제거될 수 있다.
예컨대, 도 18a 및 도 18c에서, 제1 희생층(114)이 제거된 부분에 콘택하는 제3 게이트 유전체층(140-3) 부분과, 제3 게이트 유전체층(140-3)과 제2 게이트 유전체층(140-2)의 연결 부분이 제거됨을 확인할 수 있다. 한편, 도 18b의 경우, 제2 게이트 유전체층(140-2)과 제3 게이트 유전체층(140-3)이 제1 희생층(114)이 제거된 부분에 콘택하지 않은 것으로 보이지만, 지면의 앞 또는 뒤 부분에 제1 희생층(114)이 제거된 부분이 배치되고 그에 따라 소정 부분이 제거될 수 있다.
도 19a 내지 도 19c를 참조하면, 분리용 트렌치(Twl')를 통해 제1 희생층(114) 및 게이트 유전체층(140)이 제거된 부분에 대체 도전층(124)을 형성한다. 대체 도전층(124)은 예컨대 폴리실리콘으로 형성될 수 있다. 대체 도전층(124)은 도시된 바와 같이 분리용 트렌치(Twl')의 측벽 및 배선 절연층(192) 상면 상에도 형성될 수 있다. 여기서, 대체 도전층(124)은 분리용 트렌치(Twl)의 측벽과 배선 절연층(192) 상의 보호층(120)을 함께 포함하는 것으로 도시되고 있다.
대체 도전층(124)은 앞서, 채널 도전층(130-v, 130-h)을 형성하는 방법과 같은 방법으로 형성될 수 있다. 예컨대, 대체 도전층(124)은 폴딩(folding) 원리를 이용한 갭-필 공정을 통해 형성될 수 있다. 경우에 따라, 대체 도전층(124)은 SEG 공정을 통해 형성될 수도 있다.
도 20a 내지 도 20c를 참조하면, 분리용 트렌치(Twl) 내의 대체 도전층(124)을 소정 깊이까지 제거한다. 예컨대, 최하부의 절연층(161)의 측면의 적어도 일부가 노출되도록 대체 도전층(124)을 제거한다. 대체 도전층(124)의 제거를 통해 제2 희생층(155)의 측면이 노출될 수 있다. 또한, 대체 도전층(124)의 제거를 통해, 도 4a 내지 도 4c의 연결 영역(IA)의 구조가 완성될 수 있다.
이후, 기존 VNAND의 공정과 실질적으로 동일한 공정을 진행하여, 도 2 내지 도 4c의 메모리 소자(100)를 완성할 수 있다. 좀더 구체적으로 설명하면, 분리용 트렌치(Twl)를 통해 노출된 제2 희생층(155)을 제거하고, 분리용 트렌치(Twl)와 제2 희생층(155)이 제거된 부분에 메탈층을 형성한다. 상기 메탈층은 예컨대 텅스텐으로 형성될 수 있다. 이후, 분리용 트렌치(Twl)에 대응하는 부분을 다시 이방성 식각하여 제2 희생층(155)이 제거된 부분에만 메탈층이 유지되게 함으로써, 복수의 게이트 전극(150)을 형성한다.
게이트 전극(150) 형성 후, 분리용 트렌치(Twl)를 통해 불순물을 하부 배선 패턴(105)에 주입함으로써 불순물 영역을 형성한다. 불순물 영역은 공통 소스 영역일 수 있다. 다음, 하부 배선 패턴(105)에 메탈층(182)과 절연 스페이서(184)를 구비한 분리 영역(180)을 형성한다. 메탈층(182)은 공통 소스 라인에 해당할 수 있다. 메탈층(182)과 하부 배선 패턴(105) 사이에 메탈실리사이드, 예컨대, 코발트실리사이드가 형성될 수도 있다.
다음, 분리용 트렌치(Twl) 내의 분리 영역(180) 상에 매립 절연층을 형성한다. 매립 절연층은 배선 절연층(192)의 일부로 포함될 수 있다. 포토리소그라피 공정 및 식각 공정을 통해 배선 절연층(192)을 관통하여, 수직 채널층(130-v)에 콘택하는 콘택 플러그(도 4a의 195)를 형성한다. 콘택 플러그에 연결되고 제2 방향(y 방향)으로 연장하는 비트 라인(도 4a의 193)을 배선 절연층(192) 상에 형성한다. 한편, 본 실시예의 메모리 소자 제조 방법에서, 게이트 유전체층(140)과 채널 도전층(130-v, 130-h) 형성 후에 배선 절연층(192)이 형성되고 있지만, 배선 절연층(192)은 분리 영역(180)이 형성된 후에 형성될 수도 있다. 그러한 경우에는 분리 영역(180) 상에 별도의 매립 절연층을 형성할 필요가 없다.
도 21a 내지 도 23c는 도 5a 내지 도 5c의 수직형 비휘발성 메모리 소자의 제조 과정을 보여주는 단면도들로서, 도 21a, 및 도 22a는 도 4a의 단면도에 대응하고, 도 21b, 및 도 22b는 도 4b의 단면도에 대응하며, 도 23c는 도 4c의 단면도에 대응한다. 도 2 내지 도 20c의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 21a 및 도 21b를 참조하면, 도 8a 내지 도 13b의 공정을 순차적으로 수행하되 제1 임플란트 공정(IIP1)과 제2 임플란트 공정(IIP2)을 생략한다. 다시 말해서, 도 10a 및 도 10b, 그리고 도 12a 내지 도 12c의 공정을 생략한다. 이후, 도 14a 및 도 14b에서와 같이 채널 홀(Hch)을 통해 제1 도전층(112-1)의 일부와 제2 도전층(112-2)의 일부를 습식 식각을 통해 제거한다. 도 21a 및 도 21b에서, 이전과 다른 해칭으로 표시된 112-1'과 112-2' 각각은, 단면을 기준으로 안쪽으로 들어간 형태로 남아 있는 제1 도전층(112-1)의 부분과 제2 도전층(112-2) 부분을 나타낸다.
도 14a 및 도 14b에서와 달리, 제1 도전층(112-1)의 상부 부분과 워드 라인 컷 영역에 대응하는 제2 도전층(112-2)의 일부도 식각되어 제거됨을 확인할 수 있다. 이는 제1 임플란트 공정과 제2 임플란트 공정이 생략되어 카본이 도핑되지 않기 때문에, 제1 도전층(112-1)의 상부 부분과 워드 라인 컷 영역에 대응하는 제2 도전층(112-2)의 부분이 습식 식각 공정에서 제거되기 때문이다.
도 22a 및 도 22b를 참조하면, 채널 홀(Hch), 그리고 제1 도전층(112-1)과 제2 도전층(112-2)이 제거된 부분에 게이트 유전체층(140)과 채널 도전층(130-v, 130-h)을 형성한다. 제1 도전층(112-1)과 제2 도전층(112-2)이 제거된 부분의 형태가 도 14a 및 도 14b에서와 다르기 때문에, 게이트 유전체층(140)과 채널 도전층(130-v, 130-h)의 형태는 도 15a 및 도 15b에서와 다를 수 있다.
예컨대, 도 22a에 도시된 바와 같이, 수평 채널층(130-h')은 제1 도전층(112-1) 부분에서 수직 하방으로 연장하는 부분을 포함할 수 있다. 또한, 제3 게이트 유전체층(140-3')은 수평 채널층(130-h')의 연장된 부분을 둘러싸는 부분을 더 포함할 수 있다. 또한, 도 22b에 도시된 바와 같이, 워드 라인 컷에 대응하는 제1 도전층(112-1) 및 제2 도전층(112-2) 부분에서, 수평 채널층(130-h')은 제1 도전층(112-1)의 제2 방향(y 방향) 폭보다 더 안쪽으로 연장하고, 또한, 제2 게이트 유전체층(140-2)와 제3 게이트 유전체층(140-3')이 그러한 수평 채널층(130-h)을 둘러싸는 구조로 형성된다. 특히, 제3 게이트 유전체층(140-3') 부분은 제1 도전층(112-1)과 겹치는 부분에서 약간 하방으로 연장된 구조를 가질 수 있다.
도 23a 내지 도 23c를 참조하면, 도 16a 내지 도 17c와 같은 공정을 수행하여, 분리용 트렌치(Twl)를 형성하고, 분리용 트렌치(Twl)를 통해 노출된 제1 희생층(114)을 제거한다. 이후, 제1 희생층(114)의 제거를 통해 노출된 게이트 유전체층(140) 부분을 제거한다.
예컨대, 도 23a에 도시된 바와 같이, 수평 채널층(130-h')의 연장된 부분을 둘러싸는 제3 게이트 유전체층(140-3') 부분이 제거될 수 있다. 구체적으로 수평 채널층(130-h')의 연장된 부분은 제1 희생층(114)의 양 측면에 배치되고, 또한, 제1 희생층이 제거에 의해 양측 연장된 부분들 사이의 제3 게이트 유전체층(140-3')이 노출되기 때문에 그 부분의 제3 게이트 유전체층(140-3')이 제거될 수 있다. 한편, 도 23b 및 도 23c의 경우, 분리용 트렌치(Twl) 형성 중에 수평 채널층(130-h'), 그리고 제2 게이트 유전체층(140-2), 제3 게이트 유전체층(140-3')의 측면이 제거되어, 보호층(120)의 외부 면에 수평 채널층(130-h'), 제2 게이트 유전체층(140-2), 및 제3 게이트 유전체층(140-3')의 측면이 콘택하는 구조를 가질 수 있다.
이후, 도 19a 내지 도 20c의 공정을 수행하게 되면 도 5a 내지 도 5c의 메모리 소자(100a)가 제조될 수 있다. 참고로, 수평 채널층(130-h')의 연장된 부분은 도 5a 내지 도 5c의 메모리 소자(100a)에서, 수평 채널층(130-h) 대신 콘택층(107-c')에 포함되어 설명되고 있다.
한편, 제1 희생층(114)과 제3 게이트 유전체층(140-3')이 제거된 부분에 대체 도전층(124)을 형성할 때, 폴딩 원리를 이용한 갭-필 공정을 통해 형성하는 경우, 제1 희생층(114)과 제3 게이트 유전체층(140-3')이 제거된 부분의 폭은 분리용 트렌치(Twl)의 바닥면의 폭보다 작아야 한다. 다시 말해서, 제1 희생층(114)의 폭과 제1 희생층 양쪽의 제3 게이트 유전체층(140-3')의 두께의 합이 분리용 트렌치(Twl)의 바닥면의 폭보다는 작아야 한다. 왜냐하면, 제1 희생층(114)의 폭과 제1 희생층 양쪽의 제3 게이트 유전체층(140-3')의 두께의 합이 분리용 트렌치(Twl)의 바닥면의 폭보다 큰 경우에, 제1 희생층(114)과 제3 게이트 유전체층(140-3')이 제거된 부분에 대체 도전층(124)이 채워지기 전에 분리용 트렌치(Twl)의 바닥면이 폴딩을 통해 채워져 막히게 되므로 대체 도전층(124)이 제1 희생층(114)과 제3 게이트 유전체층(140-3')이 제거된 부분으로 공급될 수 없기 때문이다.
덧붙여, 도 6의 메모리 소자(100b)의 경우는 도 8a 내지 도 8c의 공정에서, 제3 하부 배선 패턴(105-xa)에 대응하는 트렌치를 더 형성하고, 그 이후의 공정들을 그대로 진행함으로써 제조할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 메모리 셀 어레이, 11: 메모리 셀 스트링, 13: 메모리 셀 블록, 100, 100a, 100b: 수직형 비휘발성 메모리 소자, 101: 기판, 105: 하부 배선 패턴, 110: 하부 절연층, 112-1: 제1 도전층, 112-2: 제2 도전층, 114: 제1 희생층, 120: 보호층, 124: 대체 도전층, 130-v: 수직 채널층, 130-h: 수평 채널층, 140: 게이트 유전체층, 150: 게이트 전극, 155: 제2 희생층, 160: 제1 절연층 또는 층간 절연층, 175: 매립 절연층, 192: 배선 절연층, 193: 비트 라인, 195: 콘택 플러그, 180: 분리 영역, 182: 메탈층, 184: 절연 스페이서, 201: 포토레지스트 패턴

Claims (20)

  1. 셀 영역이 정의된 기판;
    상기 기판 상에 배치된 하부 절연층;
    상기 셀 영역 내에 소정 패턴으로 형성되고, 상기 하부 절연층을 관통하여 상기 기판에 연결된 하부 배선 패턴;
    상기 셀 영역 내에 상기 기판의 상면에 수직 방향으로 연장하고, 상기 기판의 상면에 수평 방향으로 서로 이격 배치되며, 상기 하부 배선 패턴에 전기적으로 연결된 복수의 수직 채널층; 및
    상기 셀 영역 내에 상기 수직 채널층의 측벽을 따라서 상기 수직 방향으로 층간 절연층과 교대로 적층되고 상기 수평 방향의 제1 방향으로 연장하는 복수의 게이트 전극; 및
    상기 수직 채널층의 하단에서 상기 수평 방향으로 연장하는 수평 채널층;을 포함하는 수직형 비휘발성 메모리 소자.
  2. 제1 항에 있어서,
    상기 하부 배선 패턴은 상기 수평 채널층에 콘택하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  3. 제2 항에 있어서,
    상기 층간 절연층 및 게이트 전극과 상기 수직 채널층의 사이에 게이트 유전체층이 배치되고,
    상기 게이트 유전체층은 상기 수평 채널층과 최하부의 상기 층간 절연층 사이의 상기 수평 방향으로 연장하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  4. 제2 항에 있어서,
    상기 제1 방향으로 연장하고, 상기 제1 방향과 교차하는 제2 방향을 따라 이격 배치되며, 상기 제2 방향으로 상기 게이트 전극을 서로 분리하는 복수의 분리 영역을 포함하고,
    상기 하부 배선 패턴은, 상기 분리 영역 하부에 배치되고 상기 하부 절연층이 개재되어 상기 제2 방향을 따라 서로 이격되며 상기 제1 방향으로 연장하는 제1 하부 배선 패턴, 및 상기 하부 절연층이 개재되어 상기 제1 방향을 따라 서로 이격되고 상기 제2 방향으로 연장하는 제2 하부 배선 패턴을 포함하고,
    상기 제2 하부 배선 패턴은 상기 제1 하부 배선 패턴들 사이에서 상기 수평 채널층에 콘택하며,
    상기 수평 채널층과 상기 하부 절연층 사이에는 게이트 유전체층이 존재하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  5. 제4 항에 있어서,
    상기 하부 배선 패턴, 수직 채널층, 및 수평 채널층은 폴리실리콘으로 형성되고,
    상기 게이트 유전체층은 ONO(Oxide-Nitride-Oxide)로 형성되는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  6. 제1 항에 있어서,
    상기 하부 배선 패턴은 라인 패턴 또는 그물망(mesh) 패턴으로 형성되고,
    상기 수직 채널층은 상기 하부 배선 패턴 및 하부 절연층 중 적어도 하나의 상부에 배치된 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  7. 제1 항에 있어서,
    상기 하부 배선 패턴은 상기 제1 방향 및 상기 제1 방향에 교차하는 제2 방향으로 연장하는 그물망 패턴으로 형성되고,
    상기 하부 배선 패턴의 상기 제1 방향의 간격은 상기 제2 방향의 간격 이하인 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  8. 제1 항에 있어서,
    상기 하부 배선 패턴은 상기 수평 채널층에 콘택하며,
    상기 층간 절연층 및 게이트 전극과 상기 수직 채널층의 사이에 게이트 유전체층이 배치되며,
    상기 게이트 유전체층은 상기 수평 채널층과 최하부의 상기 층간 절연층 사이의 상기 수평 방향과, 상기 하부 배선 패턴과 상기 하부 절연층 사이의 상기 수직 방향으로 연장하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  9. 기판;
    상기 기판 상에 배치된 하부 절연층;
    상기 하부 절연층 상에, 상기 기판의 상면에 수직 방향으로 연장하고, 상기 기판의 상면에 수평 방향으로 서로 이격 배치된 복수의 수직 채널층;
    상기 하부 절연층 상에, 상기 수직 채널층의 측벽을 따라서 상기 수직 방향으로 층간 절연층과 교대로 적층되고 상기 수평 방향의 제1 방향으로 연장하는 복수의 게이트 전극;
    상기 제1 방향으로 연장하고, 상기 제1 방향과 교차하는 제2 방향을 따라 이격 배치되며, 상기 제2 방향으로 상기 게이트 전극을 서로 분리하는 복수의 분리 영역;
    상기 분리 영역 하부에서 상기 제1 방향으로 연장하고, 상기 하부 절연층을 관통하여 상기 기판에 연결된 제1 배선 라인을 구비한 하부 배선 패턴; 및
    상기 하부 절연층 및 하부 배선 패턴 상에 형성되고, 상기 수직 채널층과 상기 하부 배선 패턴을 전기적으로 연결하는 수평 채널층;을 포함하는 수직형 비휘발성 메모리 소자.
  10. 제9 항에 있어서,
    상기 하부 배선 패턴은, 상기 제1 방향을 따라 서로 이격되고 상기 제2 방향으로 연장하며 상기 하부 절연층을 관통하여 상기 기판에 연결된 제2 배선 라인을 구비하여, 상기 제1 방향 및 제2 방향으로 연장하는 그물망 패턴으로 형성된 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  11. 제10 항에 있어서,
    상기 하부 배선 패턴은,
    상기 제1 배선 라인들 사이에 배치되고 상기 제1 방향으로 연장하며, 상기 하부 절연층을 관통하여 상기 기판에 연결된 적어도 하나의 제3 배선 라인을 포함하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  12. 제9 항에 있어서,
    상기 층간 절연층 및 게이트 전극과 상기 수직 채널층의 사이에 게이트 유전체층이 배치되고,
    상기 게이트 유전체층은 상기 수평 채널층과 최하부의 상기 층간 절연층 사이의 상기 수평 방향으로 연장하고,
    상기 수평 채널층과 상기 하부 절연층 사이에 상기 게이트 유전체층이 존재하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  13. 제9 항에 있어서,
    상기 하부 배선 패턴은, 상기 제1 방향을 따라 서로 이격되고 상기 제2 방향으로 연장하며 상기 하부 절연층을 관통하여 상기 기판에 연결된 제2 배선 라인을 구비하고,
    상기 제2 배선 라인은, 상기 제1 배선 라인들 사이에서 상기 수평 채널층에 콘택하고, 상기 제1 배선 라인과 교차하는 부분에서 상기 분리 영역의 하면에 콘택하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  14. 제9 항에 있어서,
    상기 제1 배선 라인 상에 카본을 포함하는 상부 배선층이 배치되고,
    상기 제2 방향으로 상기 상부 배선층의 폭은 상기 제1 배선 라인의 폭 이상인 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  15. 기판 상의 하부 절연층을 소정 패턴으로 패터닝하여 상기 기판의 상면을 노출시키는 하부 배선용 트렌치를 형성하는 단계;
    상기 하부 배선용 트렌치 내에, 상기 하부 배선용 트렌치의 바닥과 측벽을 덮는 제1 도전층, 및 상기 제1 도전층 상에 제1 희생층을 형성하는 단계;
    상기 하부 절연층, 제1 도전층 및 제1 희생층 상에 제2 도전층을 형성하는 단계;
    상기 제2 도전층 상에 제1 절연층 및 제2 희생층을 교대로 적층하여 몰드 절연층을 형성하고, 상기 몰드 절연층을 식각하여 상기 제2 도전층을 노출시키는 복수의 채널 홀을 형성하는 단계;
    상기 채널 홀을 통해 노출된 상기 제2 도전층의 일부를 식각하여 제거하는 단계;
    상기 채널 홀 및 상기 제2 도전층이 제거된 부분에 게이트 유전체층과 채널 도전층을 형성하는 단계;
    상기 제1 도전층 및 제1 희생층이 노출되도록 상기 몰드 절연층을 식각하여, 제1 방향을 연장하고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 분리용 트렌치를 형성하는 단계;
    상기 분리용 트렌치를 통해 노출된 상기 제1 희생층을 식각하여 제거하는 단계;
    상기 제1 희생층이 제거된 부분을 통해 노출된 상기 게이트 유전체층의 부분을 식각하여 제거하는 단계;
    상기 분리용 트렌치 내부와 상기 몰드 절연층의 상면을 덮고 상기 제1 희생층이 제거된 부분을 채우는 대체 도전층을 형성하는 단계;
    상기 분리용 트렌치의 측벽으로 상기 제2 희생층이 노출되도록 상기 분리용 트렌치 내부의 상기 대체 도전층을 식각하여 제거하는 단계; 및
    상기 제2 희생층을 메탈로 대체하여 게이트 전극을 형성하는 단계;를 포함하는 수직형 비휘발성 메모리 소자 제조방법.
  16. 제15 항에 있어서,
    상기 하부 배선용 트렌치는 라인 패턴 또는 그물망 패턴으로 형성하고,
    상기 채널 도전층은 상기 채널 홀의 측벽을 덮는 수직 채널층, 및 상기 수직 채널층의 하단에서 수평 방향으로 연장하는 수평 채널층을 포함하며,
    상기 수평 채널층은 상기 대체 도전층을 통해 상기 제1 도전층에 전기적으로 연결된 것을 특징으로 수직형 비휘발성 메모리 소자 제조방법.
  17. 제15 항에 있어서,
    상기 제2 도전층을 형성하는 단계 전에, 상기 기판의 전면으로 카본을 임플란트하고,
    상기 제2 도전층을 형성하는 단계 후에, 상기 분리용 트렌치에 대응하는 상기 제2 도전층 부분과 셀 영역 외부의 확장 영역에 대응하는 상기 제2 도전층 부분에 카본을 임플란트하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자 제조방법.
  18. 제15 항에 있어서,
    상기 게이트 유전체층과 채널 도전층을 형성하는 단계에서,
    상기 게이트 유전체층과 채널 도전층 각각은, 상기 채널 홀의 측벽을 채우는 제1 수직 부분과 상기 몰드 절연층 하면에서 수평 방향을 연장하는 수평 부분을 포함하는 제1 구조를 가지거나, 또는
    상기 게이트 유전체층과 채널 도전층 각각은, 상기 채널 홀의 측벽을 채우는 제1 수직 부분, 상기 몰드 절연층 하면에서 수평 방향을 연장하는 수평 부분, 및 상기 제1 희생층 양 측면의 수직 방향으로 연장하는 제2 수직 부분을 포함하는 제2 구조를 갖는 것을 특징으로 하는 수직형 비휘발성 메모리 소자 제조방법.
  19. 제18 항에 있어서,
    상기 게이트 유전체층의 부분을 식각하여 제거하는 단계에서,
    상기 게이트 유전체층이 상기 제1 구조를 갖는 경우, 상기 제1 희생층 제거를 통해 노출된 상기 수평 부분이 제거되며,
    상기 게이트 유전체층이 상기 제2 구조를 갖는 경우, 상기 제1 희생층 제거를 통해 노출된 상기 수평 부분과 상기 제2 수직 부분이 제거되는 것을 특징으로 하는 수직형 비휘발성 메모리 소자 제조방법.
  20. 제19 항에 있어서,
    상기 대체 도전층을 형성하는 단계에서,
    상기 채널 도전층이 제1 구조를 갖는 경우, 상기 대체 도전층은 상기 채널 도전층의 상기 수평 부분에 연결되고,
    상기 채널 도전층이 제2 구조를 갖는 경우, 상기 대체 도전층은 상기 채널 도전층의 상기 수평 부분과 상기 제2 수직 부분에 연결되며,
    상기 대체 도전층은 상기 분리용 트렌치의 하부에 배치된 상기 제1 도전층 내에서 상기 제1 방향으로 연장하고, 상기 제2 방향으로 연장하는 제1 도전층 내에서 상기 제2 방향으로 연장하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자 제조방법.
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