JP2020009904A - 半導体メモリ - Google Patents

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昌成 藤田
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Abstract

【課題】ワード線の抵抗値を低減する。【解決手段】実施形態の半導体メモリは、交互に積層された第１導電体ＷＬ及び第１絶縁体ＩＮＳと、メモリピラーＭＰとを含む。メモリピラーは、積層された第１導電体及び第１絶縁体を貫通し、半導体３１とトンネル絶縁膜３３と第２絶縁体３４とブロック絶縁膜３５、３６とを含む。積層された第１絶縁体は、第１方向に隣り合う第１及び第２層を含む。第１及び第２層間の第１導電体は、第１及び第２導電部と異種導電部とを含む。第１導電部５２は、第１及び第２層のそれぞれに接し且つ第１方向と交差する第２方向に沿って広がっている。第２導電部５０は、ブロック絶縁膜と第１導電部との間に設けられ且つブロック絶縁膜と第１導電部とのそれぞれに接した導電部であって、第１導電部と同じ材料で形成される。異種導電部５１は、ブロック絶縁膜と第１導電部との間で第１方向に沿って第２導電部を挟むように設けられた１対の導電部であって、第１及び第２導電部と異なる材料で形成される。【選択図】図５

Description

実施形態は、半導体メモリに関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
米国特許出願公開第２０１６／０２６８２８３号明細書 米国特許第９，５７０，４６４号明細書
ワード線の抵抗値を低減する。
実施形態の半導体メモリは、第１方向に沿って交互に積層された第１導電体及び第１絶縁体と、複数のメモリピラーと、を含む。複数のメモリピラーは、各々が積層された第１導電体及び第１絶縁体を貫通する。複数のメモリピラーは、各々が第１方向に沿って延伸した半導体と、半導体の側面を囲むトンネル絶縁膜と、トンネル絶縁膜の側面を囲む第２絶縁体と、第２絶縁体の側面を囲むブロック絶縁膜と、を含む。複数のメモリピラーは、第１メモリピラーを含む。積層された第１絶縁体は、第１方向に隣り合う第１層と、第２層とを含む。第１層と第２層との間の第１導電体は、第１及び第２導電部と、異種導電部とを含む。第１導電部は、第１層と第２層とのそれぞれに接し且つ第１方向と交差する第２方向に沿って広がっている。第２導電部は、第１メモリピラーのブロック絶縁膜と第１導電部との間に設けられ且つブロック絶縁膜と第１導電部とのそれぞれに接した導電部であって、第１導電部と同じ材料で形成されている。異種導電部は、第１メモリピラーのブロック絶縁膜と第１導電部との間で第１方向に沿って第２導電部を挟むように設けられた１対の導電部であって、第１導電部及び第２導電部と異なる材料で形成されている。
実施形態に係る半導体メモリの構成例を示すブロック図。 実施形態に係る半導体メモリの備えるメモリセルアレイの回路構成の一例を示す回路図。 実施形態に係る半導体メモリの備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 実施形態に係る半導体メモリの備えるメモリセルアレイの断面構造の一例を示す断面図。 実施形態に係る半導体メモリの備えるメモリセルアレイのより詳細な断面構造の一例を示す断面図。 実施形態に係る半導体メモリの備えるメモリピラーの断面構造の一例を示す断面図。 実施形態に係る半導体メモリの備えるメモリピラーの断面構造の一例を示す断面図。 実施形態に係る半導体メモリの備えるメモリピラーの断面構造の一例を示す断面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイのより詳細な断面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイのより詳細な断面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイのより詳細な断面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイのより詳細な断面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイのより詳細な断面図。 実施形態に係る半導体メモリの製造工程の一例を示す、メモリセルアレイの断面図。 実施形態の比較例に係る半導体メモリの備えるメモリセルアレイの断面構造の一例を示す断面図。 実施形態の比較例に係る半導体メモリにおける積層配線の形成過程の一例を示す図。 実施形態に係る半導体メモリにおける積層配線の形成過程の一例を示す図。 実施形態に係る半導体メモリにおけるメモリセルトランジスタの効果の一例を示す図。 実施形態の変形例に係る半導体メモリの備えるメモリセルアレイの断面構造の一例を示す断面図。 実施形態の変形例に係る半導体メモリの備えるメモリピラーの断面構造の一例を示す断面図。 実施形態の変形例に係る半導体メモリにおける積層配線の形成過程の一例を示す図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同様に、参照符号を構成する数字の後の文字は、同じ数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字又は数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字又は数字のみを含んだ参照符号により参照される。
［１］実施形態
以下に、実施形態に係る半導体メモリ１について説明する。
［１−１］半導体メモリ１の構成
［１−１−１］半導体メモリ１の全体構成
半導体メモリ１は、例えばデータを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体メモリ１は、例えば外部のメモリコントローラ２によって制御される。図１は、実施形態に係る半導体メモリ１の構成例を示している。
図１に示すように、半導体メモリ１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。
また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体メモリ１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体メモリ１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体メモリ１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
半導体メモリ１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体メモリ１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
コマンドラッチイネーブル信号ＣＬＥは、半導体メモリ１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体メモリ１が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体メモリ１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体メモリ１に命令する信号である。
レディビジー信号ＲＢｎは、半導体メモリ１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
以上で説明した半導体メモリ１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
［１−１−２］メモリセルアレイ１０の回路構成
図２は、実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含んでいる。
複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）に関連付けられている。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵ及びブロックＢＬＫの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１及びＳＴ２間に直列接続される。同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続され、選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、例えばブロックＢＬＫ毎に対応する複数のＮＡＮＤストリングＮＳ間で共通接続される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共通接続される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、実施形態に係る半導体メモリ１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
［１−１−３］メモリセルアレイ１０の構造
以下に、実施形態におけるメモリセルアレイ１０の構造の一例について説明する。
尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体メモリ１が形成される半導体基板２０の表面に対する鉛直方向に対応している。
また、以下で参照される断面図では、図を見易くするために絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。また、平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。
図３は、実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０の平面レイアウトの一例を、ストリングユニットＳＵ０及びＳＵ１のそれぞれに対応する構造体を抽出して示している。
図３に示すように、メモリセルアレイ１０が形成される領域には、例えば複数のスリットＳＬＴと、複数のストリングユニットＳＵと、複数のビット線ＢＬとが含まれている。
複数のスリットＳＬＴは、それぞれがＸ方向に延伸し、Ｙ方向に配列している。Ｙ方向に隣り合うスリットＳＬＴ間には、例えば１つのストリングユニットＳＵが配置される。
各ストリングユニットＳＵは、複数のメモリピラーＭＰを含んでいる。複数のメモリピラーＭＰは、例えばＸ方向に沿って千鳥状に配置される。メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。
複数のビット線ＢＬは、それぞれがＹ方向に延伸し、Ｘ方向に配列している。例えば、各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。具体的には、各メモリピラーＭＰには、例えば２本のビット線ＢＬが重なっている。
メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＰが設けられる。各メモリピラーＭＰは、コンタクトＣＰを介して対応するビット線ＢＬと電気的に接続される。
尚、隣り合うスリットＳＬＴ間に設けられるストリングユニットＳＵの個数は、任意の個数に設計され得る。図３に示されたメモリピラーＭＰの個数及び配置はあくまで一例であり、メモリピラーＭＰは任意の個数及び配置に設計され得る。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
図４は、図３のＩＶ−ＩＶ線に沿った断面図であり、実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０の断面構造の一例を示している。
図４に示すように、メモリセルアレイ１０が形成される領域には、例えば導電体２１〜２５、メモリピラーＭＰ、コンタクトＣＰ、並びにスリットＳＬＴが含まれている。
具体的には、半導体基板２０の上方に、絶縁層を介して導電体２１が設けられる。例えば導電体２１は、ＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体２１は、例えばポリシリコン（Ｓｉ）を含んでいる。
図示が省略されているが、半導体基板２０と導電体２１との間の領域には、例えばセンスアンプモジュール１６等の回路が設けられる。
導電体２１の上方に、絶縁層を介して導電体２２が設けられる。例えば導電体２２は、ＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体２２は、例えばポリシリコン（Ｓｉ）を含んでいる。
導電体２２の上方に、絶縁層と導電体２３とが交互に積層される。例えば導電体２３は、ＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体２３は、例えばタングステン（Ｗ）を含んでいる。
最上層の導電体２３の上方に、絶縁層を介して導電体２４が設けられる。導電体２４は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体２４は、例えばポリシリコン（Ｓｉ）を含んでいる。
導電体２４の上方に、絶縁層を介して導電体２５が設けられる。例えば導電体２５は、Ｙ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体２５は、Ｘ方向に沿って配列している。導電体２５は、例えば銅（Ｃｕ）を含んでいる。
メモリピラーＭＰは、Ｚ方向に沿って延伸した柱状に形成され、例えば導電体２２〜２４を貫通している。具体的には、メモリピラーＭＰの上端は、例えば導電体２４が設けられた層と導電体２５が設けられた層との間の層に含まれている。メモリピラーＭＰの下端は、例えば導電体２１が設けられた層に含まれている。
また、メモリピラーＭＰは、例えばコア部材３０、半導体３１、及び積層膜３２を含んでいる。
コア部材３０は、Ｚ方向に沿って延伸した柱状に形成される。コア部材３０の上端は、例えば導電体２４が設けられた層よりも上層に含まれている。コア部材３０の下端は、例えば導電体２１が設けられた層に含まれている。コア部材３０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
コア部材３０は、半導体３１によって覆われている。半導体３１は、メモリピラーＭＰの側面を介して導電体２１と接触している。半導体３１は、例えばポリシリコン（Ｓｉ）である。積層膜３２は、導電体２１と半導体３１とが接触している部分を除いて、半導体３１の側面及び底面を覆っている。
半導体３１上には、柱状のコンタクトＣＰが設けられる。コンタクトＣＰの上面には、１個の導電体２５、すなわち１本のビット線ＢＬが接触している。尚、メモリピラーＭＰと導電体２５との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。
スリットＳＬＴは、Ｚ方向に沿って延伸した板状に形成され、例えば導電体２２〜２４を分断している。具体的には、スリットＳＬＴの上端は、例えばメモリピラーＭＰの上端を含む層と導電体２５が設けられた層との間の層に含まれている。スリットＳＬＴの下端は、例えば導電体２１が設けられた層に含まれている。
スリットＳＬＴの内部には、絶縁体４０が設けられる。絶縁体４０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁物を含んでいる。尚、絶縁体４０は、複数種類の絶縁物により構成されても良い。例えば、スリットＳＬＴに酸化シリコンが埋め込まれる前に、スリットＳＬＴの側壁として窒化シリコン（ＳｉＮ）が形成されても良い。
以上で説明したメモリピラーＭＰの構成では、例えばメモリピラーＭＰと導電体２２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体２３とが交差する部分が、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体２４とが交差する部分が、選択トランジスタＳＴ１として機能する。つまり、半導体３１は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。
図５は、実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０のより詳細な断面図であり、１本のワード線ＷＬが形成される配線層と、当該配線層を挟む２つの絶縁層ＩＮＳとが抽出されて示されている。
図５に示すように、メモリピラーＭＰは、ワード線ＷＬが形成される配線層において凸部ＴＰを含んでいる。すなわち、メモリピラーＭＰは、ワード線ＷＬを貫通する部分において、当該ワード線ＷＬを挟む２つの絶縁層ＩＮＳによって挟まれた部分を有している。
メモリピラーＭＰ内の積層膜３２は、例えばトンネル酸化膜３３、絶縁膜３４、並びにブロック絶縁膜３５及び３６を含んでいる。
トンネル酸化膜３３は、半導体３１の側面及び底面を覆うように設けられる。絶縁膜３４は、トンネル酸化膜３３の側面及び底面を覆うように設けられる。絶縁膜３４は、メモリセルトランジスタＭＴの電荷蓄積層として使用される。絶縁膜３４は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
ブロック絶縁膜３５は、絶縁膜３４の側面及び底面を覆うように設けられる。ブロック絶縁膜３６は、ブロック絶縁膜３５の側面及び底面を覆うように設けられる。ブロック絶縁膜３５は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。ブロック絶縁膜３６は、例えば酸化アルミニウム（Ａｌ２Ｏ３）を含んでいる。
ワード線ＷＬとして使用される導電体２３は、例えば導電部５０〜５２を含んでいる。
導電部５０及び５１のそれぞれは、ブロック絶縁膜３６の側面に設けられる。具体的には、上層の絶縁層ＩＮＳとブロック絶縁膜３６とのそれぞれに接触した導電部５１と、下層の絶縁層ＩＮＳとブロック絶縁膜３６とのそれぞれに接触した導電部５１と、当該配線層において上層の導電部５１と下層の導電部５１との間に挟まれ、且つブロック絶縁膜３６に接触した導電部５０とがそれぞれ設けられる。
導電部５０は、例えばタングステン（Ｗ）を含んでいる。導電部５１は、例えば窒化チタン（ＴｉＮ）を含み、半導体メモリ１の製造工程においてバリアメタルとして使用される。実施形態に係る半導体メモリ１では、メモリピラーＭＰの外周近傍にのみ、導電部５０及び導電部５１が設けられる。
具体的には、半導体基板２０の表面に平行且つ導電部５０を含む断面において、メモリピラーＭＰの中心と、当該メモリピラーＭＰに接する導電部５０で当該メモリピラーＭＰから最も離れた部分との間の間隔は、隣り合うメモリピラーＭＰの中心間の間隔（MP Pitch）の半分よりも短い。
同様に、半導体基板２０の表面に平行且つ導電部５１を含む断面において、メモリピラーＭＰの中心と、当該メモリピラーＭＰに接する導電部５１で当該メモリピラーＭＰから最も離れた部分との間の間隔は、隣り合うメモリピラーＭＰの中心間の間隔（MP Pitch）の半分よりも短い。
導電部５０及び５１の側面には、導電部５２が設けられる。具体的には、導電部５２は、例えば導電体２３が形成される領域のうち、導電部５０及び５１が形成される領域以外の領域に、ＸＹ平面に沿って広がって設けられる。実施形態に係る半導体メモリ１では、導電部５２が上層の絶縁層ＩＮＳと下層の絶縁層ＩＮＳとのそれぞれに接している。導電部５２は、例えばタングステン（Ｗ）を含み、導電部５１と同じ金属材料を含んでいる。
以上で説明した導電体２３（導電部５０〜５２）の構造について言い換えると、上層の絶縁層ＩＮＳと下層の絶縁層ＩＮＳとの間の導電部５２は、上層の絶縁層ＩＮＳと下層の絶縁層ＩＮＳとのそれぞれに接し、且つＸＹ平面に沿って広がる導電部である。導電部５０は、メモリピラーＭＰのブロック絶縁膜３６と導電部５２との間に設けられ、且つ当該ブロック絶縁膜３６と導電部５２とのそれぞれに接した導電部であって、導電部５２と同じ材料で形成される。導電部５１は、メモリピラーＭＰのブロック絶縁膜３６と導電部５２との間で例えばＺ方向に沿って導電部５０を挟むように設けられた１対の導電部であって、導電部５０及び５２と異なる材料で形成された異種導電部である。
導電部５２には、隣り合うメモリピラーＭＰ間において、例えばＺ方向に延伸したシームＳＥ１が形成される。このように、実施形態に係る半導体メモリ１においてシームＳＥ１は、縦方向に形成される。シームＳＥ１の領域には、空隙が含まれていても良いし、含まれていなくても良い。
尚、メモリピラーＭＰとスリットＳＬＴとの間の領域において、導電部５２にはシームが形成されない。メモリピラーＭＰとスリットＳＬＴ間に設けられた導電部５２の端部ＥＰは、スリットＳＬＴ部分と接していても良いし、接していなくても良い。つまり、スリットＳＬＴ内の絶縁体４０は、上層の絶縁層ＩＮＳと下層の絶縁層ＩＮＳとの間に挟まれた部分を有していても良い。
以下に、図６、図７、及び図８を用いて、半導体基板２０の表面に平行な断面におけるメモリピラーＭＰの構造の一例について説明する。図６は、図５のＶＩ−ＶＩ線に沿った断面図であり、導電部５０を含む層におけるメモリピラーＭＰ及びワード線ＷＬの断面構造の一例を示している。図７は、図５のＶＩＩ−ＶＩＩ線に沿った断面図であり、導電部５１を含む層におけるメモリピラーＭＰ及びワード線ＷＬの断面構造の一例を示している。図８は、図５のＶＩＩＩ−ＶＩＩＩ線に沿った断面図であり、絶縁層ＩＮＳを含む層におけるメモリピラーＭＰの断面構造の一例を示している。
図６に示すように、導電部５０を含む層においてコア部材３０は、メモリピラーＭＰの中央部に設けられる。半導体３１は、コア部材３０の側面を囲っている。トンネル酸化膜３３は、半導体３１の側面を囲っている。絶縁膜３４は、トンネル酸化膜３３の側面を囲っている。ブロック絶縁膜３５は、絶縁膜３４の側面を囲っている。ブロック絶縁膜３６は、ブロック絶縁膜３５の側面を囲っている。導電部５０は、ブロック絶縁膜３６の側面を囲っている。導電部５２は、導電部５０の側面を囲っている。
図７に示すように、導電部５１を含む層におけるメモリピラーＭＰの構造は、図６を用いて説明したメモリピラーＭＰの構造と同様である。導電部５１は、ブロック絶縁膜３６の側面を囲っている。導電部５２は、導電部５１の側面を囲っている。
図８に示すように、絶縁層ＩＮＳを含む層におけるメモリピラーＭＰの構造は、図６を用いて説明したメモリピラーＭＰの構造と同様である。絶縁層ＩＮＳは、ブロック絶縁膜３６の側面を囲っている。
以上で説明したメモリセルアレイ１０の構造において、導電体２３の個数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳには、複数層に設けられた複数の導電体２２が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合に、導電体２２と異なる導電体が使用されても良い。選択ゲート線ＳＧＤには、複数層に設けられた複数の導電体２４が割り当てられても良い。
［１−２］半導体メモリ１の製造方法
図９〜図２６のそれぞれは、第１実施形態に係る半導体メモリ１の製造工程における、メモリセルアレイ１０に対応する構造体の断面構造の一例を示している。以下に、図９〜図２６を用いて、ソース線ＳＬ部分の形成からスリットＳＬＴ内部の絶縁体４０の形成までの一連の製造工程の一例について順に説明する。
まず、図９に示すように、ソース線ＳＬに対応する積層構造が形成される。具体的には、半導体基板２０上に、絶縁層６０が形成される。図示が省略されているが、絶縁層６０内には、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等の回路が形成される。
そして、絶縁層６０上に、導電体６１、犠牲部材６２、導電体６３、及び絶縁層６４が順に形成される。導電体６１及び６３のそれぞれは、例えばポリシリコン（Ｓｉ）を含んでいる。犠牲部材６２としては、導電体６１及び６３のそれぞれに対してエッチング選択比を大きくすることが可能な材料が選択される。
本工程において導電体６１、犠牲部材６２、及び導電体６３が形成された配線層には、後述する工程によりソース線ＳＬとして使用される導電体の組が形成される。
次に、図１０に示すように、導電体６５と複数の犠牲部材６７とが積層される。具体的には、絶縁層６４上に、導電体６５が形成される。導電体６５上に、絶縁層６６及び犠牲部材６７が交互に積層される。最上層の犠牲部材６７上に、絶縁層６８が形成される。
犠牲部材６７が形成される層数は、例えば積層するワード線ＷＬ及び選択ゲート線ＳＧＤの層数に対応している。導電体６５は、例えばポリシリコン（Ｓｉ）を含んでいる。導電体６５は、例えば図４を用いて説明した導電体２２に対応し、選択ゲート線ＳＧＳとして使用される。絶縁層６６及び６８のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。犠牲部材６７は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
次に、図１１に示すように、メモリホールＭＨが形成される。具体的には、まずフォトリソグラフィ等によって、絶縁層６８上に、メモリピラーＭＰを形成する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングが実行され、メモリホールＭＨが形成される。
本工程のエッチングにおいてメモリホールＭＨは、絶縁層６８、複数の犠牲部材６７、複数の絶縁層６６、導電体６５、絶縁層６４、導電体６３、及び犠牲部材６２のそれぞれを貫通する。そして、メモリホールＭＨの底部は、例えば導電体６１が形成された層内で停止する。本工程におけるエッチング方法としては、例えばＲＩＥ（Reactive Ion Etching）が使用される。
尚、本工程のエッチングにおいて導電体６５は、エッチングストッパとして利用されても良い。導電体６５がエッチングストッパとして利用されることにより、メモリホールＭＨの底部が導電体６１の内部に入り込み過ぎることが抑制され得、さらに複数のメモリホールＭＨの底部の位置のばらつきが抑制され得る。
次に、図１２に示すように、メモリホールＭＨを介して犠牲部材６７の一部が除去される。犠牲部材６７の除去量は、例えば隣り合うメモリホールＭＨ間が、犠牲部材６７が除去された空間を介して繋がらないように調整される。言い換えると、隣り合うメモリホールＭＨ間に設けられた犠牲部材６７が完全に除去されないように調整される。
本工程において犠牲部材６７を除去する方法としては、例えばウェットエッチングが使用される。以下では、本工程において犠牲部材６７が除去された空間のことをメモリホールＭＨの凹部ＨＥと称する。
次に、図１３に示すように、メモリホールＭＨ内と絶縁層６８上とのそれぞれに金属膜６９が形成される。金属膜６９は、図１４に示すように導電部５０及び５１を含んでいる。本工程では、導電部５１と導電部５０とが順に形成される。
導電部５１は、凹部ＨＥに沿って形成される。本工程において凹部ＨＥに形成された導電部５０は、隣り合う絶縁層６６のうち上層の絶縁層６６に接する導電部５１の部分と、下層の絶縁層６６に接する導電部５１の部分とによって挟まれた部分を有する。
本工程において導電部５１は、例えば導電部５０を形成する際のバリアメタルとして使用される。つまり、導電部５１は、例えば導電部５０（例えばタングステン）を形成する際に、絶縁層６６等の内部に不純物が注入されることを抑制し、さらに形成した導電部５０の密着性を向上させ得る。
次に、図１５に示すように、凹部ＨＥ内の一部を除いて、メモリホールＭＨ内と絶縁層６８上とのそれぞれに形成された金属膜６９が除去される。凹部ＨＥ内に残った金属膜６９は、図１６に示すように導電部５０及び５１を含んでいる。例えば、本工程により凹部ＨＥ内で露出した金属膜６９の面とメモリホールＭＨの中央部との間隔は、メモリホールＭＨに接する絶縁層６６の面とメモリホールＭＨの中央部との間隔よりも広い。
次に、図１７に示すように、メモリホールＭＨ内にメモリピラーＭＰが形成され、半導体基板２０上に形成された構造体の上面に絶縁層７０が形成される。具体的には、例えば、積層膜３２（ブロック絶縁膜３６及び３５、絶縁膜３４、及びトンネル酸化膜３３）、半導体３１、及びコア部材３０が、この順番で、絶縁層６８の上面とメモリホールＭＨの内壁とのそれぞれに形成される。
その後、絶縁層６８の上面よりも上層に形成されたコア部材３０、半導体３１、及び積層膜３２が除去され、メモリホールＭＨの上部に設けられたコア部材３０が除去される。尚、この“メモリホールＭＨの上部”は、最上層に設けられた犠牲部材６７の上面よりも上層に含まれた部分に対応している。それから、メモリホールＭＨのそれぞれの内部でコア部材３０が除去された領域に半導体３１が形成され、半導体基板２０上に形成された構造体の上面に絶縁層７０が形成される。
本工程によって、図１８に示すように、凸部ＴＰを有し且つ凸部ＴＰに設けられたブロック絶縁膜３６が金属膜６９と接したメモリピラーＭＰが形成される。
次に、図１９に示すように、スリットＳＬＴが形成される。具体的には、まずフォトリソグラフィ等によって、絶縁層７０上に、スリットＳＬＴを形成する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングが実行され、スリットＳＬＴが形成される。
本工程のエッチングにおいてスリットＳＬＴは、例えば絶縁層７０、絶縁層６８、複数の犠牲部材６７、複数の絶縁層６６、導電体６５、絶縁層６４、導電体６３、及び犠牲部材６２のそれぞれを貫通する。そして、スリットＳＬＴの底部は、例えば導電体６１が形成された層内で停止する。スリットＳＬＴの底部は、少なくとも犠牲部材６２が設けられた層に到達していれば良い。本工程におけるエッチング方法としては、例えばＲＩＥ（Reactive Ion Etching）が使用される。
次に、図２０に示すように、スリットＳＬＴを介したエッチングにより犠牲部材６２が選択的に除去される。そして、続けて犠牲部材６２が除去された領域を介して、メモリピラーＭＰの側面に設けられた積層膜３２の一部分が除去される。
その結果、犠牲部材６２が除去された層において、メモリピラーＭＰ内の半導体３１が露出する。本工程における犠牲部材６２の除去方法としては、例えば導電体６１及び６３よりも犠牲部材６２の選択比が大きい水溶液を用いたウェットエッチングが使用される。
次に、図２１に示すように、導電体７１が形成される。具体的には、例えばＣＶＤ（Chemical Vapor Deposition）によって、犠牲部材６２が除去された空間に導電体７１が形成され、その後エッチバックされる。
その結果、メモリピラーＭＰ内の半導体３１と、導電体６１、７１、及び６３の組とが電気的に接続される。導電体６１、７１、及び６３の組は、例えば図４を用いて説明した導電体２１に対応し、ソース線ＳＬとして使用される。導電体７１としては、例えばリンがドープされたポリシリコンが形成される。
次に、図２２に示すように、犠牲部材６７が除去される。具体的には、まずスリットＳＬＴ内で露出した導電体６１、７１、６３、及び６５（例えばポリシリコン）の表面が酸化され、図示されない酸化保護膜が形成される。
その後、例えば熱リン酸によるウェットエッチングによって、犠牲部材６７が除去される。犠牲部材６７が除去された構造体は、例えば複数のメモリピラーＭＰによってその立体構造が維持される。
本工程において金属膜６９は、図２３に示すように、スリットＳＬＴを介したエッチングにより一部分が除去される。具体的には、凸部ＴＰの近傍に設けられた金属膜６９では、犠牲部材６７が除去された領域を介して導電部５１の一部分が除去され、導電部５０が露出する。
次に、図２４に示すように、犠牲部材６７が除去された空間に導電部５２が形成される。具体的には、図２５に示すように、例えば選択的なＣＶＤ（Chemical Vapor Deposition）によって、導電部５０に含まれた金属材料を選択的に成長（再成長）させる。その結果、導電部５０の表面から導電部５２が成長し、導電部５２が形成される。
本工程において導電部５２は、例えば隣り合うメモリピラーＭＰ間で接触し、且つ導電部５２の端部ＥＰがスリットＳＬＴの近傍まで達するように成長させられる。尚、導電部５２の端部ＥＰの位置は、少なくとも隣り合う配線層に設けられた導電部５２間で短絡していなければ良く、任意の位置に設計され得る。
このように、導電部５２は、導電部５０を再成長させることにより形成される金属配線である。導電部５０と導電部５２とは、形成方法が異なるため、粒径が異なる場合がある。導電部５０と導電部５２との間には、境界が形成され得る。本工程により複数の配線層に形成された導電部５０〜５２の組が、例えばワード線ＷＬ若しくは選択ゲート線ＳＧＤとして使用される。
次に、図２６に示すように、スリットＳＬＴ内に絶縁体４０が形成される。本工程では、スリットＳＬＴ内に絶縁体４０が埋め込まれる前に、スリットＳＬＴの側壁として窒化シリコン等が形成されても良い。
以上で説明した製造工程によって、ＮＡＮＤストリングＮＳと、ＮＡＮＤストリングＮＳに接続されるソース線ＳＬ、選択ゲート線ＳＧＳ及びＳＧＤ、並びにワード線ＷＬとのそれぞれが形成される。以下では、犠牲部材６７を例えば導電部５２に置き換える処理のことを、配線の置換処理と称する。
尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にその他の処理が挿入されても良い。例えば、導電部５２を選択的に形成する際の選択比が小さい場合に、図２４及び図２５を用いて説明した工程の後にエッチバック工程が挿入され、スリットＳＬＴ内に形成され得る金属等が除去されても良い。
［１−３］実施形態の効果
実施形態に係る半導体メモリ１に依れば、半導体メモリ１におけるワード線ＷＬの抵抗値を低減することが出来る。以下に、実施形態に係る半導体メモリ１の効果の詳細について、比較例を用いて説明する。
図２７は、実施形態の比較例に係る半導体メモリの備えるメモリセルアレイの断面構造の一例を示している。図２７に示すように、比較例におけるメモリセルアレイの断面構造は、実施形態におけるメモリセルアレイ１０の断面構造に対して、メモリピラーＭＰ及びスリットＳＬＴの構造と、ワード線ＷＬに対応する導電体の構造とが異なっている。
具体的には、比較例に係る半導体メモリでは、ブロック絶縁膜３６と導電部５１とが、メモリピラーＭＰの形成時ではなく、配線の置換処理時に形成される。このため、比較例におけるメモリピラーＭＰでは、実施形態におけるメモリピラーＭＰに対してブロック絶縁膜３６が省略されている。
また、比較例に係る半導体メモリでは、導電部５１がスリットＳＬＴを用いた配線の置換処理時に形成され、例えば実施形態のようにメモリホールＭＨに凹部ＨＥを形成し、凹部ＨＥに金属膜６９を残す処理が行われない。このため、比較例におけるメモリピラーＭＰでは、例えば実施形態におけるメモリピラーＭＰのような凸部ＴＰが形成されない。
そして、比較例に係る半導体メモリにおける導電部５２は、例えばＣＶＤ（Chemical Vapor Deposition）によってバリアメタル（導電部５１）の表面に形成されるため、実施形態のような縦方向のシームＳＥ１ではなく、横方向のシームＳＥ２が形成される。比較例においてシームＳＥ２は、隣り合うメモリピラーＭＰ間だけで無く、メモリピラーＭＰとスリットＳＬＴ間にも形成される。メモリピラーＭＰとスリットＳＬＴ間に形成されるシームＳＥ２は、例えばスリットＳＬＴ内に形成された絶縁体４０に接触している。
図２８は、実施形態の比較例に係る半導体メモリで、スリットＳＬＴを用いた配線の置換処理において導電部５２が形成される過程の一例を示している。以下では、犠牲部材６７が除去された領域でスリットＳＬＴと接した部分のことを開口部分ＯＰと称する。
図２８（１）に示すように、比較例では、犠牲部材６７が除去された後に、ブロック絶縁膜３６と導電部５１とが順に形成される。続けて、導電部５２が形成される。この工程において導電部５２は、図２８（２）に示すように導電部５１の表面に形成される。
処理が進行すると、図２８（３）に示すように、例えば犠牲部材６７が形成されていた空間全体が、成長した導電部５２によって埋め込まれた構造が形成される。その後、図２８（４）に示すように、スリットＳＬＴ内に形成された導電部５２がエッチングにより除去され、積層方向に隣り合う導電部５２が電気的に絶縁される。
以上で説明した導電部５２の形成過程では、開口部分ＯＰにおいて上層側及び下層側からそれぞれ成長した導電部５２が接触して開口部分ＯＰが閉じると、メモリセルアレイ内側における導電部５２の成長が停止する。
例えば、比較例では、配線の置換処理時に、メモリピラーＭＰ間における導電部５２の埋め込みが完了する前に開口部分ＯＰが閉じることによって、メモリピラーＭＰ間における導電部５２の埋め込みが不完全になる可能性が生じ得る。導電部５２の埋め込みが不完全になると、形成される導電部５２の体積が減少し、配線抵抗が高くなる可能性がある。
これに対して、実施形態に係る半導体メモリ１では、スリットＳＬＴを用いた配線の置換処理が実行される前に、メモリホールＭＨを用いて犠牲部材６７の一部分が除去され、導電部５０及び５１が形成される。そして、ブロック絶縁膜３６を含むメモリピラーＭＰが形成され、スリットＳＬＴ形成後に導電部５２の選択成長、すなわち導電部５０の再成長が実行される。
図２９は、実施形態に係る半導体メモリ１で、スリットＳＬＴを用いた配線の置換処理において導電部５２が形成される過程の一例を示している。
図２９（１）に示すように、実施形態では、スリットＳＬＴを介して犠牲部材６７が除去された時点で、開口部分ＯＰとメモリピラーＭＰのブロック絶縁膜３６との間に、導電部５０及び５１が形成されている。
そして、実施形態において導電部５２は、導電部５０に含まれた金属材料を選択成長（再成長）させることによって形成される。このため、本工程において導電部５２は、図２９（２）に示すように、導電部５０の表面から横方向に成長する。この成長過程において導電部５２は、当該配線層と隣り合う絶縁層にも接触する。
処理が進行すると、図２９（３）に示すように、例えば成長した導電部５２が開口部分ＯＰの近傍まで到達し、隣り合うメモリピラーＭＰ間で成長した導電部５２同士が接触する。これにより、実施形態では、例えば犠牲部材６７が形成されていた空間全体が、成長した導電部５２によって埋め込まれた構造が形成される。
このように、実施形態に係る半導体メモリ１では、選択成長によって導電部５２が形成される。このため、本工程において導電部５２は、スリットＳＬＴの側面部分や半導体基板２０上に形成された構造体の表面に形成されることが抑制され得る。
以上のように、実施形態に係る半導体メモリ１では、メモリホールＭＨを介して予め犠牲部材６７の一部を導電部５０に置換することによって、スリットＳＬＴを介して導電部５２を形成する方法として選択成長を使用することが出来る。
また、実施形態に係る半導体メモリ１では、選択成長を使用することによって、比較例のように導電部５２の形成時に開口部分ＯＰが閉じることが生じ得ないため、導電部５２の埋め込み性を改善することが出来る。
さらに、実施形態に係る半導体メモリ１では、スリットＳＬＴを使用した配線の置換処理を実行する際に、ブロック絶縁膜３６と導電部５１とを形成しないことから、隣り合う絶縁層間に形成される導電部５２の体積が、比較例に係る半導体メモリよりも多くなる。
その結果、実施形態に係る半導体メモリ１は、メモリセルアレイ１０に設けられた積層配線の配線抵抗の低下を抑制することが出来、例えばワード線の抵抗値を低減することが出来る。そして、実施形態に係る半導体メモリ１は、配線抵抗の低下に伴い、消費電力を抑制することが出来る。
尚、例えば導電部５１（例えば窒化チタンＴｉＮ）の抵抗値は、導電部５２（例えばタングステンＷ）よりも高い。このため、比較例においてブロック絶縁膜３６がメモリピラーＭＰ内に含まれている場合においても、実施形態に係る半導体メモリ１は、低抵抗な導電部５２が占める体積が比較例よりも大きくなるため、ワード線ＷＬ等の配線抵抗を比較例よりも低下させることが出来る。
実施形態に係る半導体メモリ１におけるその他の効果について、以下に羅列する。
以上で説明した比較例では、スリットＳＬＴを介してワード線ＷＬに対応する犠牲部材を除去するエッチング処理において、スリットＳＬＴからの距離に応じて、ブロック絶縁膜３５がエッチング溶液にさらされる時間が異なる。具体的には、スリットＳＬＴから離れた領域（例えばメモリピラーＭＰ間の領域）において犠牲部材が除去されるタイミングが、スリットＳＬＴ近傍に形成された犠牲部材が除去されるタイミングよりも遅い。
その結果、スリットＳＬＴ近傍に形成されたブロック絶縁膜３５がエッチング溶液にさらされる時間が、スリットＳＬＴから離れた領域に形成されたブロック絶縁膜３５がエッチング溶液にさらされる時間よりも長くなる。犠牲部材を除去する工程では、犠牲部材のエッチング選択比がブロック絶縁膜３５よりも高くなるようなエッチング溶液が選択されるが、エッチング溶液にさらされる時間の長さやエッチング選択比に依っては、スリットＳＬＴからの距離に応じてブロック絶縁膜３５の膜厚のばらつきが生じ得る。
これに対して、実施形態に係る半導体メモリ１では、メモリホールＭＨ内にブロック絶縁膜３６を形成する。さらに、スリットＳＬＴを用いた導電部５２の形成時において、ブロック絶縁膜３６が導電部５０及び５１（金属膜６９）によって保護されている。
これにより、実施形態に係る半導体メモリ１では、比較例に係る半導体メモリよりも、複数のメモリピラーＭＰのそれぞれに含まれたブロック絶縁膜３５及び３６の膜厚ばらつきが抑制され得る。
その結果、実施形態に係る半導体メモリ１は、比較例に係る半導体メモリよりもメモリピラーＭＰ毎の特性ばらつきを抑制することが出来、半導体メモリ１が記憶するデータの信頼性を向上することが出来る。
図３０は、半導体メモリ１の書き込み動作時においてメモリピラーＭＰに印加される電界の一例を示している。図３０に示すように、実施形態に係る半導体メモリ１は、ワード線ＷＬが形成された層内で、半導体３１に凸部ＣＶが形成され得る。
例えば、書き込み動作時においてワード線ＷＬに高電圧が印加されると、半導体３１の凸部ＣＶに電界が集中し得る。図示するような電界集中が発生すると、対応するメモリセルトランジスタＭＴのチャネル−電荷蓄積層（絶縁膜３４）間の電位差が大きくなる。その結果、実施形態に係る半導体メモリ１では、書き込み効率が向上し、書き込み動作を高速化することが出来る。
［１−４］実施形態の変形例
以上で説明した実施形態に係る半導体メモリ１では、図２３を用いて説明した製造工程において、例えば犠牲部材６７の除去に使用される水溶液のエッチング選択比が導電部５０よりも導電部５１の方が高く、導電部５１が残らない場合がある。以下に、実施形態の変形例に係る半導体メモリ１の構造及び効果について説明する。
図３１は、実施形態の変形例に係る半導体メモリ１の備えるメモリセルアレイ１０の断面構造の一例を示している。図３１に示すように、変形例におけるメモリセルアレイ１０は、実施形態におけるメモリセルアレイ１０の断面構造に対して、導電部５１が省略された構造を有している。
導電部５１が省略された領域には、例えば空間ＳＰが設けられる。空間ＳＰは、メモリピラーＭＰの凸部ＴＰに接している。言い換えると、空間ＳＰは、メモリピラーＭＰのブロック絶縁膜３６と導電部５２との間で例えばＺ方向に沿って導電部５０を挟むように設けられた１対の空間ＳＰである。つまり、空間ＳＰは、メモリピラーＭＰのブロック絶縁膜３６と導電部５２との間の一部分に含まれている。空間ＳＰの広さは、導電部５２が形成される領域の広さに応じて変化する。空間ＳＰは、エアーギャップと称されても良い。
このように、実施形態の変形例に係る半導体メモリ１では、メモリピラーＭＰの外周近傍に空間ＳＰが設けられる。半導体基板２０の表面に平行且つ空間ＳＰを含む断面において、メモリピラーＭＰの中心と、当該メモリピラーＭＰに接する空間ＳＰで当該メモリピラーＭＰから最も離れた部分との間の間隔は、隣り合うメモリピラーＭＰの中心間の間隔（MP Pitch）の半分よりも短い。
図３２は、図３１のＸＸＸＩＩ−ＸＸＸＩＩ線に沿った断面図であり、半導体基板２０の表面に平行且つ空間ＳＰを含む断面におけるメモリピラーＭＰの構造の一例を示している。
図３２に示すように、空間ＳＰを含む層におけるメモリピラーＭＰの構造は、図６を用いて説明したメモリピラーＭＰの構造と同様である。空間ＳＰは、ブロック絶縁膜３６の側面を囲っている。導電部５２は、空間ＳＰを囲っている。言い換えると、空間ＳＰは、導電部５２とブロック絶縁膜３６との間に設けられる。
図３３は、実施形態の変形例に係る半導体メモリ１で、スリットＳＬＴを用いた配線の置換処理において導電部５２が形成される過程の一例を示している。
図３３（１）に示すように、実施形態の変形例では、スリットＳＬＴを介して犠牲部材６７を除去する際に、導電部５１も除去される。これは、例えば本工程におけるエッチングの処理時間が長くなることによって生じ得る。
次に、導電部５０に含まれた金属材料を基に、導電部５２の選択成長が実行される。本工程において導電部５２は、図３３（２）に示すように、導電部５０の側面から再成長する。この再成長の過程において導電部５２は、導電部５１が形成されていた空間にも形成される。
導電部５２が形成される速度は、スリットＳＬＴを介して供給されるガスの付着し易さに応じて変化するため、図３３（３）に示すように、成長した導電部５２が当該配線層と隣り合う絶縁層に接触し、空間ＳＰが形成される。以降の処理において、空間ＳＰ内にはガスが供給されないため、空間ＳＰが残った状態で続く再成長処理が進行する。
処理が進行すると、図３３（４）に示すように、例えば成長した導電部５２が開口部分ＯＰの近傍まで到達し、隣り合うメモリピラーＭＰ間で成長した導電部５２同士が接触する。これにより、実施形態の変形例では、例えば犠牲部材６７が形成されていた空間が成長した導電部５２によって埋め込まれ、且つメモリピラーＭＰの側面部分に空間ＳＰが残った構造が形成される。
以上で説明した実施形態の変形例に係る半導体メモリ１では、例えば実施形態に係る半導体メモリ１よりも導電部５２の体積が増加する。導電部５２の抵抗値は導電部５１よりも低いため、実施形態の変形例に係る半導体メモリ１は、実施形態に係る半導体メモリ１よりもワード線ＷＬ等の配線抵抗が低減され得る。
また、メモリピラーＭＰと隣接する空間ＳＰは、フリンジ効果を抑制する効果がある。従って、実施形態の変形例に係る半導体メモリ１は、隣接するメモリセルトランジスタＭＴ間の干渉を抑制することが出来、記憶するデータの信頼性を向上することが出来る。
尚、以上で説明した実施形態の変形例に係る半導体メモリ１では導電部５１が完全に除去される場合について例示したが、これに限定されない。例えば、実施形態の変形例に係る半導体メモリ１において、導電部５１が空間ＳＰの近傍に残存していても良い。
［２］その他の変形例
実施形態の半導体メモリは、第１方向に沿って交互に積層された第１導電体及び第１絶縁体と、複数のメモリピラーと、を含む。複数のメモリピラーは、各々が積層された第１導電体及び第１絶縁体を貫通する。複数のメモリピラーは、各々が第１方向に沿って延伸した半導体と、半導体の側面を囲むトンネル絶縁膜と、トンネル絶縁膜の側面を囲む第２絶縁体と、第２絶縁体の側面を囲むブロック絶縁膜と、を含む。複数のメモリピラーは、第１メモリピラーを含む。積層された第１絶縁体は、第１方向に隣り合う第１層と、第２層とを含む。第１層と第２層との間の第１導電体は、第１及び第２導電部と、異種導電部とを含む。第１導電部は、第１層と第２層とのそれぞれに接し且つ第１方向と交差する第２方向に沿って広がっている。第２導電部は、第１メモリピラーのブロック絶縁膜と第１導電部との間に設けられ且つブロック絶縁膜と第１導電部とのそれぞれに接した導電部であって、第１導電部と同じ材料で形成されている。異種導電部は、第１メモリピラーのブロック絶縁膜と第１導電部との間で第１方向に沿って第２導電部を挟むように設けられた１対の導電部であって、第１導電部及び第２導電部と異なる材料で形成されている。これにより、実施形態に係る半導体メモリでは、ワード線等の配線抵抗を低減することが出来る。
尚、メモリピラーＭＰは、複数のピラーがＺ方向に連結された構造であっても良い。例えば、メモリピラーＭＰは、導電体２４（選択ゲート線ＳＧＤ）を貫通するピラーと、複数の導電体２３（ワード線ＷＬ）を貫通するピラーとが連結された構造であっても良い。また、メモリピラーＭＰは、それぞれが複数の導電体２３を貫通する複数のピラーがＺ方向に連結された構造であっても良い。
実施形態では、スリットＳＬＴが導電体２２〜２４を分断した構造が例示されているが、スリットＳＬＴは、導電体２４を分断していなくても良い。この場合、メモリピラーＭＰはＺ方向に複数のピラーが連結された構造を有し、例えば下方に設けられたピラーが導電体２２及び２３を貫通し、上方に設けられたピラーが導電体２４を貫通する。そして、導電体２４は、例えばスリットＳＬＴと異なるスリットによって分断され、複数に分割された導電体２４のそれぞれが選択ゲート線ＳＧＤとして機能する。
実施形態では、半導体メモリ１がメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が設けられた構造を有する場合を例に説明したが、これに限定されない。例えば、半導体メモリ１は、半導体基板２０上にメモリセルアレイ１０及びセンスアンプモジュール１６が、半導体基板２０の表面に平行な方向に隣り合って形成された構造であっても良い。この場合にメモリピラーＭＰは、例えばメモリピラーＭＰの底面を介して半導体３１とソース線ＳＬとが電気的に接続される。
尚、メモリセルアレイ１０の構造は、その他の構造であってもよい。その他のメモリセルアレイ１０の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号に記載されている。“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体メモリ、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜２５…導電体、３０…コア部材、３１…半導体、３２…積層膜、３３…トンネル酸化膜
３４…絶縁膜、３５…ブロック絶縁膜、３６…ブロック絶縁膜、４０…絶縁体、５０〜５２…導電部、６０…絶縁層、６１…導電体、６２…犠牲部材、６３…導電体、６４…絶縁層、６５…導電体、６６…絶縁層、６７…犠牲部材、６８…絶縁層、６９…金属膜、７０…絶縁層、７１…導電体、ＳＥ１，ＳＥ２…シーム、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…選択ゲート線

Claims (5)

  1. 第１方向に沿って交互に積層された第１導電体及び第１絶縁体と、
    各々が前記積層された第１導電体及び第１絶縁体を貫通し、各々が前記第１方向に沿って延伸した半導体と、前記半導体の側面を囲むトンネル絶縁膜と、前記トンネル絶縁膜の側面を囲む第２絶縁体と、前記第２絶縁体の側面を囲むブロック絶縁膜と、を含む複数のメモリピラーと、
    を備え、
    前記複数のメモリピラーは、第１メモリピラーを含み、
    前記積層された第１絶縁体は、前記第１方向に隣り合う第１層と、第２層とを含み、
    前記第１層と前記第２層との間の第１導電体は、前記第１層と前記第２層とのそれぞれに接し且つ前記第１方向と交差する第２方向に沿って広がる第１導電部と、前記第１メモリピラーのブロック絶縁膜と前記第１導電部との間に設けられ且つ前記ブロック絶縁膜と前記第１導電部とのそれぞれに接した導電部であって、前記第１導電部と同じ材料で形成された第２導電部と、前記第１メモリピラーの前記ブロック絶縁膜と前記第１導電部との間で前記第１方向に沿って前記第２導電部を挟むように設けられた１対の導電部であって、前記第１導電部及び前記第２導電部と異なる材料で形成された第１異種導電部と、を含む、半導体メモリ。
  2. 前記複数のメモリピラーは、前記第１メモリピラーと隣り合う第２メモリピラーをさらに含み、
    前記第１層と前記第２層との間の前記第１導電体は、
    前記第２メモリピラーのブロック絶縁膜と前記第１導電部との間に設けられ且つ前記第２メモリピラーの前記ブロック絶縁膜と前記第１導電部とのそれぞれに接した導電部であって、前記第１導電部と同じ材料で形成された第３導電部と、前記第２メモリピラーの前記ブロック絶縁膜と前記第１導電部との間で前記第１方向に沿って前記第３導電部を挟むように設けられた１対の導電部であって、前記第１乃至前記第３導電部と異なる材料で形成された第２異種導電部と、をさらに含み、
    前記第１導電部は、前記第１メモリピラーと前記第２メモリピラーとの間で、前記第１方向に沿って延伸したシームを含む、
    請求項１に記載の半導体メモリ。
  3. 第１方向に沿って交互に積層された第１導電体及び第１絶縁体と、
    各々が前記積層された第１導電体及び第１絶縁体を貫通し、各々が前記第１方向に沿って延伸した半導体と、前記半導体の側面を囲むトンネル絶縁膜と、前記トンネル絶縁膜の側面を囲む第２絶縁体と、前記第２絶縁体の側面を囲むブロック絶縁膜と、を含む複数のメモリピラーと、
    を備え、
    前記複数のメモリピラーは、第１メモリピラーを含み、
    前記積層された第１絶縁体は、前記第１方向に隣り合う第１層と、第２層とを含み、
    前記第１層と前記第２層との間の第１導電体は、前記第１層と前記第２層とのそれぞれに接し且つ前記第１方向と交差する第２方向に沿って広がる第１導電部と、前記第１メモリピラーのブロック絶縁膜と前記第１導電部との間に設けられ且つ前記ブロック絶縁膜と前記第１導電部とのそれぞれに接した導電部であって、前記第１導電部と同じ材料で形成された第２導電部と、を含み、
    前記第１メモリピラーの前記ブロック絶縁膜と前記第１導電部との間の一部分は、空間を含む、半導体メモリ。
  4. 前記複数のメモリピラーは、前記第１メモリピラーと隣り合う第２メモリピラーをさらに含み、
    前記第１層と前記第２層との間の前記第１導電体は、
    前記第２メモリピラーのブロック絶縁膜と前記第１導電部との間に設けられ且つ前記第２メモリピラーの前記ブロック絶縁膜と前記第１導電部とのそれぞれに接した導電部であって、前記第１導電部と同じ材料で形成された第３導電部をさらに含み、
    前記第１導電部は、前記第１メモリピラーと前記第２メモリピラーとの間で、前記第１方向に沿って延伸したシームを含む、
    請求項３に記載の半導体メモリ。
  5. 前記第１導電部と前記第２導電部との間には、境界が形成される、
    請求項１乃至請求項４のいずれか一項に記載の半導体メモリ。
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