CN110707094B - 半导体存储器及其制造方法 - Google Patents

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Abstract

实施方式涉及一种半导体存储器及其制造方法。半导体存储器包含交替地积层的第1导电体及第1绝缘体、以及存储柱。存储柱贯通第1导电体及第1绝缘体，且包含半导体、隧道绝缘膜、第2绝缘体、及阻挡绝缘膜。第1绝缘体包含有在第1方向相邻的第1、2层。第1、2层间的第1导电体包含第1、2导电部及异质导电部。第1导电部与第1、2层分别相接且沿着与第1方向交叉的第2方向扩展。第2导电部设置在阻挡绝缘膜与第1导电部之间且与阻挡绝缘膜及第1导电部分别相接，由与第1导电部相同的材料形成。异质导电部(51)是以在阻挡绝缘膜与第1导电部之间沿着第1方向隔着第2导电部的方式设置的1对导电部，由与第1、2导电部不同的材料形成。

Description

半导体存储器及其制造方法
[相关申请案]
本申请案享有以日本专利申请案2018-129771号(申请日：2018年7月9日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
实施方式涉及一种半导体存储器及其制造方法。
背景技术
已知有能够非易失地存储数据的NAND(Not And，与非)型闪速存储器。
发明内容
实施方式提供一种能够降低字线的电阻值的半导体存储器及其制造方法。
实施方式的半导体存储器包含沿着第1方向交替地积层的第1导电体及第1绝缘体、以及多个存储柱。多个存储柱分别贯通所积层的第1导电体及第1绝缘体。多个存储柱分别包含沿着第1方向延伸的半导体、包围半导体的侧面的隧道绝缘膜、包围隧道绝缘膜的侧面的第2绝缘体、及包围第2绝缘体的侧面的阻挡绝缘膜。多个存储柱包含第1存储柱。所积层的第1绝缘体包含有在第1方向相邻的第1层及第2层。第1层与第2层之间的第1导电体包含第1及第2导电部、以及异质导电部。第1导电部与第1层及第2层分别相接且沿着与第1方向交叉的第2方向扩展。第2导电部是设置在第1存储柱的阻挡绝缘膜与第1导电部之间且与阻挡绝缘膜及第1导电部分别相接的导电部，由与第1导电部相同的材料形成。异质导电部是以在第1存储柱的阻挡绝缘膜与第1导电部之间沿着第1方向隔着第2导电部的方式设置的1对导电部，由与第1导电部及第2导电部不同的材料形成。
附图说明
图1是表示实施方式的半导体存储器的构成例的框图。
图2是表示实施方式的半导体存储器所具备的存储单元阵列的电路构成的一例的电路图。
图3是表示实施方式的半导体存储器所具备的存储单元阵列的平面布局的一例的俯视图。
图4是表示实施方式的半导体存储器所具备的存储单元阵列的截面构造的一例的剖视图。
图5是表示实施方式的半导体存储器所具备的存储单元阵列的更详细的截面构造的一例的剖视图。
图6是表示实施方式的半导体存储器所具备的存储柱的截面构造的一例的剖视图。
图7是表示实施方式的半导体存储器所具备的存储柱的截面构造的一例的剖视图。
图8是表示实施方式的半导体存储器所具备的存储柱的截面构造的一例的剖视图。
图9是表示实施方式的半导体存储器的制造步骤的一例的存储单元阵列的剖视图。
图10是表示实施方式的半导体存储器的制造步骤的一例的存储单元阵列的剖视图。
图11是表示实施方式的半导体存储器的制造步骤的一例的存储单元阵列的剖视图。
图12是表示实施方式的半导体存储器的制造步骤的一例的存储单元阵列的剖视图。
图13是表示实施方式的半导体存储器的制造步骤的一例的存储单元阵列的剖视图。
图14是表示实施方式的半导体存储器的制造步骤的一例的存储单元阵列的更详细的剖视图。
图15是表示实施方式的半导体存储器的制造步骤的一例的存储单元阵列的剖视图。
图16是表示实施方式的半导体存储器的制造步骤的一例的存储单元阵列的更详细的剖视图。
图17是表示实施方式的半导体存储器的制造步骤的一例的存储单元阵列的剖视图。
图18是表示实施方式的半导体存储器的制造步骤的一例的存储单元阵列的更详细的剖视图。
图19是表示实施方式的半导体存储器的制造步骤的一例的存储单元阵列的剖视图。
图20是表示实施方式的半导体存储器的制造步骤的一例的存储单元阵列的剖视图。
图21是表示实施方式的半导体存储器的制造步骤的一例的存储单元阵列的剖视图。
图22是表示实施方式的半导体存储器的制造步骤的一例的存储单元阵列的剖视图。
图23是表示实施方式的半导体存储器的制造步骤的一例的存储单元阵列的更详细的剖视图。
图24是表示实施方式的半导体存储器的制造步骤的一例的存储单元阵列的剖视图。
图25是表示实施方式的半导体存储器的制造步骤的一例的存储单元阵列的更详细的剖视图。
图26是表示实施方式的半导体存储器的制造步骤的一例的存储单元阵列的剖视图。
图27是表示实施方式的比较例的半导体存储器所具备的存储单元阵列的截面构造的一例的剖视图。
图28是表示实施方式的比较例的半导体存储器中的积层配线的形成过程的一例的图。
图29是表示实施方式的半导体存储器中的积层配线的形成过程的一例的图。
图30是表示实施方式的半导体存储器中的存储单元晶体管的效果的一例的图。
图31是表示实施方式的变化例的半导体存储器所具备的存储单元阵列的截面构造的一例的剖视图。
图32是表示实施方式的变化例的半导体存储器所具备的存储柱的截面构造的一例的剖视图。
图33是表示实施方式的变化例的半导体存储器中的积层配线的形成过程的一例的图。
具体实施方式
以下，参照附图对实施方式进行说明。各实施方式例示了用来使发明的技术性思想具体化的装置或方法。附图为示意性或概念性图，各附图的尺寸及比率等未必与实物相同。本发明的技术思想并不由构成要素的形状、构造、配置等而特定。
此外，在以下的说明中，关于具有大致相同的功能及构成的构成要素标注相同符号。构成参照符号的文字之后的数字通过包含相同的文字的参照符号来参照，且为了将具有相同的构成的要素彼此区别而使用。同样地，构成参照符号的数字之后的文字通过包含相同的数字的参照符号来参照，且为了将具有相同的构成的要素彼此区别而使用。在无须将由包含相同的文字或数字的参照符号所示的要素相互区别的情况下，这些要素分别通过仅包含文字或数字的参照符号来参照。
[1]实施方式
以下，对实施方式的半导体存储器1进行说明。
[1-1]半导体存储器1的构成
[1-1-1]半导体存储器1的整体构成
半导体存储器1例如为能够非易失地存储数据的NAND型闪速存储器。半导体存储器1例如由外部的存储器控制器2来控制。图1表示实施方式的半导体存储器1的构成例。
如图1所示，半导体存储器1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15、以及感测放大器模块16。
存储单元阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK是能够非易失地存储数据的多个存储单元的集合，例如用作数据的删除单位。
另外，在存储单元阵列10，设置着多条位线及多条字线。各存储单元例如与1条位线及1条字线建立关联。关于存储单元阵列10的详细构成将在下文叙述。
指令寄存器11保存半导体存储器1从存储器控制器2接收的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作、删除动作等的命令。
地址寄存器12保存半导体存储器1从存储器控制器2接收的地址信息ADD。地址信息ADD例如包含区块地址BA、页地址PA及列地址CA。例如，区块地址BA、页地址PA及列地址CA分别用于区块BLK、字线及位线的选择。
定序器13对半导体存储器1整体的动作进行控制。例如，定序器13基于保存在指令寄存器11中的指令CMD对驱动器模块14、行解码器模块15及感测放大器模块16等进行控制，执行读出动作、写入动作、删除动作等。
驱动器模块14产生读出动作、写入动作、删除动作等中所使用的电压。而且，驱动器模块14例如基于保存在地址寄存器12中的页地址PA，对与所选择的字线对应的信号线施加所产生的电压。
行解码器模块15基于保存在地址寄存器12的区块地址BA，选择对应的存储单元阵列10内的1个区块BLK。而且，行解码器模块15例如将施加至与所选择的字线对应的信号线的电压传送至所选择的区块BLK内的已被选择的字线。
感测放大器模块16在写入动作中，根据从存储器控制器2接收的写入数据DAT，对各位线施加所期望的电压。另外，感测放大器模块16在读出动作中，基于位线的电压判定存储在存储单元中的数据，将判定结果作为读出数据DAT传送至存储器控制器2。
半导体存储器1与存储器控制器2之间的通信例如支持NAND接口标准。例如，在半导体存储器1与存储器控制器2之间的通信中，使用指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、就绪忙碌信号RBn及输入输出信号I/O。
指令锁存使能信号CLE是表示半导体存储器1所接收的输入输出信号I/O为指令CMD的信号。地址锁存使能信号ALE是表示半导体存储器1所接收的信号I/O为地址信息ADD的信号。写入使能信号WEn是对半导体存储器1命令输入输出信号I/O的输入的信号。读出使能信号REn是对半导体存储器1命令输入输出信号I/O的输出的信号。
就绪忙碌信号RBn是将半导体存储器1为受理来自存储器控制器2的命令的就绪状态或不受理命令的忙碌状态通知给存储器控制器2的信号。输入输出信号I/O例如为8比特宽度的信号，可包含指令CMD、地址信息ADD、数据DAT等。
以上所说明的半导体存储器1及存储器控制器2也可由它们的组合而构成1个半导体装置。作为此种半导体装置，例如可列举像SDTM卡一样的存储卡或SSD(solid statedrive，固态驱动器)等。
[1-1-2]存储单元阵列10的电路构成
图2是将存储单元阵列10中所包含的多个区块BLK中1个区块BLK抽出而表示实施方式的半导体存储器1所具备的存储单元阵列10的电路构成的一例。
如图2所示，区块BLK例如包含4个串组件SU0～SU3。各串组件SU包含多个NAND串NS。
多个NAND串NS分别与位线BL0～BLm(m为1以上的整数)建立关联。各NAND串NS例如包含存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。
存储单元晶体管MT包含控制栅极及电荷储存层，且非易失地保存数据。选择晶体管ST1及ST2分别用于各种动作时的串组件SU及区块BLK的选择。
在各NAND串NS中，存储单元晶体管MT0～MT7串联连接于选择晶体管ST1及ST2间。在同一区块BLK中，存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。
在各NAND串NS中，选择晶体管ST1的漏极连接于被建立关联的位线BL，选择晶体管ST1的源极连接于串联连接的存储单元晶体管MT0～MT7的一端。在同一区块BLK中，串组件SU0～SU3内的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。
在各NAND串NS中，选择晶体管ST2的漏极连接于串联连接的存储单元晶体管MT0～MT7的另一端。在同一区块BLK中，选择晶体管ST2的源极共通连接于源极线SL，选择晶体管ST2的栅极共通连接于选择栅极线SGS。
在以上所说明的存储单元阵列10的电路构成中，位线BL例如在与每个区块BLK对应的多个NAND串NS间共通连接。源极线SL例如在多个区块BLK间共通连接。
在1个串组件SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如被称为单元组件CU。例如，将包含分别存储1比特数据的存储单元晶体管MT的单元组件CU的存储容量定义为“1页数据”。单元组件CU根据存储单元晶体管MT所存储的数据的比特数，可具有2页数据以上的存储容量。
此外，实施方式的半导体存储器1所具备的存储单元阵列10的电路构成并不限定于以上所说明的构成。例如，各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数分别可设计为任意的个数。各区块BLK所包含的串组件SU的个数可设计为任意的个数。
[1-1-3]存储单元阵列10的构造
以下，对实施方式中的存储单元阵列10的构造的一例进行说明。
此外，在以下所参照的附图中，X方向对应于字线WL的延伸方向，Y方向对应于位线BL的延伸方向，Z方向对应于相对于形成着半导体存储器1的半导体衬底20的表面的铅垂方向。
另外，在以下所参照的剖视图中，为了容易观察图而适当省略绝缘层(层间绝缘膜)、配线、接点等构成要素。另外，在俯视图中，为了容易观察图而适当附加影线。附加在俯视图中的影线未必与附加着影线的构成要素的素材或特性关联。
图3是将与串组件SU0及SU1分别对应的构造体抽出而表示实施方式的半导体存储器1所具备的存储单元阵列10的平面布局的一例。
如图3所示，在形成着存储单元阵列10的区域，例如包含多个狭缝SLT、多个串组件SU、多条位线BL。
多个狭缝SLT分别在X方向延伸，且排列在Y方向。于在Y方向相邻的狭缝SLT间，例如配置1个串组件SU。
各串组件SU包含多个存储柱MP。多个存储柱MP例如沿着X方向配置为锯齿状。存储柱MP的每一个例如作为1个NAND串NS而发挥功能。
多条位线BL分别在Y方向延伸，且排列在X方向。例如，各位线BL以针对每个串组件SU至少与1个存储柱MP重叠的方式配置。具体来说，在各存储柱MP中，例如重叠着2条位线BL。
在与存储柱MP重叠的多条位线BL中的1条位线BL与该存储柱MP之间，设置着接点CP。各存储柱MP经由接点CP与所对应的位线BL电连接。
此外，设置在相邻的狭缝SLT间的串组件SU的个数可设计为任意的个数。图3所示的存储柱MP的个数及配置只不过为一例，存储柱MP可设计为任意的个数及配置。与各存储柱MP重叠的位线BL的条数可设计为任意的条数。
图4是沿着图3的IV-IV线的剖视图，且表示实施方式的半导体存储器1所具备的存储单元阵列10的截面构造的一例。
如图4所示，在形成着存储单元阵列10的区域，例如包含导电体21～25、存储柱MP、接点CP、以及狭缝SLT。
具体来说，在半导体衬底20的上方，隔着绝缘层设置着导电体21。例如，导电体21形成为沿着XY平面扩展的板状，且用作源极线SL。导电体21例如包含多晶硅(Si)。
虽然图示省略，但是在半导体衬底20与导电体21之间的区域，例如设置着感测放大器模块16等电路。
在导电体21的上方，隔着绝缘层设置着导电体22。例如，导电体22形成为沿着XY平面扩展的板状，且用作选择栅极线SGS。导电体22例如包含多晶硅(Si)。
在导电体22的上方，绝缘层与导电体23交替地积层。例如，导电体23形成为沿着XY平面扩展的板状。所积层的多个导电体23从半导体衬底20侧起依次分别用作字线WL0～WL7。导电体23例如包含钨(W)。
在最上层的导电体23的上方，隔着绝缘层设置着导电体24。导电体24例如形成为沿着XY平面扩展的板状，且用作选择栅极线SGD。导电体24例如包含多晶硅(Si)。
在导电体24的上方，隔着绝缘层设置着导电体25。例如，导电体25形成为沿着Y方向延伸的线状，且用作位线BL。也就是说，在未图示的区域中多个导电体25沿着X方向排列。导电体25例如包含铜(Cu)。
存储柱MP形成为沿着Z方向延伸的柱状，例如贯通导电体22～24。具体来说，存储柱MP的上端例如包含于设置着导电体24的层与设置着导电体25的层之间的层。存储柱MP的下端例如包含于设置着导电体21的层。
另外，存储柱MP例如包含核心部件30、半导体31及积层膜32。
核心部件30形成为沿着Z方向延伸的柱状。核心部件30的上端例如包含于比设置着导电体24的层靠上层中。核心部件30的下端例如包含于设置着导电体21的层。核心部件30例如包含氧化硅(SiO2)等绝缘体。
核心部件30由半导体31覆盖。半导体31经由存储柱MP的侧面而与导电体21接触。半导体31例如为多晶硅(Si)。积层膜32除了覆盖导电体21与半导体31接触的部分以外，还覆盖半导体31的侧面及底面。
在半导体31上设置着柱状的接点CP。在接点CP的上表面，接触着1个导电体25，也就是说1条位线BL。此外，存储柱MP与导电体25之间既可经由2个以上的接点电连接，也可经由其它配线电连接。
狭缝SLT形成为沿着Z方向延伸的板状，例如将导电体22～24分断。具体来说，狭缝SLT的上端例如包含于包含存储柱MP的上端的层与设置着导电体25的层之间的层。狭缝SLT的下端例如包含于设置着导电体21的层。
在狭缝SLT的内部，设置着绝缘体40。绝缘体40例如包含氧化硅(SiO2)等绝缘物。此外，绝缘体40也可由多种绝缘物构成。例如，也可在狭缝SLT填埋氧化硅之前，形成氮化硅(SiN)作为狭缝SLT的侧壁。
在以上所说明的存储柱MP的构成中，例如存储柱MP与导电体22交叉的部分作为选择晶体管ST2而发挥功能。存储柱MP与导电体23交叉的部分作为存储单元晶体管MT而发挥功能。存储柱MP与导电体24交叉的部分作为选择晶体管ST1而发挥功能。也就是说，半导体31作为存储单元晶体管MT以及选择晶体管ST1及ST2各自的通道而发挥功能。
图5是实施方式的半导体存储器1所具备的存储单元阵列10的更详细的剖视图，且将形成着1条字线WL的配线层与隔着该配线层的2个绝缘层INS抽出表示。
如图5所示，存储柱MP在形成着字线WL的配线层中包含凸部TP。也就是说，存储柱MP在贯通字线WL的部分中，具有由隔着该字线WL的2个绝缘层INS夹持的部分。
存储柱MP内的积层膜32例如包含隧道氧化膜33、绝缘膜34、以及阻挡绝缘膜35及36。
隧道氧化膜33以覆盖半导体31的侧面及底面的方式设置。绝缘膜34以覆盖隧道氧化膜33的侧面及底面的方式设置。绝缘膜34用作存储单元晶体管MT的电荷储存层。绝缘膜34例如包含氮化硅(SiN)。
阻挡绝缘膜35以覆盖绝缘膜34的侧面及底面的方式设置。阻挡绝缘膜36以覆盖阻挡绝缘膜35的侧面及底面的方式设置。阻挡绝缘膜35例如包含氧化硅(SiO2)。阻挡绝缘膜36例如包含氧化铝(Al2O3)。
用作字线WL的导电体23例如包含导电部50～52。
导电部50及51分别设置在阻挡绝缘膜36的侧面。具体来说，分别设置着：与上层绝缘层INS及阻挡绝缘膜36分别接触的导电部51、与下层绝缘层INS及阻挡绝缘膜36分别接触的导电部51、及在该配线层中夹在上层导电部51与下层导电部51之间且与阻挡绝缘膜36接触的导电部50。
导电部50例如包含钨(W)。导电部51例如包含氮化钛(TiN)，在半导体存储器1的制造步骤中用作障壁金属。在实施方式的半导体存储器1中，仅在存储柱MP的外周附近，设置着导电部50及导电部51。
具体来说，在与半导体衬底20的表面平行且包含导电部50的截面中，存储柱MP的中心与在和该存储柱MP相接的导电部50最远离该存储柱MP的部分之间的间隔比相邻的存储柱MP的中心间的间隔(MP Pitch)的一半短。
同样地，在与半导体衬底20的表面平行且包含导电部51的截面中，存储柱MP的中心与在和该存储柱MP相接的导电部51最远离该存储柱MP的部分之间的间隔比相邻的存储柱MP的中心间的间隔(MP Pitch)的一半短。
在导电部50及51的侧面，设置着导电部52。具体来说，导电部52例如在形成着导电体23的区域中除了形成着导电部50及51的区域以外的区域，沿着XY平面扩展地设置。在实施方式的半导体存储器1中，导电部52与上层绝缘层INS及下层绝缘层INS分别相接。导电部52例如包含钨(W)，包含与导电部51相同的金属材料。
如果对以上所说明的导电体23(导电部50～52)的构造换句话说，那么上层绝缘层INS与下层绝缘层INS之间的导电部52是与上层绝缘层INS及下层绝缘层INS分别相接且沿着XY平面扩展的导电部。导电部50是设置在存储柱MP的阻挡绝缘膜36与导电部52之间且与该阻挡绝缘膜36及导电部52分别相接的导电部，由与导电部52相同的材料形成。导电部51是以在存储柱MP的阻挡绝缘膜36与导电部52之间例如沿着Z方向隔着导电部50的方式设置的1对导电部，且是由与导电部50及52不同的材料形成的异质导电部。
在导电部52，在相邻的存储柱MP间，例如形成着在Z方向延伸的缝隙SE1。这样，在实施方式的半导体存储器1中缝隙SE1纵向形成。在缝隙SE1的区域，既可包含空隙，也可不包含空隙。
此外，在存储柱MP与狭缝SLT之间的区域中，不在导电部52形成缝隙。设置在存储柱MP与狭缝SLT间的导电部52的端部EP既可与狭缝SLT部分相接，也可不与狭缝SLT部分相接。也就是说，狭缝SLT内的绝缘体40也可具有夹在上层绝缘层INS与下层绝缘层INS之间的部分。
以下，使用图6、图7、及图8，对与半导体衬底20的表面平行的截面中的存储柱MP的构造的一例进行说明。图6是沿着图5的VI-VI线的剖视图，且表示包含导电部50的层中的存储柱MP及字线WL的截面构造的一例。图7是沿着图5的VII-VII线的剖视图，且表示包含导电部51的层中的存储柱MP及字线WL的截面构造的一例。图8是沿着图5的VIII-VIII线的剖视图，且表示包含绝缘层INS的层中的存储柱MP的截面构造的一例。
如图6所示，在包含导电部50的层中，核心部件30设置在存储柱MP的中央部。半导体31包围核心部件30的侧面。隧道氧化膜33包围半导体31的侧面。绝缘膜34包围隧道氧化膜33的侧面。阻挡绝缘膜35包围绝缘膜34的侧面。阻挡绝缘膜36包围阻挡绝缘膜35的侧面。导电部50包围阻挡绝缘膜36的侧面。导电部52包围导电部50的侧面。
如图7所示，包含导电部51的层中的存储柱MP的构造与使用图6所说明的存储柱MP的构造相同。导电部51包围阻挡绝缘膜36的侧面。导电部52包围导电部51的侧面。
如图8所示，包含绝缘层INS的层中的存储柱MP的构造与使用图6所说明的存储柱MP的构造相同。绝缘层INS包围阻挡绝缘膜36的侧面。
在以上所说明的存储单元阵列10的构造中，导电体23的个数基于字线WL的条数来设计。也可对选择栅极线SGS，分配设置为多层的多个导电体22。在选择栅极线SGS设置为多层的情况下，也可使用与导电体22不同的导电体。也可对选择栅极线SGD，分配设为多层的多个导电体24。
[1-2]半导体存储器1的制造方法
图9～图26分别表示第1实施方式的半导体存储器1的制造步骤中的与存储单元阵列10对应的构造体的截面构造的一例。以下，使用图9～图26，对从源极线SL部分的形成到狭缝SLT内部的绝缘体40的形成为止的一系列制造步骤的一例依次进行说明。
首先，如图9所示，形成与源极线SL对应的积层构造。具体来说，在半导体衬底20上，形成绝缘层60。虽然图示省略，但是在绝缘层60内例如形成行解码器模块15或感测放大器模块16等电路。
并且，在绝缘层60上，依次形成导电体61、牺牲部件62、导电体63及绝缘层64。导电体61及63分别包含例如多晶硅(Si)。作为牺牲部件62，选择相对于导电体61及63的每一个能够使蚀刻选择比变大的材料。
在本步骤中，在形成着导电体61、牺牲部件62及导电体63的配线层，通过下述步骤形成用作源极线SL的导电体的组。
接着，如图10所示，将导电体65与多个牺牲部件67积层。具体来说，在绝缘层64上，形成导电体65。在导电体65上，将绝缘层66及牺牲部件67交替地积层。在最上层的牺牲部件67上，形成绝缘层68。
形成牺牲部件67的层数例如与积层的字线WL及选择栅极线SGD的层数对应。导电体65例如包含多晶硅(Si)。导电体65例如对应于使用图4所说明的导电体22，且用作选择栅极线SGS。绝缘层66及68例如分别包含氧化硅(SiO2)。牺牲部件67例如包含氮化硅(SiN)。
接着，如图11所示，形成存储孔MH。具体来说，首先，利用光刻法等，在绝缘层68上，形成将形成存储柱MP的区域开口的掩模。然后，执行使用所形成的掩模的各向异性蚀刻，形成存储孔MH。
在本步骤的蚀刻中，存储孔MH贯通绝缘层68、多个牺牲部件67、多个绝缘层66、导电体65、绝缘层64、导电体63及牺牲部件62的每一个。而且，存储孔MH的底部例如在形成着导电体61的层内停止。作为本步骤中的蚀刻方法，例如使用RIE(Reactive IonEtching，反应性离子蚀刻)。
此外，在本步骤的蚀刻中，导电体65也可用作蚀刻终止层。通过将导电体65用作蚀刻终止层，可抑制存储孔MH的底部过分地进入至导电体61的内部，进而可抑制多个存储孔MH的底部的位置不均。
接着，如图12所示，经由存储孔MH将牺牲部件67的一部分去除。牺牲部件67的去除量例如以相邻的存储孔MH间不会经由去除了牺牲部件67的空间而相连的方式调整。换句话说，以设置在相邻的存储孔MH间的牺牲部件67不完全被去除的方式调整。
在本步骤中，作为去除牺牲部件67的方法，例如使用湿式蚀刻。以下，在本步骤中，将去除了牺牲部件67的空间称为存储孔MH的凹部HE。
接着，如图13所示，在存储孔MH内与绝缘层68上分别形成金属膜69。金属膜69如图14所示包含导电部50及51。在本步骤中，导电部51与导电部50依次形成。
导电部51沿着凹部HE形成。在本步骤中，形成在凹部HE的导电部50具有如下部分，该部分被与相邻的绝缘层66中的上层绝缘层66相接的导电部51的部分和与下层绝缘层66相接的导电部51的部分夹着。
在本步骤中，导电部51例如用作形成导电部50时的障壁金属。也就是说，导电部51例如在形成导电部50(例如钨)时，抑制杂质注入至绝缘层66等的内部，进而可使所形成的导电部50的密接性提高。
接着，如图15所示，除凹部HE内的一部分以外，去除分别形成在存储孔MH内与绝缘层68上的金属膜69。残留在凹部HE内的金属膜69如图16所示包含导电部50及51。例如，通过本步骤在凹部HE内露出的金属膜69的面与存储孔MH的中央部的间隔比和存储孔MH相接的绝缘层66的面与存储孔MH的中央部的间隔宽。
接着，如图17所示，在存储孔MH内形成存储柱MP，在形成在半导体衬底20上的构造体的上表面形成绝缘层70。具体来说，例如，积层膜32(阻挡绝缘膜36及35、绝缘膜34、以及隧道氧化膜33)、半导体31及核心部件30依序分别形成在绝缘层68的上表面与存储孔MH的内壁。
然后，将形成在比绝缘层68的上表面靠上层的核心部件30、半导体31及积层膜32去除，将设置在存储孔MH的上部的核心部件30去除。此外，该“存储孔MH的上部”对应于包含在比设置在最上层的牺牲部件67的上表面靠上层中的部分。然后，在各存储孔MH的内部去除了核心部件30的区域形成半导体31，在形成在半导体衬底20上的构造体的上表面形成绝缘层70。
根据本步骤，如图18所示，形成具有凸部TP且设置在凸部TP的阻挡绝缘膜36与金属膜69相接的存储柱MP。
接着，如图19所示，形成狭缝SLT。具体来说，首先，利用光刻法等，在绝缘层70上，形成将形成狭缝SLT的区域开口的掩模。然后，执行使用所形成的掩模的各向异性蚀刻，形成狭缝SLT。
在本步骤的蚀刻中，狭缝SLT例如贯通绝缘层70、绝缘层68、多个牺牲部件67、多个绝缘层66、导电体65、绝缘层64、导电体63及牺牲部件62的每一个。而且，狭缝SLT的底部例如在形成着导电体61的层内停止。狭缝SLT的底部只要至少到达至设置着牺牲部件62的层即可。作为本步骤中的蚀刻方法，例如使用RIE(Reactive Ion Etching)。
接着，如图20所示，通过经由狭缝SLT的蚀刻将牺牲部件62选择性地去除。然后，继续经由去除了牺牲部件62的区域，将设置在存储柱MP的侧面的积层膜32的一部分去除。
结果，在去除了牺牲部件62的层中，存储柱MP内的半导体31露出。作为本步骤中的牺牲部件62的去除方法，例如使用利用与导电体61及63相比牺牲部件62的选择比较大的水溶液的湿式蚀刻。
接着，如图21所示，形成导电体71。具体来说，例如利用CVD(Chemical VaporDeposition，化学气相沉积)，在去除了牺牲部件62的空间形成导电体71，然后进行回蚀。
结果，存储柱MP内的半导体31与导电体61、71及63的组电连接。导电体61、71及63的组例如对应于使用图4所说明的导电体21，且用作源极线SL。作为导电体71，例如形成掺杂着磷的多晶硅。
接着，如图22所示，将牺牲部件67去除。具体来说，首先，将在狭缝SLT内露出的导电体61、71、63及65(例如多晶硅)的表面氧化，形成未图示的氧化保护膜。
然后，例如利用热磷酸进行湿式蚀刻，将牺牲部件67去除。去除了牺牲部件67的构造体例如利用多个存储柱MP来维持其立体构造。
在本步骤中，如图23所示，金属膜69的一部分利用经由狭缝SLT的蚀刻被去除。具体来说，在设置在凸部TP附近的金属膜69中，经由去除了牺牲部件67的区域将导电部51的一部分去除，而导电部50露出。
接着，如图24所示，在去除了牺牲部件67的空间形成导电部52。具体来说，如图25所示，例如，利用选择性的CVD(Chemical Vapor Deposition)，使导电部50中所包含的金属材料选择性地生长(再生长)。结果，导电部52从导电部50的表面生长，形成导电部52。
在本步骤中，导电部52例如以在相邻的存储柱MP间接触且导电部52的端部EP到达至狭缝SLT的附近为止的方式生长。此外，导电部52的端部EP的位置只要至少在设置在相邻的配线层的导电部52间不短路即可，可设计为任意的位置。
这样，导电部52作为通过使导电部50再生长而形成的金属配线。导电部50与导电部52由于形成方法不同，所以存在粒径不同的情况。可在导电部50与导电部52之间形成交界。通过本步骤形成在多个配线层的导电部50～52的组例如用作字线WL或选择栅极线SGD。
接着，如图26所示，在狭缝SLT内形成绝缘体40。在本步骤中，也可在狭缝SLT内填埋绝缘体40之前，形成氮化硅等作为狭缝SLT的侧壁。
通过以上所说明的制造步骤，分别形成NAND串NS与连接于NAND串NS的源极线SL、选择栅极线SGS及SGD、以及字线WL。以下，将牺牲部件67置换为例如导电部52的处理称为配线的置换处理。
此外，以上所说明的制造步骤只不过为一例，也可在各制造步骤之间插入其它处理。例如，在选择性地形成导电部52时的选择比小的情况下，也可在使用图24及图25所说明的步骤之后插入回蚀步骤，将可能会形成在狭缝SLT内的金属等去除。
[1-3]实施方式的效果
根据实施方式的半导体存储器1，能够降低半导体存储器1中的字线WL的电阻值。以下，使用比较例对实施方式的半导体存储器1的效果的详细情况进行说明。
图27是表示实施方式的比较例的半导体存储器所具备的存储单元阵列的截面构造的一例。如图27所示，比较例中的存储单元阵列的截面构造相对于实施方式中的存储单元阵列10的截面构造，存储柱MP及狭缝SLT的构造以及与字线WL对应的导电体的构造不同。
具体来说，在比较例的半导体存储器中，阻挡绝缘膜36与导电部51并非在存储柱MP的形成时形成，而在配线的置换处理时形成。因此，在比较例的存储柱MP中，相对于实施方式中的存储柱MP省略了阻挡绝缘膜36。
另外，在比较例的半导体存储器中，导电部51在使用狭缝SLT的配线的置换处理时形成，例如不进行像实施方式那样在存储孔MH形成凹部HE且在凹部HE残留金属膜69的处理。因此，在比较例的存储柱MP中，例如不形成像实施方式中的存储柱MP那样的凸部TP。
而且，比较例的半导体存储器中的导电部52例如利用CVD(Chemical VaporDeposition)形成在障壁金属(导电部51)的表面，所以并非形成像实施方式那样的纵向缝隙SE1，而形成横向缝隙SE2。在比较例中，缝隙SE2不仅形成在相邻的存储柱MP间，也形成在存储柱MP与狭缝SLT间。形成在存储柱MP与狭缝SLT间的缝隙SE2例如与形成在狭缝SLT内的绝缘体40接触。
图28表示在实施方式的比较例的半导体存储器中在使用狭缝SLT的配线的置换处理中形成导电部52的过程的一例。以下，将去除了牺牲部件67的区域中与狭缝SLT相接的部分称为开口部分OP。
如图28(1)所示，在比较例中，在将牺牲部件67去除之后，依次形成阻挡绝缘膜36与导电部51。接着，形成导电部52。在该步骤中，导电部52如图28(2)所示形成在导电部51的表面。
如果处理进展，那么如图28(3)所示，形成例如形成着牺牲部件67的空间整体被所生长的导电部52填埋的构造。然后，如图28(4)所示，形成在狭缝SLT内的导电部52利用蚀刻而去除，在积层方向相邻的导电部52被电绝缘。
在以上所说明的导电部52的形成过程中，如果在开口部分OP中从上层侧及下层侧分别生长的导电部52接触而开口部分OP关闭，那么存储单元阵列内侧的导电部52的生长停止。
例如，在比较例中，在配线的置换处理时，通过在存储柱MP间的导电部52的填埋完成之前将开口部分OP关闭，存储柱MP间的导电部52的填埋有可能不完全。如果导电部52的填埋变得不完全，那么存在所形成的导电部52的体积减少，而配线电阻变高的可能性。
相对于此，在实施方式的半导体存储器1中，在执行使用狭缝SLT的配线的置换处理之前，使用存储孔MH将牺牲部件67的一部分去除，形成导电部50及51。然后，形成包含阻挡绝缘膜36的存储柱MP，在形成狭缝SLT之后执行导电部52的选择生长，也就是导电部50的再生长。
图29是表示在实施方式的半导体存储器1中，在使用狭缝SLT的配线的置换处理中形成导电部52的过程的一例。
如图29(1)所示，在实施方式中，在经由狭缝SLT将牺牲部件67去除的时间点，在开口部分OP与存储柱MP的阻挡绝缘膜36之间，形成导电部50及51。
然后，在实施方式中，导电部52通过使导电部50中所包含的金属材料选择生长(再生长)而形成。因此，在本步骤中，导电部52如图29(2)所示，从导电部50的表面横向生长。在该生长过程中，导电部52也与跟该配线层相邻的绝缘层接触。
如果处理进展，那么如图29(3)所示，例如所生长的导电部52到达至开口部分OP的附近为止，在相邻的存储柱MP间生长的导电部52彼此接触。由此，在实施方式中，形成例如形成着牺牲部件67的空间整体被所生长的导电部52填埋的构造。
这样，在实施方式的半导体存储器1中，通过选择生长来形成导电部52。因此，在本步骤中，可抑制导电部52形成在狭缝SLT的侧面部分或形成于半导体衬底20上的构造体的表面。
如上所述，在实施方式的半导体存储器1中，通过经由存储孔MH预先将牺牲部件67的一部分置换为导电部50，能够使用选择生长来作为经由狭缝SLT形成导电部52的方法。
另外，在实施方式的半导体存储器1中，通过使用选择生长，不会像比较例那样在导电部52的形成时产生将开口部分OP关闭的情况，所以能够改善导电部52的填埋性。
进而，在实施方式的半导体存储器1中，在执行使用狭缝SLT的配线的置换处理时，不形成阻挡绝缘膜36与导电部51，所以形成在相邻的绝缘层间的导电部52的体积与比较例的半导体存储器相比变多。
结果，实施方式的半导体存储器1能够抑制设置在存储单元阵列10的积层配线的配线电阻降低，例如能够降低字线的电阻值。而且，实施方式的半导体存储器1随着配线电阻的降低，能够抑制消耗电力。
此外，例如，导电部51(例如氮化钛TiN)的电阻值比导电部52(例如钨W)高。因此，在比较例中阻挡绝缘膜36包含在存储柱MP内的情况下，实施方式的半导体存储器1也会因低电阻的导电部52所占的体积与比较例相比变大，而能够使字线WL等的配线电阻与比较例相比更加降低。
以下罗列出实施方式的半导体存储器1中的其它效果。
在以上所说明的比较例中，在经由狭缝SLT将与字线WL对应的牺牲部件去除的蚀刻处理中，根据距狭缝SLT的距离，阻挡绝缘膜35曝露于蚀刻溶液的时间不同。具体来说，在远离狭缝SLT的区域(例如存储柱MP间的区域)中将牺牲部件去除的时序比将形成在狭缝SLT附近的牺牲部件去除的时序慢。
结果，形成在狭缝SLT附近的阻挡绝缘膜35曝露于蚀刻溶液的时间比形成在远离狭缝SLT的区域的阻挡绝缘膜35曝露于蚀刻溶液的时间长。在将牺牲部件去除的步骤中，选择牺牲部件的蚀刻选择比高于阻挡绝缘膜35的蚀刻溶液，但根据曝露于蚀刻溶液的时间的长度或蚀刻选择比，会根据距狭缝SLT的距离产生阻挡绝缘膜35的膜厚不均。
相对于此，在实施方式的半导体存储器1中，在存储孔MH内形成阻挡绝缘膜36。进而，在使用狭缝SLT的导电部52的形成时，阻挡绝缘膜36被像图6及图7所示那样的单环状的导电部50及51(金属膜69)包围，阻挡绝缘膜36的侧面不会曝露于蚀刻溶液。
由此，在实施方式的半导体存储器1中，与比较例的半导体存储器相比，可抑制多个存储柱MP的每一个中所包含的阻挡绝缘膜35及36的膜厚不均。
结果，实施方式的半导体存储器1与比较例的半导体存储器相比，能够抑制每个存储柱MP的特性不均，能够提高半导体存储器1所存储的数据的可靠性。
图30是表示在半导体存储器1的写入动作时施加至存储柱MP的电场的一例。如图30所示，实施方式的半导体存储器1可在形成着字线WL的层内，在半导体31形成凸部CV。
例如，如果在写入动作时对字线WL施加高电压，那么电场会集中在半导体31的凸部CV。如果产生像图示那样的电场集中，那么所对应的存储单元晶体管MT的通道-电荷储存层(绝缘膜34)间的电位差变大。结果，在实施方式的半导体存储器1中，写入效率提高，能够使写入动作高速化。
[1-4]实施方式的变化例
在以上所说明的实施方式的半导体存储器1中，在使用图23所说明的制造步骤中，例如，存在关于用于去除牺牲部件67的水溶液的蚀刻选择比，导电部51高于导电部50，且不残留导电部51的情况。以下，对实施方式的变化例的半导体存储器1的构造及效果进行说明。
图31是表示实施方式的变化例的半导体存储器1所具备的存储单元阵列10的截面构造的一例。如图31所示，变化例中的存储单元阵列10相对于实施方式中的存储单元阵列10的截面构造，具有省略了导电部51的构造。
在省略了导电部51的区域例如设置着空间SP。空间SP与存储柱MP的凸部TP相接。换句话说，空间SP是以在存储柱MP的阻挡绝缘膜36与导电部52之间沿着例如Z方向隔着导电部50的方式设置的1对空间SP。也就是说，空间SP包含在存储柱MP的阻挡绝缘膜36与导电部52之间的一部分。空间SP的宽度根据形成着导电部52的区域的宽度而变化。空间SP也可被称为气隙。
这样，在实施方式的变化例的半导体存储器1中，在存储柱MP的外周附近设置着空间SP。在与半导体衬底20的表面平行且包含空间SP的截面中，存储柱MP的中心与在和该存储柱MP相接的空间SP最远离该存储柱MP的部分之间的间隔比相邻的存储柱MP的中心间的间隔(MP Pitch)的一半短。
图32是沿着图31的XXXII-XXXII线的剖视图，且表示与半导体衬底20的表面平行且包含空间SP的截面中的存储柱MP的构造的一例。
如图32所示，包含空间SP的层中的存储柱MP的构造与使用图6所说明的存储柱MP的构造相同。空间SP包围阻挡绝缘膜36的侧面。导电部52包围空间SP。换句话说，空间SP设置在导电部52与阻挡绝缘膜36之间。
图33是表示在实施方式的变化例的半导体存储器1中，在使用狭缝SLT的配线的置换处理中形成导电部52的过程的一例。
如图33(1)所示，在实施方式的变化例中，在经由狭缝SLT将牺牲部件67去除时，导电部51也被去除。该情况例如可通过本步骤中的蚀刻的处理时间变长而产生。
接着，根据导电部50中所包含的金属材料，执行导电部52的选择生长。在本步骤中，如图33(2)所示，导电部52从导电部50的侧面再生长。在该再生长的过程中，导电部52也形成在形成着导电部51的空间。
形成导电部52的速度根据经由狭缝SLT所供给的气体的附着容易度而变化，所以如图33(3)所示，所生长的导电部52与跟该配线层相邻的绝缘层接触，形成空间SP。在以后的处理中，由于不对空间SP内供给气体，所以在保留着空间SP的状态下继续进行再生长处理。
如果处理进展，那么如图33(4)所示，例如所生长的导电部52到达至开口部分OP的附近为止，在相邻的存储柱MP间生长的导电部52彼此接触。由此，在实施方式的变化例中，形成例如形成着牺牲部件67的空间被所生长的导电部52填埋，且在存储柱MP的侧面部分保留着空间SP的构造。
在以上所说明的实施方式的变化例的半导体存储器1中，例如与实施方式的半导体存储器1相比而导电部52的体积增加。由于导电部52的电阻值比导电部51低，所以实施方式的变化例的半导体存储器1与实施方式的半导体存储器1相比可降低字线WL等的配线电阻。
另外，与存储柱MP邻接的空间SP具有抑制边缘效应的效果。因此，实施方式的变化例的半导体存储器1能够抑制邻接的存储单元晶体管MT间的干涉，能够提高所存储的数据的可靠性。
此外，在以上所说明的实施方式的变化例的半导体存储器1中，例示了将导电部51完全去除的情况，但并不限定于此。例如，在实施方式的变化例的半导体存储器1中，导电部51也可残存在空间SP的附近。
[2]其它变化例
实施方式的半导体存储器包含沿着第1方向交替地积层的第1导电体及第1绝缘体、以及多个存储柱。多个存储柱分别贯通所积层的第1导电体及第1绝缘体。多个存储柱分别包含沿着第1方向延伸的半导体、包围半导体的侧面的隧道绝缘膜、包围隧道绝缘膜的侧面的第2绝缘体、及包围第2绝缘体的侧面的阻挡绝缘膜。多个存储柱包含第1存储柱。所积层的第1绝缘体包含有在第1方向相邻的第1层及第2层。第1层与第2层之间的第1导电体包含第1及第2导电部、以及异质导电部。第1导电部与第1层及第2层分别相接且沿着与第1方向交叉的第2方向扩展。第2导电部是设置在第1存储柱的阻挡绝缘膜与第1导电部之间且与阻挡绝缘膜及第1导电部分别相接的导电部，由与第1导电部相同的材料形成。异质导电部是以在第1存储柱的阻挡绝缘膜与第1导电部之间沿着第1方向隔着第2导电部的方式设置的1对导电部，由与第1导电部及第2导电部不同的材料形成。由此，在实施方式的半导体存储器中，能够降低字线等的配线电阻。
此外，存储柱MP也可为多个柱在Z方向连结的构造。例如，存储柱MP也可为贯通导电体24(选择栅极线SGD)的柱与贯通多个导电体23(字线WL)的柱连结的构造。另外，存储柱MP也可为分别贯通多个导电体23的多个柱在Z方向连结的构造。
在实施方式中，例示了狭缝SLT将导电体22～24分断的构造，但狭缝SLT也可不将导电体24分断。在该情况下，存储柱MP具有多个柱在Z方向连结而成的构造，例如设置在下方的柱贯通导电体22及23，设置在上方的柱贯通导电体24。而且，导电体24例如由与狭缝SLT不同的狭缝分断，被分割为多个的导电体24的每一个作为选择栅极线SGD而发挥功能。
在实施方式中，以半导体存储器1具有在存储单元阵列10下设置着感测放大器模块16等电路的构造的情况为例进行了说明，但并不限定于此。例如，半导体存储器1也可为在半导体衬底20上存储单元阵列10及感测放大器模块16在与半导体衬底20的表面平行的方向相邻形成的构造。在该情况下，存储柱MP例如经由存储柱MP的底面将半导体31与源极线SL电连接。
此外，存储单元阵列10的构造也可为其它构造。关于其它存储单元阵列10的构成，例如记载在“三维积层非易失性半导体存储器”的2009年3月19日申请的美国专利申请案12/407,403号。记载在“三维积层非易失性半导体存储器”的2009年3月18日申请的美国专利申请案12/406,524号、“非易失性半导体存储装置及其制造方法”的2010年3月25日申请的美国专利申请案12/679,991号。记载在“半导体存储器及其制造方法”的2009年3月23日申请的美国专利申请案12/532,030号。这些专利申请案的整体通过参照引用在本申请案说明书中。
在本说明书中所谓“连接”，是指电连接，例如不将在之间介隔其它元件的情况除外。
对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些新规的实施方式能够以其它各种方式加以实施，能够在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等的范围中。

Claims (20)

1.一种半导体存储器，具备：
第1导电体及第1绝缘体，沿着第1方向交替地积层；以及
多个存储柱，分别贯通所述积层的第1导电体及第1绝缘体，分别包含沿着所述第1方向延伸的半导体、包围所述半导体的侧面的隧道绝缘膜、包围所述隧道绝缘膜的侧面的第2绝缘体、及包围所述第2绝缘体的侧面的阻挡绝缘膜；
所述多个存储柱包含第1存储柱，
所述积层的第1绝缘体包含有在所述第1方向相邻的第1层及第2层，
所述第1层与所述第2层之间的第1导电体包含第1导电部、第2导电部、及第1异质导电部，
所述第1导电部与所述第1层和所述第2层的每一层相接且沿着与所述第1方向交叉的第2方向扩展，
所述第2导电部设置在所述第1存储柱的阻挡绝缘膜与所述第1导电部之间，与所述阻挡绝缘膜及所述第1导电部分别相接，由与所述第1导电部相同的材料形成，
所述第1异质导电部是在所述第1存储柱的所述阻挡绝缘膜与所述第1导电部之间沿着所述第1方向隔着所述第2导电部的1对导电部，由与所述第1导电部及所述第2导电部不同的材料形成。
2.根据权利要求1所述的半导体存储器，其中所述多个存储柱还包含与所述第1存储柱相邻的第2存储柱，
在与衬底的表面平行且包含所述第1异质导电部的截面中，所述第1存储柱的中心与在所述第1异质导电部最远离所述第1存储柱的部分之间的第1间隔比所述第1存储柱的所述中心与所述第2存储柱的中心之间的第2间隔的一半短。
3.根据权利要求1所述的半导体存储器，其中所述多个存储柱还包含与所述第1存储柱相邻的第2存储柱，
所述第1层与所述第2层之间的所述第1导电体还包含第3导电部及第2异质导电部，
所述第3导电部设置于所述第2存储柱的阻挡绝缘膜与所述第1导电部之间，且与所述第2存储柱的所述阻挡绝缘膜和所述第1导电部分别相接，由与所述第1导电部相同的材料形成，
所述第2异质导电部是在所述第2存储柱的所述阻挡绝缘膜与所述第1导电部之间沿着所述第1方向隔着所述第3导电部的1对导电部，由与所述第1导电部、所述第2导电部及所述第3导电部不同的材料形成，
所述第1导电部包含有在所述第1存储柱与所述第2存储柱之间沿着所述第1方向延伸的缝隙。
4.根据权利要求1所述的半导体存储器，还具备绝缘部，该绝缘部设置在沿着与所述第1方向交叉的第3方向延伸且将所述积层的第1导电体及第1绝缘体分断的狭缝内，与所述第1导电部相接，
在所述第1存储柱与所述绝缘部之间不具有存储柱，
在所述第1存储柱与所述绝缘部之间的所述第1导电部不具有缝隙。
5.根据权利要求1所述的半导体存储器，其中在所述第1导电部与所述第2导电部之间形成交界。
6.根据权利要求1所述的半导体存储器，其中所述第1存储柱的所述阻挡绝缘膜包含夹在所述第1层与所述第2层之间的部分。
7.根据权利要求1所述的半导体存储器，其中所述阻挡绝缘膜包含沿着所述第1方向延伸的圆筒状的第1氧化物、及沿着所述第1方向延伸的与所述第1氧化物不同的第2氧化物，
所述第2氧化物包围所述第1氧化物的侧面。
8.根据权利要求1所述的半导体存储器，其中所述第1异质导电部中的所述1对导电部与所述第2导电部分别设置为单环状。
9.根据权利要求1所述的半导体存储器，其中所述第1导电部与所述第2导电部分别包含钨。
10.根据权利要求1所述的半导体存储器，其中所述第1异质导电部包含氮化钛。
11.一种半导体存储器，具备：
第1导电体及第1绝缘体，沿着第1方向交替地积层；
多个存储柱，分别贯通所述积层的第1导电体及第1绝缘体，分别包含沿着所述第1方向延伸的半导体、包围所述半导体的侧面的隧道绝缘膜、包围所述隧道绝缘膜的侧面的第2绝缘体、及包围所述第2绝缘体的侧面的阻挡绝缘膜；
所述多个存储柱包含第1存储柱，
所述积层的第1绝缘体包含有在所述第1方向相邻的第1层及第2层，
所述第1层与所述第2层之间的第1导电体包含第1导电部及第2导电部，
所述第1导电部与所述第1层和所述第2层分别相接且沿着与所述第1方向交叉的第2方向扩展，
所述第2导电部设置在所述第1存储柱的阻挡绝缘膜与所述第1导电部之间，与所述阻挡绝缘膜及所述第1导电部分别相接，由与所述第1导电部相同的材料形成，
所述第1存储柱的所述阻挡绝缘膜与所述第1导电部之间的一部分包含空间。
12.根据权利要求11所述的半导体存储器，其中所述多个存储柱还包含与所述第1存储柱相邻的第2存储柱，
在与衬底的表面平行且包含所述空间的截面中，所述第1存储柱的中心与在所述空间最远离所述第1存储柱的部分之间的第1间隔比所述第1存储柱的所述中心与所述第2存储柱的中心之间的第2间隔的一半短。
13.根据权利要求11所述的半导体存储器，其中所述多个存储柱还包含与所述第1存储柱相邻的第2存储柱，
所述第1层与所述第2层之间的所述第1导电体还包含第3导电部，
所述第3导电部设置在所述第2存储柱的阻挡绝缘膜与所述第1导电部之间，与所述第2存储柱的所述阻挡绝缘膜及所述第1导电部分别相接，由与所述第1导电部相同的材料形成，
所述第1导电部包含有在所述第1存储柱与所述第2存储柱之间沿着所述第1方向延伸的缝隙。
14.根据权利要求11所述的半导体存储器，还具备绝缘部，该绝缘部设置在沿着与所述第1方向交叉的第3方向延伸且将所述积层的第1导电体及第1绝缘体分断的狭缝内，与所述第1导电部相接，
在所述第1存储柱与所述绝缘部之间不具有存储柱，
在所述第1存储柱与所述绝缘部之间的所述第1导电部不具有缝隙。
15.根据权利要求11所述的半导体存储器，其中在所述第1导电部与所述第2导电部之间形成交界。
16.根据权利要求11所述的半导体存储器，其中所述第1存储柱的所述阻挡绝缘膜包含夹在所述第1层与所述第2层之间的部分。
17.根据权利要求11所述的半导体存储器，其中所述阻挡绝缘膜包含沿着所述第1方向延伸的圆筒状的第1氧化物、及沿着所述第1方向延伸的与所述第1氧化物不同的第2氧化物，
所述第2氧化物包围所述第1氧化物的侧面。
18.根据权利要求11所述的半导体存储器，其中所述第2导电部设置为单环状。
19.根据权利要求11所述的半导体存储器，其中所述第1导电部与所述第2导电部分别包含钨。
20.一种半导体存储器的制造方法，具备如下步骤：
形成第1牺牲部件与第1绝缘体交替地积层的积层部；
形成分别贯通所述积层部的多个存储孔；
经由所述多个存储孔，将所积层的所述第1牺牲部件的一部分去除；
在将所述第1牺牲部件的所述一部分去除的空间形成金属膜；
在形成所述金属膜之后，在所述多个存储孔内依次形成阻挡绝缘膜、第2绝缘体、隧道绝缘膜、及半导体；
在形成所述半导体之后，形成将所述积层部分断的狭缝；
经由所述狭缝将残留的所述第1牺牲部件去除，使所述金属膜露出；及
通过使所露出的所述金属膜中所包含的金属选择性地生长，而在将所述第1牺牲部件去除的空间形成导电体。
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