CN113270417B - 半导体存储装置 - Google Patents

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Abstract

实施方式能抑制半导体存储装置中电特性的劣化。实施方式的半导体存储装置具备多个导电体层及第1柱。第1柱贯通多个导电体。第1柱包含第1柱状部、第2柱状部及由第1柱状部与第2柱状部夹着的第1中间部。第1中间部的直径大于第1柱状部及第2柱状部的直径。第1柱状部包含第1半导体层及第1电荷蓄积层。第1电荷蓄积层位于多个导电体层与第1半导体层之间。第2柱状部包含第2半导体层及第2电荷蓄积层。第2电荷蓄积层位于多个导电体层与第2半导体层之间。第1中间部包含第3半导体层。第1半导体层与第3半导体层相接。第2半导体层在与第1半导体层相反侧与第3半导体层相接。第2半导体层与第3半导体层是连续膜。第1电荷蓄积层与第2电荷蓄积层不相接。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2020-23556号(申请日：2020年2月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知有能够非易失地存储数据的NAND(Not AND，与非)型闪速存储器。
发明内容
实施方式能抑制半导体存储装置中电特性的劣化。
实施方式的半导体存储装置具备多个导电体层及第1柱。第1柱贯通多个导电体。第1柱包含第1柱状部、第2柱状部及由第1柱状部与第2柱状部夹着的第1中间部。第1中间部的直径大于第1柱状部及第2柱状部的直径。第1柱状部包含第1半导体层及第1电荷蓄积层。第1电荷蓄积层位于多个导电体层与第1半导体层之间。第2柱状部包含第2半导体层及第2电荷蓄积层。第2电荷蓄积层位于多个导电体层与第2半导体层之间。第1中间部包含第3半导体层。第1半导体层与第3半导体层相接。第2半导体层在与第1半导体层为相反侧与第3半导体层相接。第2半导体层与第3半导体层是连续膜。第1电荷蓄积层与第2电荷蓄积层不相接。
附图说明
图1是表示第1实施方式的半导体存储装置的构成例的框图。
图2是表示第1实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。
图3是表示第1实施方式的半导体存储装置所具备的存储单元阵列的平面布局的一例的俯视图。
图4是表示第1实施方式的半导体存储装置所具备的存储单元阵列的剖面构造的一例的沿图3中IV-IV线的剖视图。
图5是图4的一部分的放大图。
图6是表示第1实施方式的半导体存储装置的制造方法的一例的流程图。
图7～20是表示第1实施方式的半导体存储装置的制造中途的剖面构造的一例的存储单元阵列的剖视图。
图21是表示第1实施方式的比较例的半导体存储装置所具备的存储单元阵列的剖面构造的一例的剖视图。
图22是表示图5中的电场的一例的存储单元阵列的剖视图。
图23是表示第2实施方式的半导体存储装置所具备的存储单元阵列的剖面构造的一例的剖视图。
图24是表示第3实施方式的半导体存储装置所具备的存储单元阵列的剖面构造的一例的剖视图。
具体实施方式
以下，参照附图对实施方式进行记述。各实施方式例示了用来将发明的技术思想具体化的装置或方法。附图是示意性或概念性的图，各附图的尺寸及比率等不一定与实际相同。除非明确或明显排除，否则对某一实施方式的记述全部适用于其它实施方式的记述。本发明的技术思想并非由构成要素的形状、构造、配置等特定出。
此外，在以下记述中，针对具有大致相同功能及构成的构成要素标注相同符号。构成参照符号的文字后的数字通过包含相同文字的参照符号供参照，且用来区分具有同样构成的要素彼此。在无须相互区分包含相同文字的参照符号所表示的要素的情况下，这些要素分别通过仅包含文字的参照符号供参照。
[1]第1实施方式
[1-1]构成(构造)
以下对实施方式的半导体存储装置1进行说明。
[1-1-1]半导体存储装置1的构成
图1表示实施方式的半导体存储装置1的构成例。半导体存储装置1是能够非易失地存储数据的NAND型闪速存储器。半导体存储装置1是由外部的存储器控制器2来控制。
如图1所示，半导体存储装置1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15及感测放大器模块16。
存储单元阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK包含能够非易失地存储数据的多个存储单元晶体管MT(未图示)的集合，例如用作数据的抹除单位。存储单元阵列10连接着未图示的多条源极线SL、字线WL及位线BL等。各存储单元晶体管例如与1条位线BL及1条字线WL建立关联。下文将对存储单元阵列10的详细构成进行叙述。
指令寄存器11保存半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD例如包括使定序器13执行读出动作、写入动作、抹除动作等的命令。
地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址资讯ADD。地址资讯ADD例如包括区块地址BAd、页地址PAd及列地址CAd。例如区块地址BAd、页地址PAd及列地址CAd分别用于区块BLK、字线WL及位线BL的选择。
定序器13控制半导体存储装置1整体的动作。例如定序器13基于保存在指令寄存器11中的指令CMD来控制驱动器模块14、行解码器模块15及感测放大器模块16等，执行读出动作、写入动作、抹除动作等。
驱动器模块14产生在读出动作、写入动作、抹除动作等中要使用的电压，并供给到行解码器模块15。驱动器模块14例如基于保存在地址寄存器12中的页地址PAd，对与所选择的字线WL对应的信号线施加所产生的电压。
行解码器模块15基于保存在地址寄存器12中的区块地址BAd，选择存储单元阵列10中的1个区块BLK。而且，行解码器模块15例如将电压传输到所选择的区块BLK中的所选择的字线WL，该电压是对与所选择的字线WL连接的信号线施加的。
感测放大器模块16在写入动作中，对各位线BL施加根据从存储器控制器2接收到的写入数据DAT而确定的电压。另外，感测放大器模块16在读出动作中，基于位线BL的电压判定存储在存储单元晶体管MT中的数据，并将判定结果以读出数据DAT的形式传输到存储器控制器2。
关于以上所说明的半导体存储装置1及存储器控制器2，也可通过将它们组合来构成1个半导体装置。作为这种半导体装置，例如可列举SD(secure digital，安全数字)TM卡之类的存储卡或SSD(solid state drive，固态驱动器)等。
[1-1-2]存储单元阵列10的电路构成
图2表示实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成的一例，是抽选出存储单元阵列10中所包含的多个区块BLK中的1个区块BLK来示出。其它区块BLK也都包含图2所示的要素及连接。存储单元阵列10中的区块BLK数量、1区块BLK中的串组件SU数量可设定为任意数量。以下记述是基于1个区块BLK包含4个串组件SU0～SU3的例子。
各串组件SU是分别与位线BL0～BLm(m为1以上的整数)建立关联的多个NAND串NS的集合。各NAND串NS包含多个存储单元晶体管，例如存储单元晶体管MT0～MT15、虚设晶体管LDT及UDT、以及选择晶体管ST1及ST2。以下记述是基于各NAND串NS包含16个存储单元晶体管MT0～MT15的例子。
存储单元晶体管MT包含控制栅极及电荷蓄积层，非易失地保存数据。虚设晶体管LDT及UDT例如分别为与存储单元晶体管MT相同的构成，且是不用于存储数据的存储单元晶体管。选择晶体管ST1及ST2分别用于进行各种动作时的串组件SU的选择。
在各NAND串NS中，存储单元晶体管MT0～MT7串联连接。存储单元晶体管MT8～MT15串联连接。选择晶体管ST1的漏极连接于建立关联的位线BL，选择晶体管ST1的源极连接于存储单元晶体管MT8～MT15这组的一端。存储单元晶体管MT8～MT15这组的另一端连接于虚设晶体管UDT的漏极。虚设晶体管UDT的源极连接于虚设晶体管LDT的漏极。虚设晶体管LDT的源极连接于存储单元晶体管MT0～MT7这组的一端。存储单元晶体管MT0～MT7这组的另一端连接于选择晶体管ST2的漏极。选择晶体管ST2的源极连接于源极线SL。
在同一区块BLK中，存储单元晶体管MT0～MT15的控制栅极分别共通连接于字线WL0～WL15。虚设晶体管UDT的控制栅极共通连接于虚设字线UDWL。虚设晶体管LDT的控制栅极共通连接于虚设字线LDWL。串组件SU0～SU3中的各个选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。选择晶体管ST2的栅极共通连接于选择栅极线SGS。
各串组件SU的1个NAND串NS连接于1条位线BL。源极线SL例如在多个区块BLK间被共用。
1个串组件SU中连接于共通字线WL的多个存储单元晶体管MT的集合例如被称为单元组件CU。例如，包含各自存储1比特数据的存储单元晶体管MT的单元组件CU的存储容量被定义为“1页数据”。单元组件CU可根据存储单元晶体管MT所存储的数据的比特数具有2页数据以上的存储容量。
此外，实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成不限定于以上所说明的构成。例如，各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数可分别设计成任意个数。
[1-1-3]存储单元阵列10的平面构造
以下，对实施方式中的存储单元阵列10的构造的一例进行说明。此外，在以下供参照的附图中，y方向与位线BL的延伸方向对应，x方向与字线WL的延伸方向对应，z方向与铅直方向对应，该铅直方向是相对于供形成半导体存储装置1的半导体衬底20(未图示)的表面而言。在俯视图中，为了便于观察附图而适当附加影线。对俯视图附加的影线未必与被附加影线的构成要素的素材或特性相关。在剖视图中，为了便于观察附图，而适当省略绝缘体层(层间绝缘膜)、配线、接点等构成要素。
图3是第1实施方式的半导体存储装置1所具备的存储单元阵列10的平面布局的一例，是抽选出包含作为串组件SU0～SU3发挥功能的构造体的区域来示出。如图3所示，存储单元阵列10例如包含狭缝SLT、存储柱MP、接点MPC及位线BL。
多个狭缝SLT各自沿x方向延伸，沿y方向排列。狭缝SLT包含绝缘体。狭缝SLT例如将作为字线WL发挥功能的配线层、作为选择栅极线SGD发挥功能的配线层及作为选择栅极线SGS发挥功能的配线层的每一个分断。
由狭缝SLT分隔出的区域作为1个串组件SU发挥功能。具体来说，例如在沿y方向相邻的串组件SU0与SU1之间、SU1与SU2之间及SU2与SU3之间分别配置狭缝SLT。在存储单元阵列10中，例如沿y方向重复配置与图3所示的布局相同的布局。
多个存储柱MP在例如作为串组件SU发挥功能的区域中，配置成例如4列错位状。此外，相邻狭缝SLT间的存储柱MP的个数及配置不限定于此，可适当进行变更。各个存储柱MP例如作为1个NAND串NS发挥功能。
多条位线BL各自沿y方向延伸，沿x方向排列。各位线BL在每个串组件SU中以与至少1个存储柱MP重叠的方式配置。例如各存储柱MP与2条位线BL重叠。在与存储柱MP重叠的多条位线BL中的1条位线BL与该存储柱MP之间设置接点MPC。各存储柱MP经由接点MPC与1条位线BL电连接。1条位线BL在由狭缝SLT分隔出的各个区域中连接1个接点MPC。此外，与各存储柱MP重叠的位线BL的条数可设计成任意条数。
[1-1-4]存储单元阵列10的剖面构造
图4是沿图3中IV-IV线的剖视图，表示第1实施方式的半导体存储装置1所具备的存储单元阵列10中的剖面构造的一例。如图4所示，存储单元阵列10例如包含导电体层21～28、存储柱MP、接点MPC及狭缝SLT。导电体层21～28设置在半导体衬底20的上方。以下，对存储单元阵列10的剖面构造进行说明。在图4中，为了便于观察附图等，有时省略绝缘体层。
在半导体衬底20的上方介隔绝缘体层设置导电体层21。在半导体衬底20与导电体层21之间的绝缘体层上设置例如感测放大器模块16等电路，但省略图示。导电体层21形成为例如沿xy平面扩展的板状，用作源极线SL。导电体层21例如包含硅(Si)。
在导电体层21的上方介隔绝缘体层设置导电体层22。导电体层22形成为例如沿xy平面扩展的板状，用作选择栅极线SGS。导电体层22例如包含钨(W)。
在导电体层22的上方交替积层绝缘体层与导电体层23。导电体层23形成为例如沿xy平面扩展的板状。例如经积层的多个导电体层23从半导体衬底20侧起依序分别用作字线WL0～WL7。导电体层23例如包含钨。
在最上层的导电体层23的上方介隔绝缘体层设置导电体层24。导电体层24形成为例如沿xy平面扩展的板状，用作虚设字线LDWL。导电体层24例如包含钨。
在导电体层24的上方介隔绝缘体层设置导电体层25。导电体层25形成为例如沿xy平面扩展的板状，用作虚设字线UDWL。导电体层25例如包含钨(W)。
在导电体层25的上方交替积层绝缘体层与导电体层26。导电体层26形成为例如沿xy平面扩展的板状。例如经积层的多个导电体层26从半导体衬底20侧起依序分别用作字线WL8～WL15。导电体层26例如包含钨。
在最上层的导电体层26的上方介隔绝缘体层设置导电体层27。导电体层27形成为例如沿xy平面扩展的板状，用作选择栅极线SGD。导电体层27例如包含钨。
在导电体层27的上方介隔绝缘体层设置导电体层28。导电体层28形成为例如沿y方向延伸的线状，用作位线BL。在未图示的区域中，多个导电体层28沿x方向排列。导电体层28例如包含铜(Cu)。
多个存储柱MP各自沿z方向延伸，贯通导电体层22～27，在底部接触导电体层21。
另外，存储柱MP包含被连结的多个柱状部。具体来说，存储柱MP例如包含下部柱LMP、上部柱UMP及下部柱LMP与上部柱UMP间的接合部JU。上部柱UMP设置在下部柱LMP上，下部柱LMP与上部柱UMP之间经由接合部JU接合。
下部柱LMP例如包含阻挡绝缘膜30、绝缘膜31、隧道绝缘膜32、半导体层33及核心部件34。上部柱UMP例如包含阻挡绝缘膜36、绝缘膜37、隧道绝缘膜38、半导体层39、核心部件40及半导体层41。接合部JU例如包含半导体层39及核心部件40。
具体来说，核心部件34沿Z方向延伸设置，且设置在下部柱LMP的中央部。例如，核心部件34的上端包含在比设有导电体层24的层靠上层，核心部件34的下端包含在比设有导电体层22的层更下层。核心部件34例如包含氧化硅(SiO2)等绝缘体。
半导体层33例如具有覆盖核心部件34的侧面及底面的部分、及在核心部件34的底面下方沿z方向延伸的柱状部。例如半导体层33的柱状部的底面接触导电体层21。半导体层33例如包含硅，例如包含非掺杂硅。
隧道绝缘膜32覆盖除半导体层33的柱状部的一部分侧面以外的半导体层33的侧面及底面。隧道绝缘膜32例如包含氧化硅。绝缘膜31覆盖隧道绝缘膜32的侧面及底面。绝缘膜31例如包含氮化硅(SiN)。阻挡绝缘膜30覆盖绝缘膜31的侧面及底面。阻挡绝缘膜30例如包含氧化硅。
另外，核心部件40包括包含在上部柱UMP的部分、及包含在接合部JU的部分。核心部件40中包含在上部柱UMP的部分沿Z方向延伸设置，且设置在上部柱UMP的中央部。核心部件40中包含在上部柱UMP的部分的上端被包含在比设有导电体层27的层靠上层。
核心部件40中包含在接合部JU的部分设置在接合部JU的中央部。核心部件40中包含在接合部JU的部分例如被包含在设置于导电体层24与25之间的层。核心部件40在包含于接合部JU的部分，比包含在上部柱UMP的部分粗。下文将参照图5对其详细内容进行记述。核心部件40例如包含氧化硅等绝缘体，例如包含与核心部件34实质上相同的材料。
半导体层39例如在上部柱UMP及接合部JU中以覆盖核心部件40周围的方式设置。也就是说，半导体层39在上部柱UMP中覆盖核心部件40的侧面，并且在接合部JU中，覆盖核心部件40中包含在接合部JU的部分的上表面、侧面及底面。半导体层39例如在上部柱UMP及接合部JU中连续，并且以相同程度的厚度设置。在本说明书中，“相同程度”意指相同的厚度，但旨在表现包括因制造上的工序差异等而导致厚度并不完全相同的情况。半导体层39例如也可设置成与半导体层33相同程度的厚度。半导体层39的底面例如包含在设置于导电体层24与25之间的层。另外，半导体层39的底面例如接触下部柱LMP的阻挡绝缘膜30、绝缘膜31、隧道绝缘膜32、半导体层33及核心部件34的上表面。半导体层39与半导体层33电连接。半导体层39例如包含硅，例如包含非掺杂硅。半导体层39例如包含与半导体层33实质上相同的材料。
隧道绝缘膜38在上部柱UMP中覆盖半导体层39的侧面。隧道绝缘膜38例如包含氧化硅，例如包含与隧道绝缘膜32实质上相同的材料。绝缘膜37覆盖隧道绝缘膜38的侧面。绝缘膜37例如包含氮化硅，例如包含与绝缘膜31实质上相同的材料。阻挡绝缘膜36覆盖绝缘膜37的侧面。阻挡绝缘膜36例如包含氧化硅，例如包含与阻挡绝缘膜30实质上相同的材料。半导体层41包含在比导电体层27靠上层，例如在侧面与半导体层39的内壁相接，在底面与核心部件40的上表面相接。半导体层41与半导体层39电连接。半导体层41例如包含与半导体层33及39相同的材料。
在存储柱MP中的半导体层39及41的上表面设有柱状的接点MPC。在图示的区域中，示出与2根存储柱MP中的1根存储柱MP连接的接点MPC。在该区域中未被连接接点MPC的存储柱MP在未图示的区域中连接接点MPC。1个导电体层28，即1条位线BL接触接点MPC的上表面。
狭缝SLT形成为例如沿xz平面扩展的板状，将导电体层22～27分断。未图示的狭缝SLT的上端包含在导电体层27与导电体层28之间的层。狭缝SLT的下端包含在例如设有导电体层21的层。狭缝SLT例如包含氧化硅等绝缘体。
在以上所说明的存储柱MP的构造中，存储柱MP与导电体层22交叉的部分作为选择晶体管ST2发挥功能。存储柱MP与导电体层23及26交叉的部分各自作为存储单元晶体管MT发挥功能。存储柱MP与导电体层24交叉的部分作为虚设晶体管LDT发挥功能。存储柱MP与导电体层25交叉的部分作为虚设晶体管UDT发挥功能。存储柱MP与导电体层27交叉的部分作为选择晶体管ST1发挥功能。
也就是说，半导体层33及39用作存储单元晶体管MT、选择晶体管ST1及ST2、以及虚设晶体管LDT及UDT各自的通道。绝缘膜31及37用作存储单元晶体管MT的电荷蓄积层。由此，各个存储柱MP可作为1个NAND串NS发挥功能。
如图所示，选择晶体管ST2、存储单元晶体管MT0～MT7及虚设晶体管LDT各自形成于下部柱LMP。另外，虚设晶体管UDT、存储单元晶体管MT8～MT15及选择晶体管ST1各自形成于上部柱UMP。
图5是将图4的一部分放大所得的图。使用图5进而对接合部JU及其附近的构造进行说明。核心部件40在接合部JU中设置得比上部柱UMP粗，结果，覆盖核心部件40侧面的半导体层39以向MP的外周侧突伸的方式形成。换句话说，接合部JU中的半导体层39的侧面部39A及39B与上部柱UMP中的半导体层39及下部柱LMP中的半导体层33相比，形成于存储柱MP的外周侧。具体来说，例如接合部JU中的半导体层39的侧面部39A及39B与下部柱LMP中的半导体层33的外表面相比，与至少阻挡绝缘膜30、绝缘膜31及隧道绝缘膜32的合计厚度相应地形成于外周侧。接合部JU中的半导体层39的侧面部39A及39B通过形成于外周侧，与半导体层39在上部柱UMP及下部柱LMP中的部分相比，更接近导电体层24及25。半导体层39及半导体层33也可如上所述，例如遍及整个存储柱MP以相同程度的厚度设置。
另外，图中示出上部柱UMP的下端直径小于下部柱LMP的上端直径，这是因为用于说明第1实施方式的附图例示了锥形。然而，第1实施方式的存储柱MP不限定于锥形，例如也可具有外径不会根据层位置而变化的形状、或倒锥形、中间部分鼓出的形状。
[1-2]半导体存储装置1的制造方法
以下，适当参照图6，对与第1实施方式的半导体存储装置1中的存储单元阵列10内的积层配线构造的形成相关的一系列制造工序的一例进行说明。图6是表示第1实施方式的半导体存储装置的制造方法的一例的流程图。图7～图20分别为实施方式的半导体存储装置1的制造中途的剖面构造的一例，表示与图4相同的剖面。
首先，如图7所示，积层牺牲部件43及44(步骤S101)。牺牲部件43及44各自形成于要形成作为字线WL及虚设字线LDWL发挥功能的导电体层23及24的预定区域。具体来说，首先，在半导体衬底20上依序积层绝缘体层50、导电体层21、绝缘体层51及导电体层22。之后，在导电体层22上交替积层绝缘体层53及牺牲部件43，在最上层的绝缘体层53上形成牺牲部件44。在牺牲部件44上形成绝缘体层54。例如牺牲部件43形成的层数与积层于下部柱LMP的字线WL的条数相等。
各个绝缘体层50、51、53及54例如包含氧化硅。牺牲部件43及44例如包含氮化硅。
接下来，如图8所示，形成下部存储孔LMH70(步骤S102)。具体来说，首先通过光刻法等形成掩模，该掩模是在要形成下部存储孔LMH70的预定区域开口。然后，通过使用有所形成的掩模的各向异性蚀刻而形成下部存储孔LMH70。
下部存储孔LMH70贯通绝缘体层51、53及54、牺牲部件43及44、以及导电体层22的每一个，下部存储孔LMH70的底部例如在导电体层21内停止。本工序中的各向异性蚀刻例如为RIE(Reactive Ion Etching，反应性离子蚀刻)。
接下来，如图9所示，形成下部存储孔LMH70内的积层构造(步骤S103)。具体来说，在下部存储孔LMH70的侧面及底面依序形成阻挡绝缘膜30、绝缘膜31及隧道绝缘膜32。然后，将下部存储孔LMH70底部的阻挡绝缘膜30、绝缘膜31及隧道绝缘膜32去除一部分。
之后，在下部存储孔LMH70内，在隧道绝缘膜32的表面上形成半导体层33。半导体层33嵌埋下部存储孔LMH70底部中阻挡绝缘膜30、绝缘膜31及隧道绝缘膜32被去除后的区域，且与导电体层21相接。进而，形成核心部件34，下部存储孔LMH70内由核心部件34嵌埋。由此，在下部存储孔LMH70内的一部分形成下部柱LMP。
接下来，如图10所示，对要形成接合部JU的预定区域进行蚀刻(步骤S104)。具体来说，沿z方向对核心部件34进行蚀刻，且蚀刻到要形成接合部JU的预定深度。继而，沿z方向对半导体层33进行蚀刻，且蚀刻到例如要形成接合部JU的预定深度附近。
之后，沿y方向对阻挡绝缘膜30、绝缘膜31、隧道绝缘膜32及绝缘体层54进行蚀刻，且蚀刻到要形成接合部JU的预定区域。由此，在要形成接合部JU的预定区域形成空间71。
接下来，如图11所示，在空间71形成牺牲部件48(步骤S105)。具体来说，在步骤S103中所形成的空间71嵌埋牺牲部件48。牺牲部件48包含硅，例如包含非掺杂硅。
接下来，如图12所示，积层牺牲部件45～47(步骤S106)。牺牲部件45～47各自形成于要形成作为虚设字线UDWL、字线WL及选择栅极线SGD发挥功能的导电体层25、26及27的预定区域。具体来说，首先在绝缘体层54及牺牲部件48上依序积层绝缘体层55及牺牲部件45。之后，在牺牲部件45上交替积层绝缘体层55及牺牲部件46，在最上层的绝缘体层55上形成牺牲部件47。在牺牲部件47上形成绝缘体层56。例如，牺牲部件46形成的层数与积层于上部柱UMP的字线WL的条数相等。
绝缘体层55及56例如分别包含氧化硅。牺牲部件45～47例如包含氮化硅。
接下来，如图13所示，形成上部存储孔UMH72(步骤S107)。具体来说，首先通过光刻法等形成掩模，该掩模是在要形成上部存储孔UMH72的预定区域开口。然后，通过使用有所形成的掩模的各向异性蚀刻而形成上部存储孔UMH72。
上部存储孔UMH72贯通绝缘体层55及56、以及牺牲部件45～47的每一个，上部存储孔UMH72的底部例如在牺牲部件48内停止。本工序中的各向异性蚀刻例如为RIE。
接下来，如图14所示，形成上部存储孔UMH72内的积层构造的一部分(步骤S108)。具体来说，在上部存储孔UMH72的侧面及底面依序形成阻挡绝缘膜36、绝缘膜37、隧道绝缘膜38及牺牲部件49。然后，将上部存储孔UMH72底部的阻挡绝缘膜36、绝缘膜37、隧道绝缘膜38、牺牲部件49的一部分、牺牲部件48的一部分去除。由此，在上部柱UMP及要形成接合部JU的预定区域形成空间73。牺牲部件49包含硅，例如包含非掺杂硅。
接下来，如图15所示，将阻挡绝缘膜36、绝缘膜37及隧道绝缘膜38中要形成接合部JU的预定区域的部分去除(步骤S109)。具体来说，从在空间73中露出的部分对阻挡绝缘膜36、绝缘膜37及隧道绝缘膜38进行蚀刻。结果，阻挡绝缘膜36、绝缘膜37及隧道绝缘膜38中要形成接合部JU的预定区域的部分被去除。此外，在本工序的蚀刻中，例如可应用如CDE(Chemical Dry Etching，化学干式蚀刻)或湿式蚀刻这样的各向同性蚀刻。尤其是在应用CDE的情况下，可抑制因阻挡绝缘膜36及隧道绝缘膜38、以及绝缘膜37内的材料(例如氧化物与氮化物)不同所致的蚀刻不均。
接下来，如图16所示，将牺牲部件48及49去除(步骤S110)。具体来说，对牺牲部件48及49进行蚀刻而将它们去除。由此，在要形成接合部JU的预定区域及上部柱UMP的一部分形成空间74。空间74包含上部柱UMP内的空间74A、及要形成接合部JU的预定区域的空间74B。在空间74A中，隧道绝缘膜38露出。在空间70B中，上部柱UMP的阻挡绝缘膜36、绝缘膜37、隧道绝缘膜38的底面及绝缘体层54、以及下部柱LMP的阻挡绝缘膜36、绝缘膜37、隧道绝缘膜38、半导体层39及核心部件34的上表面露出。
接下来，如图17所示，形成半导体层39(步骤S111)。具体来说，在步骤S110中所形成的空间74的露出部分的表面上形成半导体层39。更具体如下。也就是说，半导体层39在上部柱UMP中形成于隧道绝缘膜38的表面上。另外，半导体层39在要形成接合部JU的预定区域中，遍及上部柱UMP的阻挡绝缘膜36、绝缘膜37、隧道绝缘膜38的底面上的区域、最下层的绝缘体层55底面上的区域的一部分及绝缘体层54的侧面上的区域。进而，半导体层39的底面例如接触下部柱LMP的阻挡绝缘膜30、绝缘膜31、隧道绝缘膜32、半导体层33及核心部件34的上表面。半导体层39的底面至少与下部柱LMP的半导体层33的上表面相接。例如接合部JU及上部柱UMP中的半导体层39可以形成为连续膜，也可以膜厚大致均匀地形成。通过形成半导体层39，也会使空间74的一部分不被嵌埋而作为空间74保留。
接下来，如图18所示，形成接合部JU及上部柱UMP(步骤S112)。具体来说，在空间74嵌埋核心部件40。接着，将形成于空间74上部的核心部件40的一部分去除，在该空间形成半导体层41。由此形成上部柱UMP。之后，在绝缘体层56及上部柱UMP的上层形成绝缘体层57。
接下来，如图19所示，将牺牲部件43～47去除(步骤S113)。具体来说，首先通过光刻法等形成掩模，该掩模是在要形成狭缝SLT的预定区域开口。接着，通过使用所形成的掩模的各向异性蚀刻而形成狭缝SLT。
在本工序中所形成的狭缝SLT将绝缘体层51及53～57、牺牲部件43～47、以及导电体层22的每一个分断，狭缝SLT的底部例如在导电体层21内停止。此外，狭缝SLT的底部只要至少到达导电体层21即可。本工序中的各向异性蚀刻例如为RIE。
接下来，将牺牲部件43～47去除。首先使狭缝SLT内露出的导电体层21的表面氧化，形成未图示的氧化保护膜。之后，例如通过利用热磷酸的湿式蚀刻，将牺牲部件43～47选择性去除。牺牲部件43～47被去除后的构造体通过多个存储柱MP等维持其立体构造。通过去除牺牲部件43～47，在形成有牺牲部件43～47的区域形成空间。
接下来，如图20所示，在步骤S113中所形成的空间嵌埋导电体层23～27(步骤S114)。例如导电体层23～27从存储柱MP的侧面等、经由狭缝SLT露出的部分起生长。然后，将形成于狭缝SLT内部的导电体去除。由此，形成作为字线WL0～WL7发挥功能的多个导电体层23、作为虚设字线LDWL发挥功能的导电体层24、作为虚设字线UDWL发挥功能的导电体层25、作为字线WL8～WL15发挥功能的多个导电体层26、及作为选择栅极线SGD发挥功能的导电体层27。在本工序中形成的导电体层23～27也可包含障壁金属。在此情况下，在去除牺牲部件43～47后的导电体层形成中，例如使氮化钛成膜作为障壁金属，之后形成钨。之后在狭缝SLT内形成绝缘体。
接下来，去除存储柱MP上的绝缘体层57，将接点MPC设置在存储柱MP上。接下来，在接点MPC上形成作为位线BL发挥功能的导电体层26。
通过以上所说明的第1实施方式的半导体存储装置1的制造工序，分别形成存储柱MP、与存储柱MP连接的源极线SL、字线WL、选择栅极线SGS及SGD、以及虚设字线LDWL及UDWL。此外，以上所说明的制造工序仅为一例，也可在各制造工序之间插入其它处理，制造工序的顺序可在不出现问题的范围内进行调换。
[1-3]第1实施方式的优点(效果)
根据以上所说明的第1实施方式的半导体存储装置1，能够抑制接合部JU中电特性劣化，从而能够提高数据的可靠性。以下，对第1实施方式的半导体存储装置1的详细效果进行说明。
在将存储单元晶体管三维积层而成的半导体存储装置中，为了提高存储单元晶体管的密度，已知有使多个柱沿着与衬底铅直的方向连结而形成存储柱的方法。在使多个柱连结而形成存储柱的情况下，有时会在连结的柱间设置接合部。如果设置接合部，那么半导体存储装置工序的难易度降低，可抑制因被连结的柱间未对准而产生不良。
然而，存在接合部的电特性与存储柱的其它区域的电特性不同的情况，接合部中存储柱的电特性有时会发生劣化。使用图21对此情况进行说明。图21是第1实施方式的比较例的存储单元阵列10的剖面构造的一例。
在具有接合部JU的存储柱MP中，形成接合部JU的区域的厚度，即导电体层24与25间的厚度与其它字线WL间的层厚相比形成得较厚。因此，和接合部JU相邻的配线(导电体层24及25)与接合部JU中的通道(半导体层33)的间隔变宽。
另外，阻挡绝缘膜130、绝缘膜131、隧道绝缘膜132、半导体层133及核心部件134在下部柱LMP及上部柱UMP中相连而设。因此，在接合部JU中，在半导体层133与导电体层24及25之间设有阻挡绝缘膜130、绝缘膜131及隧道绝缘膜132。这也可能导致靠近接合部JU的配线与接合部JU中的通道的间隔进一步变宽。
结果，如图21的箭头所示，在比较例的半导体存储装置1中，接合部JU中的半导体层133难以接收由对导电体层24及25施加的电压产生的电场。因此，在接合部JU(导电体层24与25间)中对半导体层133施加的电压相对小于在其它字线WL间的层中对半导体层133施加的电压。在此情况下，半导体层133的通道阻抗可能变大。
与此相对，如图22所示，第1实施方式中的半导体存储装置1在接合部JU未设置阻挡绝缘膜、绝缘膜及隧道绝缘膜，而至少与它们的厚度相应地将半导体层39设置在存储柱的外周侧。也就是说，在第1实施方式的半导体存储装置1中，与比较例的半导体存储装置1相比，与接合部JU相邻的导电体层24及25具有靠近接合部JU中的半导体层39的构造。
由此，如图22的箭头所示，在第1实施方式的半导体存储装置1中，接合部JU中的半导体层39容易接收来自对导电体层24及25施加的电压的电场。因此，能够增大在接合部JU中从导电体层24及25施加给半导体层39的电压。换句话说，第1实施方式的半导体存储装置1与比较例的半导体存储装置1相比，能更容易对接合部JU中的半导体层39施加电压。结果通过对导电体层24及25施加电压，容易在接合部JU中的半导体层39内形成通道。
另外，以下对在第1实施方式的半导体存储装置1中通过将牺牲部件48去除而获得的效果进行记述。如上所述，图15等所示的牺牲部件48例如使用硅。在图16的工序中将牺牲部件48去除之后，在图17的工序中再次形成包含硅的半导体层39。牺牲部件48尽管包含相同材料，但仍被去除。其原因在于：图13所示的形成上部存储孔UMH72时的蚀刻可能导致牺牲部件48的硅变质。认为硅的变质例如就是缺陷密度较高或杂质过多等。变质的硅可能会阻碍通道电流，导致接合部JU的电特性劣化。因此，在第1实施方式的半导体存储装置1中，通过在形成半导体层39之前将牺牲部件48去除来抑制接合部JU的电特性劣化。
以上使得第1实施方式的半导体存储装置1能够抑制接合部JU中通道电流下降。因此，第1实施方式的半导体存储装置1可具有高于比较例的半导体存储装置1的性能。
[2]第2实施方式
在第2实施方式中，存储柱MP具有2个接合部，且具有沿z方向将3段柱相连的构造。在第2实施方式中，存储柱MP采用在第1实施方式的上部柱UMP之上进而经由接合部连结着柱的构造，其它构造与第1实施方式大致相同。以下，主要针对与第1实施方式的不同点来说明第2实施方式的半导体存储装置1。
在第2实施方式中，各NAND串包含24个存储单元晶体管MT0～MT23，还包含虚设晶体管LDT2及UDT2。第2实施方式的存储单元阵列10的电路构成与第1实施方式的图2所示的不同，但与图2类似。以下对概要进行说明。
存储单元晶体管MT16～MT23串联连接。而且，各NAND串NS在存储单元晶体管MT15与选择晶体管ST1之间包含串联连接的虚设晶体管LDT2、虚设晶体管UDT2及存储单元晶体管MT16～MT23这组。也就是说，存储单元晶体管MT15的漏极连接于虚设晶体管LDT2的源极。虚设晶体管LDT2的漏极连接于虚设晶体管UDT2的源极。虚设晶体管UDT2的漏极连接于存储单元晶体管MT16的源极。存储单元晶体管MT23的漏极连接于选择晶体管ST1的源极。
与存储单元晶体管MT0～15同样地，在同一区块BLK中，存储单元晶体管MT16～MT23的控制栅极分别共通连接于字线WL16～WL23。虚设晶体管LDT2的控制栅极共通连接于虚设字线LDWL2。虚设晶体管UDT2的控制栅极共通连接于虚设字线UDWL2。
使用图23对第2实施方式进行说明。图23表示第2实施方式的半导体存储装置1所具备的存储单元阵列10中的剖面构造的一例。图23表示与第1实施方式中的图4相同的部分。以下，主要说明与参照图4所说明的方面的不同点。
在第2实施方式中，存储柱MP采用在第1实施方式的上部柱UMP之上进而经由接合部连结着柱的构造。此处，为了与第1实施方式中的记述进行区分，在第2实施方式中，有时，接合于下部柱LMP的上部的接合部被称为下接合部LJU，接合于下接合部LJU的上部的柱被称为中部柱MMP，接合于中部柱MMP的上部的接合部被称为上接合部UJU，接合于上接合部UJU的上部的柱被称为上部柱UMP2。在此情况下，在第2实施方式中被称为下接合部LJU及中部柱MMP的部分相当于在第1实施方式中分别被称为接合部JU及上部柱UMP的部分。
因此，在第2实施方式中，关于对下部柱LMP、下接合部LJU及中部柱MMP的说明，省略除了与第1实施方式的不同点以外的部分，主要针对上接合部UJU及上部柱UMP2进行说明。
如图23所示，存储单元阵列10例如还包含导电体层29、125及127。为了与第1实施方式进行区分，在第1实施方式中被称为导电体层24的部分在第2实施方式中有时被称为导电体层124。导电体层124用作虚设字线LDWL2。在图23中，为了便于观察附图等，有时省略绝缘体层。
在导电体层124的上方介隔绝缘体层设置导电体层125。导电体层125形成为例如沿xy平面扩展的板状，用作虚设字线UDWL2。导电体层125例如包含钨。
在导电体层125的上方交替积层绝缘体层与导电体层29。导电体层29形成为例如沿xy平面扩展的板状。例如，经积层的多个导电体层29从半导体衬底20侧起依序分别用作字线WL16～WL23。导电体层29例如包含钨。
在最上层的导电体层29的上方介隔绝缘体层设置导电体层127。导电体层127形成为例如沿xy平面扩展的板状，用作选择栅极线SGD。导电体层127例如包含钨。
在导电体层127的上方介隔绝缘体层设置导电体层28。
多个存储柱MP各自沿z方向延伸，贯通导电体层22～26、29、124、125及127。
首先，在中部柱MMP中，与第1实施方式的不同点是半导体层41设置在上部柱UMP2的上部，而不是中部柱MMP。
上部柱UMP2具有与中部柱MMP相同的构造，例如包含阻挡绝缘膜136、绝缘膜137、隧道绝缘膜138、半导体层139、核心部件140及半导体层41。上接合部UJU具有与下接合部LJU相同的构造，例如包含半导体层139及核心部件140。
具体来说，核心部件140包括包含在上部柱UMP2的部分、及包含在上接合部UJU的部分。核心部件140中包含在上部柱UMP2的部分沿Z方向延伸设置，且设置在上部柱UMP2的中央部。核心部件140中包含在上部柱UMP2的部分的上端被包含在比设有导电体层127的层靠上层。
核心部件140中包含在上接合部UJU的部分设置在上接合部UJU的中央部。核心部件140中包含在上接合部UJU的部分例如被包含在设置于导电体层124与125之间的层。核心部件140在包含于上接合部UJU的部分，比包含在上部柱UMP2的部分粗。其详细内容与图5中所记述的下接合部LJU相同。核心部件140例如包含氧化硅等绝缘体，例如包含与核心部件34及140实质上相同的材料。
半导体层139例如在上部柱UMP2及上接合部UJU中以覆盖核心部件140周围的方式设置。也就是说，半导体层139在上部柱UMP2中覆盖核心部件140的侧面，并且在上接合部UJU中，覆盖核心部件140中包含在上接合部UJU的部分的上表面、侧面及底面。半导体层139例如在上部柱UMP2及上接合部UJU中连续，并且以相同程度的厚度设置。半导体层139例如也可设置成与半导体层33及39相同程度的厚度。半导体层139的底面例如包含在设置于导电体层124与125之间的层。另外，半导体层139的底面例如接触中部柱MMP的阻挡绝缘膜36、绝缘膜37、隧道绝缘膜38、半导体层39及核心部件40的上表面。半导体层139与半导体层39电连接。半导体层139例如包含硅，例如包含非掺杂硅。半导体层139例如包含与半导体层33及39实质上相同的材料。
隧道绝缘膜138在上部柱UMP2中覆盖半导体层139的侧面。隧道绝缘膜138例如包含氧化硅，例如包含与隧道绝缘膜32及38实质上相同的材料。绝缘膜137覆盖隧道绝缘膜138的侧面。绝缘膜137例如包含氮化硅，例如包含与绝缘膜31及37实质上相同的材料。阻挡绝缘膜136覆盖绝缘膜137的侧面。阻挡绝缘膜136例如包含氧化硅，例如包含与阻挡绝缘膜30及36实质上相同的材料。半导体层41包含在比导电体层127靠上层，例如在侧面与半导体层139的内壁相接，在底面与核心部件140的上表面相接。半导体层41与半导体层139电连接。半导体层41例如包含与半导体层33、39及139相同的材料。
在存储柱MP内的半导体层139及41的上表面设有柱状的接点MPC。1个导电体层28，即1条位线BL接触接点MPC的上表面。
在以上所说明的存储柱MP的构造中，存储柱MP与导电体层29交叉的部分作为存储单元晶体管MT发挥功能。存储柱MP与导电体层124交叉的部分作为虚设晶体管LDT2发挥功能。存储柱MP与导电体层125交叉的部分作为虚设晶体管UDT2发挥功能。存储柱MP与导电体层127交叉的部分作为选择晶体管ST1发挥功能。
也就是说，半导体层33、39及139用作存储单元晶体管MT、选择晶体管ST1及ST2、以及虚设晶体管LDT2及UDT2各自的通道。绝缘膜31、37及137用作存储单元晶体管MT的电荷蓄积层。由此，各个存储柱MP可作为1个NAND串NS发挥功能。
如图所示，虚设晶体管UDT2、存储单元晶体管MT16～MT23及选择晶体管ST1各自形成于上部柱UMP2。
根据第2实施方式，下接合部LJU及上接合部UJU具有与第1实施方式的接合部JU相同的构造。因此，获得与第1实施方式相同的效果。进而，根据第2实施方式，在具有多个经由接合部连接的存储柱对的构造中，也获得与第1实施方式相同的效果。
[3]第3实施方式
第3实施方式具有同时形成第2实施方式中的下部柱LMP与中部柱MMP的情况下的构造。具体来说，在第3实施方式中，源极线与存储柱MP的连接与第2实施方式不同。另外，在第3实施方式中，下接合部LJU的构造与第2实施方式不同。其它构造与第2实施方式大致相同。以下，主要针对与第2实施方式的不同点对第3实施方式的半导体存储装置1进行说明。
使用图24对第3实施方式进行说明。图24表示第3实施方式的半导体存储装置1所具备的存储单元阵列10中的剖面构造的一例。图24表示与第2实施方式中的图23相同的部分。以下，主要说明与参照图23所说明的方面的不同点。在图24中，为了便于观察附图等，有时省略绝缘体层。
此处，为了与第2实施方式中的记述进行区分，在第2实施方式中被称为半导体层33及39的部分在第3实施方式中有时被称为半导体层239。同样，在第2实施方式中被称为核心部件34与40的部分被连接，在第3实施方式中有时被称为核心部件240。在第3实施方式中，统一形成下部柱LMP与中部柱MMP，因此半导体层33与39、及核心部件34与40也统一形成。
在第3实施方式中，存储柱MP的底部包含在导电体层21。在存储柱MP的底部中包含在导电体层21这部分的一部分，半导体层239与导电体层21相接。换句话说，在存储柱MP的底部中包含在导电体层21这部分的一部分，阻挡绝缘膜30、绝缘膜31、隧道绝缘膜32被去除。半导体层239与导电体层21电连接，与第2实施方式相比，仅形状不同，功能相同。
另外，在第3实施方式中，统一形成下部柱LMP与中部柱MMP，因此下接合部LJU的形状与第2实施方式不同。在下接合部LJU中，半导体层39的底部在第2实施方式中遍及整个面相连，但在第3实施方式中由核心部件240将中央部分断。下接合部LJU也是仅形状不同，功能相同。
根据第3实施方式，下接合部LJU及上接合部UJU具有与第1实施方式的接合部JU相同的构造。因此，能获得与第1实施方式相同的效果。进而，根据第3实施方式，在半导体层239局部包含在导电体层21的构造中，也能获得与第1实施方式相同的效果。
[4]其它变化例等
在第1至第3实施方式中，存储单元阵列10的构造也可为其它构造。例如，存储柱MP也可以是将作为选择栅极线SGD发挥功能的柱与作为字线WL发挥功能的柱连结而成的构造。狭缝SLT内也可包含多种绝缘体。与各存储柱MP重叠的位线BL的条数可设计成任意条数。
在第1至第3实施方式中用于说明的附图中，对存储柱MP各自的剖面构造为圆形的情形进行了例示，但它们的剖面构造也可为椭圆形，可设计成任意形状。
在本说明书中，“连接”表示电连接，例如不排除中间经由另一元件连接的情况。“电连接”也可以经由绝缘体连接，只要能够与经电连接的要素同样地动作即可。所谓“大致均匀”也包括因制造差异所产生的误差。
本发明的第1至第3实施方式是作为例子而提出的，并不意图限定发明范围。第1实施方式能以其它各种方式实施，可在不脱离发明主旨的范围内进行各种省略、替换、变更。第1实施方式或其变化包含在发明范围或主旨内，并且包含在权利要求书中所记载的发明及其同等的范围内。
[符号的说明]
1:半导体存储装置
2:存储器控制器
10:存储单元阵列
11:指令寄存器
12:地址寄存器
13:定序器
14:驱动器模块
15:行解码器模块
16:感测放大器模块
20:半导体衬底
21～28:导电体层
34,40,134:核心部件
33,39,41,133:半导体层
32,38,132:隧道绝缘膜
31,37,131:绝缘膜
30,36,130:阻挡绝缘膜
50,51,53～57:绝缘体层
43～49:牺牲部件
71,73,74:空间
BLK:区块
SU:串组件
NS:NAND串
CU:单元组件
MT:存储单元晶体管
ST1,ST2:选择晶体管
BL:位线
WL:字线
LDWL,UDWL:虚设字线
SL:源极线
SGD,SGS:选择栅极线
MP:存储柱
MPC:接点
SL:狭缝
LMP:下部柱
UMP:上部柱
JU:接合部
LMH:下部存储孔
UMH:上部存储孔。

Claims (14)

1.一种半导体存储装置，具备：
多个导电体层，在第1方向彼此分离；以及
第1柱，在所述第1方向贯通所述多个导电体层，包含第1柱状部、第2柱状部及由所述第1柱状部与所述第2柱状部夹着的中间部；且
在与所述第1方向交叉的第2方向上的所述中间部的宽度大于在所述第2方向上的所述第1柱状部的宽度，并大于在所述第2方向上的所述第2柱状部的宽度，
所述第1柱状部包含：在所述第1方向延伸的第1核心部件，设置在所述第1核心部件的外周的第1半导体层，及设置在所述第1半导体层的外周的第1电荷蓄积层，
所述第1电荷蓄积层位于所述多个导电体层与所述第1半导体层之间，
所述第2柱状部包含：在所述第1方向延伸的第2核心部件，设置在所述第2核心部件的外周的第2半导体层，及设置在所述第2半导体层的外周的第2电荷蓄积层，
所述第2电荷蓄积层位于所述多个导电体层与所述第2半导体层之间，
所述中间部包含：第3核心部件，及设置在所述第3核心部件的外周的第3半导体层，
在所述第3半导体层的第1边，所述第1半导体层与所述第3半导体层相接，
在与所述第1边相对的所述第3半导体层的第2边，所述第2半导体层与所述第3半导体层相接，
所述第2半导体层与所述第3半导体层是连续膜，
在所述第3核心部件的第3边，所述第1核心部件经由所述第3半导体层与所述第3核心部件相接，
在与所述第3边相对的所述第3核心部件的第4边，所述第2核心部件与所述第3核心部件相接，
所述第1电荷蓄积层与所述第2电荷蓄积层不相接。
2.根据权利要求1所述的半导体存储装置，其中
所述第2半导体层及所述第3半导体层由包含多晶硅的第1材料形成。
3.根据权利要求2所述的半导体存储装置，其中
所述多晶硅为非掺杂的。
4.根据权利要求1所述的半导体存储装置，其中
所述第1柱状部包含第1绝缘体层及第2绝缘体层，
所述第2柱状部包含第3绝缘体层及第4绝缘体层，
所述第1绝缘体层与所述第3绝缘体层不相接，
所述第2绝缘体层与所述第4绝缘体层不相接，
在所述第1柱状部中，
所述第1半导体层在所述第2方向上与所述第1绝缘体层相接，
所述第1电荷蓄积层与所述第1半导体层一起夹着所述第1绝缘体层，
所述第2绝缘体层与所述第1绝缘体层一起夹着所述第1电荷蓄积层，
在所述第2柱状部中，
所述第2半导体层在所述第2方向上与所述第3绝缘体层相接，
所述第2电荷蓄积层与所述第2半导体层一起夹着所述第3绝缘体层，
所述第4绝缘体层与所述第3绝缘体层一起夹着所述第2电荷蓄积层。
5.根据权利要求4所述的半导体存储装置，其中
所述中间部包含与所述第3半导体层相接的第5绝缘体层。
6.根据权利要求5所述的半导体存储装置，其中
所述第1柱状部包含与所述第1半导体层相接的第6绝缘体层，
所述第2柱状部包含与所述第2半导体层相接的第7绝缘体层。
7.根据权利要求6所述的半导体存储装置，其中
所述第1柱沿所述第1方向延伸，
所述第3半导体层具有沿所述第2方向延伸的第1部分、沿所述第2方向延伸的第2部分、及沿所述第1方向延伸且设置在所述第1部分与所述第2部分之间的第3部分，
所述第1部分及所述第2部分具有在所述第1方向上与所述多个导电体层对向的部分。
8.根据权利要求7所述的半导体存储装置，其中
所述第3半导体层的所述第2部分覆盖所述第6绝缘体层的所述第1方向的上端。
9.根据权利要求7所述的半导体存储装置，其中
所述第3半导体层的所述第3部分在所述第2方向上与所述第1半导体层横向偏移第1距离。
10.根据权利要求9所述的半导体存储装置，其中
设置在所述中间部的所述第3半导体层的所述第3部分在所述第2方向上与设置在所述第2柱状部的所述第2半导体层横向偏移第2距离。
11.根据权利要求9所述的半导体存储装置，其中
所述第1距离与所述第1绝缘体层、所述第1电荷蓄积层及所述第2绝缘体层在所述第2方向上的合计厚度相同或比其厚。
12.根据权利要求1所述的半导体存储装置，其中
所述多个导电体层与所述第1柱的交叉部分各自作为晶体管发挥功能。
13.根据权利要求12所述的半导体存储装置，其
还具备贯通所述多个导电体层的多个第2柱，且
所述多个导电体层与所述多个第2柱的交叉部分各自作为晶体管发挥功能。
14.一种半导体存储装置，具备：
多个导电体层；以及
第1柱，贯通所述多个导电体层，包含第1柱状部、第2柱状部及由所述第1柱状部与所述第2柱状部夹着的第1中间部；且
所述第1中间部的直径大于所述第1柱状部及所述第2柱状部的直径，
所述第1柱状部包含第1半导体层及第1电荷蓄积层，
所述第1电荷蓄积层位于所述多个导电体层与所述第1半导体层之间，
所述第2柱状部包含第2半导体层及第2电荷蓄积层，
所述第2电荷蓄积层位于所述多个导电体层与所述第2半导体层之间，所述第1中间部包含第3半导体层，
所述第1半导体层与所述第3半导体层相接，
所述第2半导体层在与所述第1半导体层相反侧与所述第3半导体层相接，所述第2半导体层与所述第3半导体层是连续膜，
所述第1电荷蓄积层与所述第2电荷蓄积层不相接，
所述第1柱沿第1方向延伸，
所述第1柱状部包含第1绝缘体层及第2绝缘体层，
所述第2柱状部包含第3绝缘体层及第4绝缘体层，
所述第1绝缘体层与所述第3绝缘体层不相接，
所述第2绝缘体层与所述第4绝缘体层不相接，
在所述第1柱状部中，
所述第1半导体层在与所述第1方向交叉的第2方向上与所述第1绝缘体层相接，
所述第1电荷蓄积层与所述第1半导体层一起夹着所述第1绝缘体层，
所述第2绝缘体层与所述第1绝缘体层一起夹着所述第1电荷蓄积层，在所述第2柱状部中，
所述第2半导体层在所述第2方向上与所述第3绝缘体层相接，
所述第2电荷蓄积层与所述第2半导体层一起夹着所述第3绝缘体层，
所述第4绝缘体层与所述第3绝缘体层一起夹着所述第2电荷蓄积层，所述第1柱状部包含与所述第1半导体层相接的第6绝缘体层，
所述第2柱状部包含与所述第2半导体层相接的第7绝缘体层，
所述第1柱沿所述第1方向延伸，
所述第3半导体层具有沿所述第2方向延伸的第1部分、沿所述第2方向延伸的第2部分、及沿所述第1方向延伸且设置在所述第1部分与所述第2部分之间的第3部分，
所述第1部分及所述第2部分具有在所述第1方向上与所述多个导电体层对向的部分，
所述第3半导体层的所述第2部分覆盖所述第6绝缘体层的所述第1方向的上端。
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