CN111653572A - 半导体存储装置及其制造方法 - Google Patents

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Abstract

实施方式提供一种可使存储器柱体的上部与下部2个柱体间的连接变得良好的半导体存储装置及其制造方法。一实施方式的半导体存储装置具备：多个第1导电体层，在第1方向上积层；第2导电体层，设置在所述第1导电体层的上方；第1半导体层，在所述多个第1导电体层内在所述第1方向上延伸；第2半导体层，包含在所述第2导电体层内在所述第1方向上延伸的第1部分、及与所述第1方向正交的截面上的直径大于所述第1部分的第2部分；及第1电荷储存层，配置在所述多个第1导电体层与所述第1半导体层之间。所述第1电荷储存层的上端与所述第1半导体层的上端相比，在所述第1方向朝上突出。

Description

半导体存储装置及其制造方法
[相关申请案]
本申请案享有以日本专利申请案第2019-38413号(申请日:2019年3月4日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体存储装置及其制造方法。
背景技术
作为能够非易失性存储数据的半导体存储装置，已知有NAND快闪存储器。如该NAND快闪存储器的半导体存储装置中，为了高集成化、大容量化而一直采用3维存储器结构。该3维存储器结构中，已知有将上部与下部的2个柱体连接而构成存储器柱体的结构。
发明内容
实施方式提供一种存储器柱体的上部与下部的2个柱体间的连接良好的半导体存储装置及其制造方法。
一个实施方式的半导体存储装置具备：多个第1导电体层，在第1方向上积层；第2导电体层，设置在所述第1导电体层的上方；第1半导体层，在所述多个第1导电体层内在所述第1方向上延伸；第2半导体层，包含在所述第2导电体层内在所述第1方向上延伸的第1部分、及与所述第1方向正交的截面上的直径大于所述第1部分的第2部分；及第1电荷储存层，配置在所述多个第1导电体层与所述第1半导体层之间。所述第1电荷储存层的上端与所述第1半导体层的上端相比，在所述第1方向朝上突出。
较理想为，所述半导体存储装置更具备配置在所述第1半导体层与所述第2导电体层之间，且配置在所述第1电荷储存层与所述第2半导体层的所述第2部分之间的第1绝缘体层。
较理想为，所述半导体存储装置的所述第2半导体层的所述第2部分在内部具备气隙。
较理想为，所述半导体存储装置的所述第1半导体层的直径大于所述第2半导体层的所述第1部分的直径。
较理想为，所述半导体存储装置的所述第1绝缘体层包含氧化硅或氮化硅。
较理想为，所述半导体存储装置更具备配置在所述第2导电体层与所述第2半导体层的所述第1部分之间的第2绝缘体层，且所述第2绝缘体层包含第2电荷储存层。
较理想为，所述半导体存储装置的所述第2半导体层的所述第2部分的膜厚薄于所述第1半导体层的沿着所述多个第1导电体层及所述第1电荷储存层配置的部分的膜厚。
其他实施方式的半导体存储装置具备：多个第1导电体层，在第1方向积层；第2导电体层，设置在所述第1导电体层的上方；第1半导体层，在所述多个第1导电体层内在所述第1方向上延伸；第2半导体层，包含在所述第2导电体层内在所述第1方向上延伸的第1部分、及与所述第1方向正交的截面上的直径大于所述第1部分的第2部分，且在所述第2部分中与所述第1半导体层相接；第1电荷储存层，配置在所述多个第1导电体层与所述第1半导体层之间；及第1绝缘体，配置在所述第1半导体层与所述第2导电体层之间，且与所述第2半导体层的所述第2部分相接。
根据所述实施方式，能够提供一种存储器柱体的上部与下部的2个柱体间的连接良好的半导体存储装置及其制造方法。
附图说明
图1是表示包含第1实施方式的半导体存储装置的存储器系统的整体构成的框图。
图2是表示第1实施方式的半导体存储装置的存储单元阵列的部分的电路构成图。
图3是从上方观察第1实施方式的半导体存储装置的存储单元阵列所得的俯视图。
图4是沿着图3的IV-IV线的存储单元阵列的剖视图。
图5是沿着图4的V-V线的存储器柱体下部的剖视图。
图6(A)、(B)是沿着图4的VIA-VIA线及VIB-VIB线的存储器柱体上部与下部的连接部分的剖视图。
图7是沿着图4的VII-VII线的存储器柱体上部的剖视图。
图8是用以对第1实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图9是用以对第1实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图10是用以对第1实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图11是用以对第1实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图12是用以对第1实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图13是用以对第1实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图14是用以对第1实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图15是用以对第1实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图16是用以对第1实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图17是用以对第1实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图18是用以对第1实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图19是用以对第1实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图20是用以对第1实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图21是用以对第1实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图22是用以对第1实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图23(A)、(B)是用以对第1实施方式的半导体存储装置的效果进行说明的比较例的示意图。
具体实施方式
以下，参照附图，对实施方式进行说明。各实施方式例示了用以将发明的技术性思想具体化的装置或方法。附图是示意性或概念性的图，各附图的尺寸及比率等不一定和现实情况相同。本发明的技术思想并非通过构成要素的形状、结构、配置等来确定。
另外，在以下的说明中，对于具有大致同一功能及构成的构成要素，标注同一符号。构成参照符号的文字之后的数字是利用包含相同文字的参照符号来参照，且为区别具有同样构成的要素彼此而使用。在无需相互区别由包含相同文字的参照符号表示的要素的情形时，该等要素分别利用仅包含文字的参照符号来参照。
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。
1.1构成
首先，对第1实施方式的半导体存储装置的构成进行说明。
1.1.1半导体存储装置
图1是说明第1实施方式的半导体存储装置的构成的框图。半导体存储装置1是能够非易失性存储数据的NAND型快闪存储器，且由外部的存储控制器2进行控制。半导体存储装置1与存储控制器2之间的通信例如支持NAND接口规格。
如图1所示，半导体存储装置1具备例如存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动模块14、行解码器模块15、及感测放大器模块16。
存储单元阵列10包含多个块BLK0～BLKn(n为1以上的整数)。块BLK是能够非易失性存储数据的多个存储单元的集合，且用作例如数据的擦除单位。而且，存储单元阵列10中，设有多个位线及多个字线。各存储单元与例如1条位线及1条字线建立关联。对于存储单元阵列10的详细构成随后描述。
指令寄存器11保持半导体存储装置1从存储控制器2接收的指令CMD。指令CMD包含例如使定序器13执行读出运行、写入运行、擦除运行等的命令。
地址寄存器12保持半导体存储装置1从存储控制器2接收的地址信息ADD。地址信息ADD包括例如块地址BA、页面地址PA、及列地址CA。例如，块地址BA、页面地址PA、及列地址CA分别用于选择块BLK、字线、及位线。
定序器13控制半导体存储装置1整体运行。例如，定序器13基于指令寄存器11中保持的指令CMD，控制驱动模块14、行解码器模块15、及感测放大器模块16等，执行读出运行、写入运行、擦除运行等。
驱动模块14产生读出运行、写入运行、擦除运行等中使用的电压。接着，驱动模块14基于例如地址寄存器12中保持的页面地址PA，对与被选择的字线对应的信号线施加产生的电压。
行解码器模块15基于地址寄存器12中保持的块地址BA，选择对应的存储单元阵列10内的1个块BLK。接着，行解码器模块15将对例如与被选择的字线对应的信号线施加的电压传输到被选择的块BLK内被选择的字线。
感测放大器模块16在写入运行中，根据从存储控制器2接收的写入数据DAT，对各位线施加期望的电压。而且，感测放大器模块16在读出运行中，基于位线电压判定存储单元中存储的数据，将判定结果作为读出数据DAT传输至存储控制器2。
以上说明的半导体存储装置1及存储控制器2也可通过它们的组合构成1个半导体装置。作为如此的半导体装置，可列举例如SDTM卡这样的存储卡或SSD(solid state drive，固态硬盘)等。
1.1.2存储单元阵列的电路构成
图2是对第1实施方式的半导体存储装置的存储单元阵列的构成进行说明的电路图。图2表示存储单元阵列10中包含的多个块BLK中的1个块BLK。
如图2所示，块BLK包含例如4个字符串单元SU0～SU3。各字符串单元SU包含与位线BL0～BLm(m为1以上的整数)分别建立关联的多个NAND字符串NS。各NAND字符串NS包括例如存储单元晶体管MT0～MT7、及选择晶体管ST1及ST2。存储单元晶体管MT包括控制栅极及电荷储存层，且非易失性保持数据。选择晶体管ST1及ST2各自用于各种运行时字符串单元SU的选择。
各NAND字符串NS中，存储单元晶体管MT0～MT7为串列连接。选择晶体管ST1的漏极连接于已被建立关联的位线BL，选择晶体管ST1的源极与串列连接而成的存储单元晶体管MT0～MT7的一端连接。选择晶体管ST2的漏极与串列连接而成的存储单元晶体管MT0～MT7的另一端连接。选择晶体管ST2的源极与源极线SL连接。
同一块BLK中，存储单元晶体管MT0～MT7的控制栅极分别与字线WL0～WL7共通连接。字符串单元SU0～SU3内的选择晶体管ST1的栅极分别与选择栅极线SGD0～SGD3共通连接。选择晶体管ST2的栅极与选择栅极线SGS共通连接。
以上说明的存储单元阵列10的电路构成中，位线BL被各字符串单元SU中被分配同一的列地址的NAND字符串NS所共享。源极线SL在例如多个块BLK间被共享。
与1个字符串单元SU内共通的字线WL连接的多个存储单元晶体管MT的集合被称为例如单元单位CU。例如，包含分别存储1位数据的存储单元晶体管MT的单元单位CU的存储容量被定义为「1页份数据」。单元单位CU可根据存储单元晶体管MT所存储的数据位数，具有2页份数据以上的存储容量。
另外，第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成不限于以上说明的构成。例如，各NAND字符串NS所包含的存储单元晶体管MT及选择晶体管ST1及ST2的个数可分别设计为任意个数。各块BLK所包含的字符串单元SU的个数可设计为任意个数。
1.1.3存储单元阵列的结构
以下，对第1实施方式的半导体存储装置的存储单元阵列的结构的一例进行说明。
另外，以下所参照的附图中，X方向对应于字线WL的延伸方向，Y方向对应于位线BL的延伸方向，Z方向对应于与形成有半导体存储装置1的半导体基板20的表面相对的铅直方向。俯视图中，为便于观察附图而适当附加影线。俯视图中附加的影线不一定与被附加影线的构成要素的素材或特性存在关联。剖视图中，为便于观察附图而将绝缘体层(层间绝缘膜)、布线、接点等构成要素适当省略。
图3是用以说明第1实施方式的半导体存储装置的存储单元阵列的平面布局的俯视图。图3中，作为一例，示出了包含与某一块BLK内的字符串单元SU0～SU3对应的结构体的区域的一部分。
如图3所示，存储单元阵列10包含例如多个狭缝SLT及SHE、存储器柱体MP、接点CP、及位线BL、以及图4说明中下述的导电体层21～24。
多个狭缝SLT分别在存储单元阵列平面的特定方向(图3中为X方向)上延伸，且沿与该特定方向相交的方向(图3中，与X方向正交的方向即Y方向)上排列。多个狭缝SHE也分别在X方向上延伸，在相邻狭缝SLT间沿Y方向排列。狭缝SLT的宽度大于例如狭缝SHE的宽度。狭缝SLT及SHE分别包含绝缘体。狭缝SLT将例如图4中下述的字线WL、选择栅极线SGD、及选择栅极线SGS等布线层断开。即，狭缝SLT将字符串单元SU0～SU3与和该等字符串单元SU0～SU3相邻的其他字符串单元(未图示)绝缘分离。而且，狭缝SHE将与字符串单元SU0～SU3各自对应的选择栅极线SGD(积层布线层)相互断开，进行绝缘分离。
如此一来，被狭缝SLT及SHE隔开的区域构成各个字符串单元SU0～SU3。作为存储单元阵列10整体，与图3所示相同的布局成为在X方向及Y方向上重复配置而成者。
图3中，多个存储器柱体MP在相邻狭缝SLT间的区域中，例如以16列锯齿状配置。即，字符串单元SU0～SU3各自之中，以4列锯齿状配置有多个存储器柱体MP。多个存储器柱体MP各自具有形成于内存孔洞MH内的部分(下部柱体LP)、及形成于SGD孔洞SH内的部分(上部柱体UP)。上部柱体UP设置在较下部柱体LP更靠上层，且例如直径小于下部柱体LP。
对应的上部柱体UP与下部柱体LP之组具有从上方俯视存储单元阵列平面时重叠的部分。该俯视下，对应的上部柱体UP的中心(轴)与下部柱体LP的中心(轴)既可重叠，也可不重叠。另外，中心(轴)在此处定义为在Z方向上通过上部柱体UP及下部柱体LP在任意XY截面上的任意2个直径的交点的轴。任意的XY截面是例如上部柱体UP与下部柱体LP相接的面。在图3的俯视下，下部柱体LP以不与狭缝SHE重叠的方式配置。而且，狭缝SHE或狭缝SLT附近配置的存储器柱体MP是上部柱体UP的轴相对于下部柱体LP的轴在从附近的狭缝SHE或SLT分离的方向上错开地配置。如此一来，第1实施方式的半导体存储装置1中，狭缝SHE或SLT可设计出避免与存储器柱体MP接触的布局。
如图3所示，多个位线BL分别在Y方向上延伸，且在X方向上排列。各位线BL在俯视下，以每一字符串单元SU至少与1个上部柱体UP重叠的方式配置，且各上部柱体UP中，2条位线BL重叠。与上部柱体UP重叠的多个位线BL中的1条位线BL与该上部柱体UP之间，设置有接点CP。字符串单元SU经由形成在上部柱体UP的接点CP，与对应的位线BL电性连接。
另外，以上说明的存储单元阵列10的平面布局仅为一例，且不限于此。例如，配置在相邻狭缝SLT间的狭缝SHE的数量或字符串单元SU的数量可任意地设计。而且，存储器柱体MP的个数与配置、或与存储器柱体MP连接的位线BL等也可任意地设计。
图4表示将图3的第1实施方式的半导体存储装置的存储单元阵列10沿IV-IV线切断的截面结构的一例。如图4所示，在半导体基板20的上方，隔着绝缘体层(未图示)设置有导电体层21。该绝缘体层中，可设置感测放大器模块16等电路。导电体层21形成为例如沿XY平面展开的板状，成为源极线SL。导电体层21包含例如硅(Si)。
在导电体层21的上方，隔着绝缘体层(未图示)设置有导电体层22。导电体层22被用作选择栅极线SGS。
在导电体层22的上方，交替多层地积层有绝缘体层(未图示)与导电体层23。导电体层23例如从半导体基板20侧依次分别被用作字线WL0～WL7。导电体层22及23形成为例如沿着XY平面展开的板状，且包含例如钨(W)。
在积层在最上层的导电体层23的上方，交替多层地积层有绝缘体层(未图示)与导电体层24。最上层的导电体层23与最下层的导电体层24的Z方向上的间隔大于相邻的导电体层23间彼此或导电体层24间彼此的Z方向上的间隔。即，最上层的导电体层23与最下层的导电体层24之间的绝缘体层(INS，未图示)的厚度厚于相邻导电体层23间彼此或导电体层24间彼此的绝缘体层。积层而成的多个导电体层24从半导体基板20侧依次分别被用作选择栅极线SGDa、SGDb、SGDc、及SGDd，且在与各选择栅极线对应的上部柱体UP的部分设置选择晶体管。导电体层24形成为例如沿着XY平面展开的板状，且包含例如钨(W)。
在积层在最上层的导电体层24的上方，隔着绝缘体层(未图示)设置导电体层25。例如，导电体层25沿着Y方向延伸，在X方向上线状地排列多个，且分别被用作位线BL。导电体层25包含例如铜(Cu)。
存储器柱体MP是沿着Z方向延伸地设置。具体而言，存储器柱体MP中的下部柱体LP贯通导电体层22及23，底部接触于导电体层21。存储器柱体MP中的上部柱体UP贯通导电体层24，接触于下部柱体LP。
而且，存储器柱体MP中的下部柱体LP包含例如芯构件30、半导体层31、积层膜32、半导体部33、及绝缘体部34，上部柱体UP包含例如芯构件40、半导体层41、半导体层42、积层膜43、及半导体部44。上部柱体UP以将半导体层41的一部分嵌入下部柱体LP的上端的方式形成，由此，便可与下部柱体LP进行电性良好的连接。
下部柱体LP的芯构件30沿着Z方向延伸，其上端例如位于较最上层的导电体层23更靠上方，上部柱体UP的芯构件30的下端例如位于导电体层21的层内。芯构件30包含例如氧化硅(SiO2)等绝缘体。
半导体层31将芯构件30的底面及侧面覆盖，且包含例如圆筒状的部分。半导体层31的下端接触于导电体层21，其上端位于较最上层的导电体层23更靠上层，且位于较积层膜32的上端更靠下方。即，包含Z方向的任意截面上的积层膜32的上端中的最上端与包含Z方向的任意截面上的半导体层31的上端中的最上端相比，位于Z方向上的上方。换言之，积层膜32的上端相较半导体层31的上端，在Z轴向上的方向上突出。进而换言之，半导体层31的上端相较积层膜32的上端，在Z轴向下的方向后退。
积层膜32除了导电体层21与半导体层31所接触的部分以外，将半导体层31的侧面及底面覆盖，且包含例如圆筒状部分。对于积层膜32的层结构，以图5的说明进行详述。
半导体部33将芯构件30的上表面覆盖，且与芯构件30的上方的半导体层31的内壁部分及形成在半导体部33的正上方的半导体层41的下端接触。半导体部33为例如圆柱状。
图4的剖视图中，在上部柱体UP与下部柱体LP相接的交界附近、具体而言在下部柱体LP上方的半导体部33的上表面，存在设有绝缘体部34的存储器柱体MP。该绝缘体部34将半导体层31及半导体部33的上表面的一部分覆盖，而与半导体层41接触。绝缘体部34的上端到达下部柱体LP的积层膜32的上端。
是否存在绝缘体部34依赖于下部柱体LP及上部柱体UP的中心(轴)间的偏移(以下，方便起见而称为「上下柱体间的轴的偏移」)的大小。例如，在图4的剖视图中，中央的2个存储器柱体MP因上下柱体间的轴的偏移较大，故绝缘体部34存在于下部柱体LP上方的半导体部33上，而其两侧的存储器柱体MP因轴的偏移较小，故绝缘体部34不存在于下部柱体LP上方的半导体部33上。绝缘体部34包含例如氧化硅或氮化硅(SiN)等绝缘体。
芯构件40是沿着Z方向延伸地设置。芯构件40的下端位于最上层的导电体层23与最下层的导电体层24之间。芯构件40的上端位于较设有最上层导电体层24的层更靠上层。
半导体层41将芯构件40的侧面及底面覆盖。半导体层41包含在芯构件40的侧面上与导电体层24交叉的部分CH、及在芯构件40的下方与下部柱体LP接触的部分JT。半导体层41的部分CH沿着Z方向延伸，到达上部柱体UP的上端。半导体层41的部分JT具有较半导体层41的部分CH更从上部柱体UP的中心向外侧扩大的部分，且在内部具有气隙AG。半导体层41的部分CH的上端与最下层的导电体层24的下端之间的距离L0设计为大于特定之间隔。
另外，如上所述，上部柱体UP的直径形成为小于下部柱体LP的直径。因此，半导体层41的膜厚形成为薄于半导体层31的膜厚。
半导体层42将半导体层41的部分CH的侧面覆盖，且包含圆筒状的部分。半导体层42的下端到达半导体层41的部分JT的上端，半导体层42的上端到达上部柱体UP的上端。
积层膜43是选择晶体管的栅极绝缘膜，将半导体层42的侧面覆盖，且包含圆筒状的部分。对于积层膜43的层结构，以图7的说明进行详述。
半导体部44将芯构件40的上表面覆盖，且与半导体层41的部分CH中设置在芯构件40的上方的部分的内壁接触。半导体部44设置为例如圆柱状，且到达上部柱体UP的上端。
在存储器柱体MP内的半导体层41、半导体层42、及半导体部44的上表面，设置柱状的接点CP。在图4的剖视图中，示出了与4条存储器柱体MP中的2个存储器柱体MP对应的接点CP。未图示接点CP的剩余2个存储器柱体MP在图4的纵深侧或近前侧的截面设置接点CP。各接点CP的上表面与对应的1个导电体层25(位线BL)接触，且电性连接。
狭缝SLT沿着例如X方向及Z方向上延伸的XZ平面，板状地展开而形成，将导电体层22～24断开。狭缝SLT的上端位于导电体层24与导电体层25之间。狭缝SLT的下端位于例如设有导电体层21的层。狭缝SLT包含例如氧化硅等绝缘体。
狭缝SHE沿着例如XZ平面，板状地展开而形成，将导电体层24断开。狭缝SHE的上端位于导电体层24与导电体层25之间。狭缝SHE的下端位于例如设有最上层的导电体层23的层与设有导电体层24的层之间。狭缝SHE包含例如氧化硅等绝缘体。
狭缝SLT的上端、狭缝SHE的上端、及存储器柱体MP的上端既可对齐，也可不对齐。
图5是沿着V-V线将图4的存储器柱体MP切断所得的XY剖视图，且示出包含下部柱体LP及其周缘的导电体层23的截面结构例。
如图5所示，芯构件30设置在下部柱体LP的大致中心。进而，在芯构件30的周围，同心圆状地设置有半导体层31及积层膜32。即，半导体层31与积层膜32以包围芯构件30的侧面整体的方式，沿着Z方向形成。积层膜32是隧道绝缘膜35、绝缘膜36、及块绝缘膜37依次积层所得的膜。
隧道绝缘膜35及块绝缘膜37各自包含例如氧化硅，绝缘膜36包含例如氮化硅(SiN)。
图6(A)及图6(B)是沿着VIA-VIA线及VIB-VIB线将图4的存储器柱体MP分别切断所得的XY剖视图，且是上部柱体UP的半导体层41与下部柱体LP接触的部分JT附近的存储器柱体MP的截面结构的例子。图6(A)表示上下柱体间几乎没有轴偏移的情形，图6(B)表示上下柱体间的轴的偏移较大的情形。
如图6(A)所示，在上下柱体间几乎没有轴偏移的情形时，例如半导体层41内的气隙AG形成在上部柱体UP的大致中心。如上所述，因上部柱体UP的直径形成为小于下部柱体LP的直径，故而，在上下柱体间几乎没有轴偏移的情形时，上部柱体UP的半导体层41的侧面的周围被下部柱体LP的积层膜32包围，积层膜32被周围的层间绝缘膜INS包围。即，当从半导体基板20的上方俯视上部柱体UP与下部柱体LP时，上部柱体UP的整体(部分CH及部分JT)形成为收敛在下部柱体LP的截面内、尤其被积层膜32包围的区域内。
而且，如图6(B)所示，即便上下柱体间的轴的偏移较大的情形时，气隙AG也形成在上部柱体UP的大致中心。
另一方面，半导体层41的侧面的周围包含与绝缘体部34接触的部分、与将绝缘体部34的侧面包围的积层膜32接触的部分、或与积层膜32的周围的层间绝缘膜INS接触的部分。即，从半导体基板20的上方俯视上部柱体UP与下部柱体LP时，上部柱体UP的整体(部分CH及部分JT)未收敛在下部柱体LP的截面内，而是一部分形成在截面之外。
图7是沿着VII-VII线将图4的存储器柱体MP切断所得的XY剖视图，且示出上部柱体UP的截面结构例。
如图7所示，芯构件40设置在上部柱体UP的大致中心。进而，在芯构件40的周围，同心圆状地设置有半导体层41、半导体层42、及积层膜43。即，半导体层41、半导体层42、及积层膜43以将芯构件40的侧面整体包围的方式，沿着Z方向形成。积层膜43是隧道绝缘膜45、绝缘膜46、及块绝缘膜47依次积层而成的膜。
隧道绝缘膜45及块绝缘膜47各自包含例如氧化硅，绝缘膜46包含例如氮化硅(SiN)。
在以上说明的存储器柱体MP的结构中，存储器柱体MP与导电体层22交叉的部分作为选择晶体管ST2发挥功能。存储器柱体MP与导电体层23交叉的部分作为存储单元晶体管MT发挥功能。存储器柱体MP与导电体层24交叉的部分作为选择晶体管ST1发挥功能。
即，半导体层31被用作存储单元晶体管MT及选择晶体管ST2各自的沟道。绝缘膜36被用作存储单元晶体管MT及选择晶体管ST2的电荷储存层。半导体层41被用作选择晶体管ST1的沟道、及上部柱体UP与下部柱体LP的电性连接部。绝缘膜46被用作选择晶体管ST1的电荷储存层。由此，存储器柱体MP各自作为例如1个NAND字符串NS发挥功能。
另外，以上说明的存储单元阵列10的结构仅为一例，存储单元阵列10也可具有其他结构。例如，导电体层23的个数是基于字线WL的条数而设计。选择栅极线SGS及SGD中，也可分别被分配多层地设置的多个导电体层22及24。在选择栅极线SGS及SGD多层地设置的情形时，也可使用与导电体层22及24不同的导电体。存储器柱体MP与导电体层25之间既可经由2个以上的接点电性连接，也可经由其他布线电性连接。狭缝SLT内也可包含多种的绝缘体。
1.2半导体存储装置的制造方法
以下，对第1实施方式的半导体存储装置中从形成与字线WL对应的积层结构至形成选择栅极线SGD为止的一系列制造步骤的一例进行说明。图8～图22各自表示第1实施方式的半导体存储装置的制造步骤中包含与存储单元阵列对应的结构体的截面结构的一例。另外，在以下参照的制造步骤的剖视图中，包括与半导体基板20的表面垂直的截面。而且，各制造步骤的剖视图中表示的区域包括分别形成有2个存储器柱体MP与狭缝SLT及SHE的区域。
首先，如图8所示，将与选择栅极线SGS对应的牺牲材52及与字线WL对应的牺牲材53积层。具体而言，首先，在半导体基板20上依次地积层绝缘体层50及导电体层21。此后，在导电体层21上积层绝缘体层51及牺牲材52，在牺牲材52上交替多次地积层绝缘体层51及牺牲材53。接着，在最上层的牺牲材53上积层绝缘体层54。绝缘体层51及54包含例如氧化硅(SiO2)。形成有牺牲材52及53的层数分别对应于被积层的选择栅极线SGS及字线WL的条数。牺牲材52及53包含例如氮化硅(SiN)。
其次，如图9所示，形成与下部柱体LP对应的内存孔洞MH。具体而言，首先利用光刻法等，形成与内存孔洞MH对应的区域开口的掩模。接着，通过使用已形成的掩模的各向异性刻蚀，形成内存孔洞MH。
本步骤中形成的内存孔洞MH将绝缘体层51、牺牲材52及53、及绝缘体层54分别贯通，到达导电体层21。本步骤中的各向异性刻蚀是例如RIE(Reactive Ion Etching，反应离子刻蚀)。
接着，如图10所示，形成内存孔洞MH内的积层结构、即下部柱体LP。
具体而言，在内存孔洞MH的侧面及底面、以及绝缘体层54的上表面依次地形成块绝缘膜37、绝缘膜36、及隧道绝缘膜35，从而形成积层膜32。接着，将内存孔洞MH底部的积层膜32去除后，依次地形成半导体层31及芯构件30，并嵌入内存孔洞MH内。此后，将内存孔洞MH上端至深度L1为止的芯构件30与残存在较绝缘体层54更靠上层的部分一同地去除。
接着，形成半导体部33，并嵌入内存孔洞MH内。此后，将内存孔洞MH上端至深度L2(＜L1)为止的半导体部33及半导体层31与残存在较绝缘体层54更靠上层的半导体部33及半导体层31一同地去除。进而，也将残存在较绝缘体层54更靠上层的积层膜32去除。
接着，形成绝缘体部34，并嵌入内存孔洞MH内。此后，将残存在较绝缘体层54更靠上层的绝缘体部34去除。
由此，形成下部柱体LP。
接着，如图11所示，在下部柱体LP及绝缘体层54的上表面形成绝缘体层55之后，交替地积层与选择栅极线SGD对应的牺牲材56及绝缘体层57。在最上层的牺牲材56的上层，形成绝缘体层58。绝缘体层55、57、及58包含氧化硅，牺牲材56包含氮化硅。
接着，如图12所示，形成与上部柱体UP对应的SGD孔洞SH。具体而言，首先通过光刻法等，形成与SGD孔洞SH对应的区域开口的掩模。接着，通过使用已形成的掩模的各向异性刻蚀，形成SGD孔洞SH。
SGD孔洞SH将牺牲材56及绝缘体部34贯通，到达下部柱体LP的半导体部33。本步骤中的各向异性刻蚀为例如RIE。
接着，如图13～图17所示，形成SGD孔洞SH内的积层结构。
具体而言，首先如图13所示，依次地形成块绝缘膜47、绝缘膜46、及隧道绝缘膜45，形成积层膜43之后，形成半导体层42。
接着，如图14所示，利用各向异性刻蚀(例如RIE)，将SGD孔洞SH底部的半导体层42及积层膜43去除，在半导体层42的下端与半导体部33的上端之间露出积层膜43。
接着，如图15所示，通过可选择性地去除氧化物及氮化物的刻蚀，进而，从露出的积层膜43朝向沿着XY平面的方向(横向)，至少将积层膜43的一部分、及绝缘体部34的一部分或全部去除。接着，可通过设置绝缘体部34，而在半导体层42的下端与半导体部33的上端之间，形成从SGD孔洞SH的中心大致等向性地展开的空间。此处，该空间可以适当的刻蚀时间进行控制，从而可确保特定的开口直径。例如，该开口直径至少大于半导体层42的下端的直径。
另外，在本步骤中的刻蚀中，不仅将积层膜43及绝缘体部34，而且也可将位于与绝缘体部34大致同层的积层膜32及绝缘体层54的一部分一同地去除。另外，在本步骤中的刻蚀中，例如，可适用如CDE(Chemical Dry Etching，化学干式刻蚀)或湿式刻蚀之类的各向同性刻蚀。尤其，在适用CDE的情形时，因积层膜43及32内的材料(例如，氧化物与氮化物)的不同造成的刻蚀不均得到抑制。
接着，如图16所示，在SGD孔洞SH内形成半导体层41。在形成半导体层41的过程中，半导体层41在例如最下层的牺牲材56与半导体部33之间的层，使SGD孔洞SH封闭。由此，在SGD孔洞SH中较被半导体层41封闭的部位更下方，可形成被半导体层41包围的气隙AG。形成在气隙AG内的半导体层41的膜厚可能薄于形成在较气隙AG更上方的半导体层41的膜厚。如此一来，在图15的刻蚀步骤中，较半导体层42的下端的宽度更扩大地形成SGD孔洞SH的空间，此后，在该空间内形成半导体层41。半导体层41与半导体部33及半导体层31相接。半导体层31及半导体层41成为在存储器柱体MP内流动的单元电流的电流路径(沟道路径)。
另外，在SGD孔洞SH的直径小于内存孔洞MH的直径的情形时，半导体层41形成为薄于半导体层31。因此，将气隙AG的侧方覆盖的半导体层41的膜厚变得薄于半导体层31的膜厚。
接着，如图17所示，在半导体层41上及SGD孔洞SH内形成芯构件40。此后，将SGD孔洞SH上部的芯构件40的一部分去除，将半导体部44嵌入至该空间。残存在较绝缘体层58更靠上层的积层膜43、半导体层42、半导体层41、芯构件40、及半导体部44通过例如CMP而去除。由此，在SGD孔洞SH内形成上部柱体UP。
接着，如图18所示，形成与狭缝SLT对应的孔洞H1。具体而言，首先通过光刻法等，形成与孔洞H1对应的区域开口的掩模。此后，通过使用已形成的掩模的各向异性刻蚀(例如RIE)，形成孔洞H1。本步骤中形成的孔洞H1将绝缘体层51、牺牲材52及53、绝缘体层54及55、牺牲材56、及绝缘体层57及58分别断开。
接着，将牺牲材52、53、及56分别置换为导电体层22～24。
具体而言，首先，将孔洞H1内露出的导电体层21的表面氧化，形成未图示的氧化保护膜。此后，利用例如热磷酸的湿式刻蚀，将牺牲材52、53、及56选择性地去除。牺牲材52、53、及56被去除的结构体通过多个存储器柱体MP等维持其立体结构。
接着，如图19所示，在牺牲材52、53、及56被去除的空间，经由孔洞H1嵌入导电体。本步骤中，使用例如CVD。导电体中的孔洞H1内部及绝缘体层58的上表面上所形成的部分通过回蚀处理而去除。由此，将形成在相邻布线层的导电体分离，形成导电体层22、多个导电体层23、及导电体层24。本步骤中形成的导电体层22、23、及24也可包含位障金属。于该情形时，将牺牲材52、53、及56去除后形成导电体是例如作为位障金属将氮化钛(TiN)成膜后，形成钨。
接着，如图20所示，在孔洞H1内形成与狭缝SLT对应的绝缘体层59。具体而言，在绝缘体层58上，以填充孔洞H1的方式形成绝缘体层59。接着，将形成在较绝缘体层58更靠上层的绝缘体层59通过例如CMP而去除。绝缘体层59包含例如氧化硅。
接着，如图21所示，形成与狭缝SHE对应的孔洞H2。具体而言，首先通过光刻法等，形成与狭缝SHE对应的区域开口的掩模。此后，通过使用已形成的掩模的各向异性刻蚀(例如RIE)，形成孔洞H2。本步骤中形成的孔洞H2将绝缘体层58及57、及导电体层24断开，到达绝缘体层55。
接着，如图22所示，在绝缘体层58及59上，以填充孔洞H2的方式，形成与狭缝SHE对应的绝缘体层60。接着，将形成在较绝缘体层58及59更靠上层的绝缘体层60通过例如回蚀处理而去除。绝缘体层60包含例如氧化硅。
通过以上说明的第1实施方式的半导体存储装置的制造步骤，分别形成存储器柱体MP、以及与存储器柱体MP连接的源极线SL、字线WL、及选择栅极线SGS及SGD。另外，以上说明的制造步骤仅为一例，也可在各制造步骤之间插入其他处理，或在不产生问题的范围内更换制造步骤的顺序。
1.3本实施方式的效果
根据第1实施方式的构成，在下部柱体LP与上部柱体UP之间即便产生对准偏移也可良好地进行连接。更具体而言，在下部柱体LP与上部柱体UP的连接部分，可充分地确保下部柱体LP的半导体层31与上部柱体UP的半导体层41的接触面积，进行良好的连接。因此，可降低所述连接部分的电流路径(沟道路径)中的单元电流下降的影响。进而，根据本实施方式，可通过设置绝缘体部34，而在将形成有上下柱体间的连接部的空间刻蚀形成时，以适当的刻蚀时间进行控制，从而可确保特定的开口直径。
对于本实施方式的效果，进而利用图23的示意图进行说明。图23是用以对第1实施方式的半导体存储装置的效果进行说明的比较例的示意图。在图23的比较例中，在内存孔洞MH的上端，未形成第1实施方式中设置的绝缘体部34。图23(A)表示在上部柱体UP与下部柱体LP，轴的偏移相对较小的情形，图23(B)表示在上部柱体UP与下部柱体LP，轴的偏移相对较大的情形。
图23的半导体层31'、半导体部33'、及半导体层41'a(或41'b)分别对应于第1实施方式的半导体层31、半导体部33、及半导体层41。半导体层31'及半导体部33'形成在下部柱体LP的上端。此后，经由将形成在SGD孔洞SH内的积层膜43的一部分去除的步骤，形成半导体层41'a或41'b。半导体层41'a、41'b均形成在半导体层42的下方，且在其内部分别形成气隙AG'a、气隙AG'b。
如根据图23(A)所知，在上下柱体间的轴的偏移较小的情形时，当从半导体基板20的上方俯视上部柱体UP与下部柱体LP时，在上下柱体的连接部分，上部柱体UP以收敛在下部柱体LP的截面内的方式形成。另外，此处，在将嵌入至下部柱体LP内的上部柱体UP的积层膜43的一部分去除的步骤(相当于第1实施方式的图14的步骤)之后，进行横向选择性地刻蚀绝缘体层将空间扩大的步骤(同上相当于图15的步骤)时，积层膜43沿着Z方向进而进行刻蚀，故积层膜43的Z方向的长度缩小。
而且，也根据图23(B)可知，在上下柱体间的轴的偏移较大的情形时，当从半导体基板20的上方俯视上部柱体UP与下部柱体LP时，在上下柱体的连接部分中，上部柱体UP未收敛在下部柱体LP的截面内，一部分形成在截面之外。另外，此处，在将嵌入至下部柱体LP内的上部柱体UP的积层膜43的一部分去除的步骤之后，进行横向选择性地刻蚀绝缘体层将空间扩大的步骤的情形时，未被半导体层31'及半导体部33'掩蔽的绝缘体层(例如，图15的包含氧化硅的绝缘体层54)的部分进行横向选择刻蚀。另一方面，例如包含硅的半导体层31'、半导体部33'及半导体层42因未被刻蚀，被它们掩蔽的绝缘体层的部分难以进行刻蚀。而且，例如具有包含氮化硅(SiN)的绝缘膜46的积层膜43也沿着Z方向，一部分进行刻蚀，但比朝横向刻蚀的所述绝缘体层(绝缘体层54)难以进行刻蚀。
此后，虽将半导体层41a'及41b'成膜，但为了与下部柱体LP的半导体层31'良好地进行连接，而必须在Z方向上预先确保特定之间隔。然而，图23(A)、(B)的情形均如上所述积层膜43朝向Z方向的刻蚀进行较慢，故存在意图确保良好连接的刻蚀时间变长的倾向。
在该情形时，SGD孔洞SH的部分CH中的半导体层42及积层膜43长时间地曝露于刻蚀气体或药液中，从而存在使选择晶体管ST1的栅极绝缘膜破损的可能性。当过度地进行积层膜43的刻蚀时，选择晶体管的栅极长度变得短于设计，故阈值特性变化，对选择晶体管的耐压或截止特性造成影响。
如上所述，为获得上部柱体UP与下部柱体LP间的良好连接，与下部柱体LP接触的上部柱体UP的部分JP中的结构及制造工艺较为重要。尤其，与上部柱体UP的部分JT对应的半导体层41a'及41b'的部分是下部柱体LP的半导体层31'与和上部柱体UP的部分CH对应的半导体层41a'、41b'的部分的连接部分，且是下部柱体LP的存储单元与位线BL间的电流路径的连接部分，因此，也对单元电流造成影响。
根据第1实施方式，半导体层31及半导体部33的上端位于积层膜32的上端的下方，且在嵌入至下部柱体LP内的上部柱体UP的积层膜43的侧方形成有绝缘体部34。因此，不会被半导体部33及半导体层31阻碍横向刻蚀，在将形成有上下柱体间的连接部的空间刻蚀形成时，可以适当的刻蚀时间，确保特定的开口直径。
另外，在表示上下柱体间的轴偏移较大的比较例的图23(B)中，例如，相当于气隙AG'与积层膜32之间的距离(偏移)的半导体的膜厚d2(d2b)在距离较大的部位，产生比半导体层31'的膜厚d1厚半导体层41'的膜厚d3与半导体部33'的一部分膜厚的膜厚程度的偏移。另外，在轴偏移较小的图23(A)的情形时，膜厚d2(d2a)的厚度大致与膜厚d1相等。进而，存储器柱体MP的半导体层31'的上端(与半导体基板20相距最大高度的半导体层31'的前端部)与积层膜32的上端为大致同等的高度。
另一方面，在第1实施方式中，如图4所示，在上下柱体间的轴偏移较大的情形时(例如，图中央2个存储器柱体MP的情形时)，在形成有上下柱体间的连接部的气隙AG的侧方部分，半导体层41不与半导体层31及半导体部33接触，而与绝缘体部34、积层膜32、绝缘体层54的任一个接触。因此，根据第1实施方式，气隙AG与积层膜32之间的半导体的膜厚薄于芯构件30与积层膜32之间的半导体的膜厚。进而，存储器柱体MP的半导体层31的上端(与半导体基板20相距最大高度的半导体层31的前端部)因在正上方存在绝缘体部34而低于积层膜32的上端。换言之，积层膜32的上端较半导体层31更向上方突出。
2.变化例等
另外，所述第1实施方式可进行各种变化。
例如，在所述第1实施方式中，例如以积层膜43因具有隧道绝缘膜45、绝缘膜46、及块绝缘膜47而可调整选择晶体管ST2的阈值电压地构成的情形为例进行了说明，但不限于此。例如，积层膜43也可为不含隧道绝缘膜45及绝缘膜46的构成。在该情形时，当刻蚀半导体层42的下方时，即便适用湿式刻蚀，积层膜43内的材料导致的刻蚀速率差异也得到抑制。
在所述第1实施方式中，以半导体存储装置1具有在存储单元阵列10下设置有感测放大器模块16等电路的结构的情形为例进行了说明，但不限于此。例如，半导体存储装置1也可为在半导体基板20上形成有存储单元阵列10及感测放大器模块16的结构。而且，半导体存储装置1也可为将设有感测放大器模块16等的芯片与设有存储单元阵列10的芯片贴合而成的结构。
所述第1实施方式中，对于字线WL与选择栅极线SGS相邻，且字线WL与选择栅极线SGD相邻的结构进行了说明，但不限于此。例如，在最上层的字线WL与选择栅极线SGD之间，也可设置虚设字线。同样地，也可在最下层的字线WL与选择栅极线SGS之间，设置虚设字线。而且，在多个柱体连结而成的结构的情形时，连结部分附近的导电体层也可用作虚设字线。
在所述第1实施方式中，对于经由存储器柱体MP的底部将半导体层31与导电体层21电性连接的情形进行了例示，但不限于此。半导体层31与导电体层21也可经由存储器柱体MP的侧面而电性连接。在该情形时，将形成在存储器柱体MP的侧面的积层膜32的一部分去除，形成半导体层31与导电体层21经由该部分而接触的结构。
本说明书中“膜厚”表示形成在例如内存孔洞MH或SGD孔洞SH内的构成要素的内直径及外直径间之差。某一层的“内直径”及“外直径”分别表示XY平面的截面上的该层的内侧及外侧的平均直径。另外，“直径”是无论“内直径”还是“外直径”的任一个含义均可使用。
已说明了本发明的若干个实施方式，但该等实施方式是作为示例而提示，并非意图限定发明范围。该等新颖的实施方式可以其他各种方式实施，且在不脱离发明主旨的范围内可进行各种省略、置换、及变更。该等实施方式或其变化包含于发明的范围或主旨中，并且也包含于专利申请范围中记载的发明及其均等的范围内。
[符号的说明]
1 半导体存储装置
2 存储控制器
10 存储单元阵列
11 指令寄存器
12 地址寄存器
13 定序器
14 驱动模块
15 行解码器模块
16 感测放大器模块
20 半导体基板
21～25 导电体层
30、40 芯构件
31、41、42 半导体层
32、43 积层膜
33、44 半导体部
34 绝缘体部
35、45 隧道绝缘膜
36、46 绝缘膜
37、47 块绝缘膜
50、51、54、55、57、58、59、60 绝缘体层
52、53、56 牺牲材
BLK 块
SU 字符串单元
MT 存储单元晶体管
ST1、ST2 选择晶体管
BL 位线
WL 字线
SGD 选择栅极线

Claims (16)

1.一种半导体存储装置，具有：
多个第1导电体层，在第1方向上积层；
第2导电体层，设置在所述第1导电体层的上方；
第1半导体层，在所述多个第1导电体层内在所述第1方向上延伸；
第2半导体层，包含在所述第2导电体层内在所述第1方向上延伸的第1部分、及与所述第1方向正交的截面上的直径大于所述第1部分的第2部分，且在所述第2部分中与所述第1导电体层相接；及
第1电荷储存层，配置在所述多个第1导电体层与所述第1半导体层之间；
所述第1电荷储存层的上端与所述第1半导体层的上端相比，在所述第1方向朝上突出。
2.根据权利要求1所述的半导体存储装置，其更具备
配置在所述第1半导体层与所述第2导电体层之间，且配置在所述第1电荷储存层与所述第2半导体层的所述第2部分之间的第1绝缘体层。
3.根据权利要求1所述的半导体存储装置，其中
所述第2半导体层的所述第2部分在内部具备气隙。
4.根据权利要求1所述的半导体存储装置，其中
所述第1半导体层的直径大于所述第2半导体层的所述第1部分的直径。
5.根据权利要求2所述的半导体存储装置，其中
所述第1绝缘体层包含氧化硅或氮化硅。
6.根据权利要求1所述的半导体存储装置，其更具备配置在所述第2导电体层与所述第2半导体层的所述第1部分之间的第2绝缘体层，且
所述第2绝缘体层包含第2电荷储存层。
7.根据权利要求1所述的半导体存储装置，其中
所述第2半导体层的所述第2部分的膜厚薄于所述第1半导体层的沿着所述多个第1导电体层及所述第1电荷储存层配置的部分的膜厚。
8.一种半导体存储装置，具备：
多个第1导电体层，在第1方向上积层；
第2导电体层，设置在所述第1导电体层的上方；
第1半导体层，在所述多个第1导电体层内在所述第1方向上延伸；
第2半导体层，包含在所述第2导电体层内在所述第1方向上延伸的第1部分、及与所述第1方向正交的截面上的直径大于所述第1部分的第2部分，且在所述第2部分中与所述第1半导体层相接；
第1电荷储存层，配置在所述多个第1导电体层与所述第1半导体层之间；及
第1绝缘体，配置在所述第1半导体层与所述第2导电体层之间，且与所述第2半导体层的所述第2部分相接。
9.一种半导体存储装置的制造方法，包括如下步骤：
形成包含第1方向上积层而成的多个第1牺牲材的第1积层体，且在所述第1积层体上形成第1孔洞；
在所述第1孔洞内依次地形成第1绝缘体层、第1半导体层、及第1芯；
将所述第1孔洞内形成的所述第1芯从所述第1积层体的上端去除到第1深度为止；
在所述第1芯被去除后形成的空间内，形成第2半导体层；
将所述第1孔洞内形成的所述第1半导体层及所述第2半导体层从所述第1积层体的上端去除到比所述第1深度浅的第2深度为止；及
在所述第1半导体层及所述第2半导体层被去除后形成的空间内，形成第2绝缘体层。
10.根据权利要求9所述的半导体存储装置的制造方法，其更包括如下步骤：
在形成有所述第2绝缘体层的所述第1积层体的上方形成第2牺牲材，且形成将所述第2牺牲材及所述第2绝缘体层贯通而到达所述第2半导体层的第2孔洞；
在所述第2孔洞内依次地形成第3绝缘体层及第3半导体层，将形成在所述第2孔洞的底部的所述第3半导体层的部分去除，使所述第3绝缘体层露出；
经由所述露出的第3绝缘体层，将所述第3半导体层的下方的所述第3绝缘体层及所述第2绝缘体层的至少一部分去除；及
在所述第2孔洞内形成第4半导体层。
11.根据权利要求10所述的半导体存储装置的制造方法，其中
所述第4半导体层包含在所述第2牺牲材内在所述第1方向上延伸的第1部分、及与所述第1方向正交的截面上的直径大于所述第1部分的第2部分。
12.根据权利要求11所述的半导体存储装置的制造方法，其中
所述第4半导体层的所述第2部分在内部包含气隙。
13.根据权利要求11所述的半导体存储装置的制造方法，其中
所述第2绝缘体层配置在所述第2半导体层与所述第2牺牲材之间，且配置在所述第1绝缘体层与所述第4半导体层的所述第2部分之间。
14.根据权利要求10所述的半导体存储装置的制造方法，其中
所述第1孔洞的直径大于所述第2孔洞的直径。
15.根据权利要求10所述的半导体存储装置的制造方法，其更具备如下步骤：
形成将所述第2牺牲材及所述第1牺牲材贯通的第3孔洞；
经由所述第3孔洞将所述第1牺牲材置换为第1导电体层，将第2牺牲材置换为第2导电体层；及
在所述第3孔洞内形成第4绝缘体层。
16.根据权利要求15所述的半导体存储装置的制造方法，其更具备如下步骤：
形成将所述第2导电体层贯通的第4孔洞；及
在所述第4孔洞内形成第5绝缘体层。
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