JP2018050016A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】積層体の加工難易度を低減できる半導体装置を提供する。
【解決手段】実施形態の半導体装置は、積層体と、絶縁部と、を含む。積層体は第１選択ゲート電極層と、第２選択ゲート電極層と、ワード線と、第３選択ゲート電極層と、第４選択ゲート電極層と、を含む。第１選択ゲート電極層は、第１方向に沿って延びる。第２選択ゲート電極層は第２方向において第１選択ゲート電極層と並ぶ。第３選択ゲート電極層は第１選択ゲート電極層とワード線との間に設けられる。第３選択ゲート電極層は第３端部を有する。第４選択ゲート電極層は第２選択ゲート電極層とワード線との間に設けられる。第４選択ゲート電極層は第４端部を有する。絶縁部は第１部分と、第２部分と、を含む。第１部分は、第１選択ゲート電極層と第２選択ゲート電極層との間、および第３選択ゲート電極層の一部と第４選択ゲート電極層の一部との間を第１方向に沿って延びる。第２部分は、第３端部と第４端部との間およびワード線内を第３方向に延びる。
【選択図】図１

Description

本発明の実施形態は、半導体装置とその製造方法に関する。
複数の電極層が積層された積層体にメモリホールを形成し、そのメモリホール内に電荷蓄積膜および半導体膜が積層体の積層方向に延在して設けられた３次元構造の半導体記憶装置が提案されている。半導体記憶装置は、ドレイン側選択トランジスタ（ＳＴＤ）とソース側選択トランジスタ（ＳＴＳ）との間に直列に接続された複数のメモリセル（ＭＣ）を有する。積層体には、積層体を分断する複数のスリットが形成されている。２つのスリットの間の領域は“ブロック”と呼ばれる。１つの“ブロック”中に２つのＳＧＤを並列させる構成が提案されている。
特開２０１２−４４７０号公報
実施形態は、積層体の加工難易度を低減できる半導体装置を提供する。
実施形態の半導体装置は、積層体と、絶縁部と、複数の柱状部と、を含む。前記積層体は、第１選択ゲート電極層と、第２選択ゲート電極層と、ワード線と、第３選択ゲート電極層と、第４選択ゲート電極層と、を含む。前記第１選択ゲート電極層は、第１方向に沿って延び、第１端部を有する。前記第２選択ゲート電極層は、前記第１方向と交差する第２方向において前記第１選択ゲート電極層と並ぶ。前記第２選択ゲート電極層は、前記第１方向に沿って延び、第２端部を有する。前記ワード線は、前記第１選択ゲート電極層および前記第２選択ゲート電極層と第３方向において並び、前記第１方向に沿って延びる。前記第３方向は、前記第１方向および前記第２方向と交差する。前記第３選択ゲート電極層は、前記第１選択ゲート電極層と前記ワード線との間に設けられ、前記第１方向に沿って延びる。前記第３選択ゲート電極層は、第３端部を有する。前記第４選択ゲート電極層は、前記第２選択ゲート電極層と前記ワード線との間に設けられ、前記第３選択ゲート電極層と、前記第２方向において並ぶ。前記第４選択ゲート電極層は、前記第１方向に沿って延びる。第４選択ゲート電極層は、第４端部を有する。前記絶縁部は、第１部分と、第２部分と、を含む。前記第１部分は、前記第１選択ゲート電極層と前記第２選択ゲート電極層との間、および前記第３選択ゲート電極層の一部と前記第４選択ゲート電極層の一部との間を前記第１方向に沿って延びる。前記第１部分は、前記第３方向において前記ワード線の一部と重なる。前記第２部分は、前記第３端部と前記第４端部との間および前記ワード線内を前記第３方向に延びる。前記第２部分は、前記第１部分と接する。前記柱状部は、前記積層体内を前記第３方向に沿って延び、前記絶縁部と離間する。
図１は、第１実施形態の半導体装置の平面レイアウトを示す模式平面図である。 図２は、第１実施形態の半導体装置のメモリセルアレイを示す模式断面図である。 図３は、第１実施形態の半導体装置を示す模式断面図である。 図４（ａ）および図４（ｂ）は、第１実施形態の半導体装置を示す模式断面図である。 図５は、柱状部の例を示す模式的断面図である。 図６は、柱状部の例を示す模式的断面図である。 図７は、本実施形態の半導体装置の製造方法の一例を示すフロー図である。 図８（ａ）〜図８（ｄ）は、本実施形態の半導体装置の製造方法を示す模式図である。 図９（ａ）〜図９（ｄ）は、本実施形態の半導体装置の製造方法を示す模式図である。 図１０（ａ）〜図１０（ｄ）は、本実施形態の半導体装置の製造方法を示す模式図である。 図１１（ａ）〜図１１（ｄ）は、本実施形態の半導体装置の製造方法を示す模式図である。 図１２（ａ）〜図１２（ｄ）は、本実施形態の半導体装置の製造方法を示す模式図である。 図１３（ａ）〜図１３（ｄ）は、本実施形態の半導体装置の製造方法を示す模式図である。 図１４（ａ）〜図１４（ｄ）は、本実施形態の半導体装置の製造方法を示す模式図である。 図１５（ａ）〜図１５（ｄ）は、本実施形態の半導体装置の製造方法を示す模式図である。 図１６（ａ）〜図１６（ｄ）は、本実施形態の半導体装置の製造方法を示す模式図である。 図１７は、第２実施形態の半導体装置を示す模式断面図である。 図１８（ａ）および図１８（ｂ）は、第２実施形態の半導体装置を示す模式断面図である。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。実施形態において“上”とは、例えば、基材から遠ざかる方向を指し、“下”とは、例えば、基材に向かう方向を指す。実施形態の半導体装置は、メモリセルアレイを有する半導体記憶装置である。
＜第１実施形態＞
＜半導体装置＞
図１は、第１実施形態の半導体装置の平面レイアウトを示す模式平面図である。図２は、第１実施形態の半導体装置のメモリセルアレイを示す模式断面図である。図３は、第１実施形態の半導体装置を示す模式断面図である。図４（ａ）および図４（ｂ）は、第１実施形態の半導体装置を示す模式断面図である。図３は、図１中のIII―III線に沿う断面を示す模式断面図である。図４（ａ）は、図１中のIVａ−IVａ線に沿う断面を示す模式断面図である。図４（ｂ）は、図１中のIVｂ−IVｂ線に沿う断面を示す模式断面図である。
図１〜図４（ｂ）において、基材１０の主面１０ａに対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
図１に示すように、本実施形態の半導体装置は、メモリセルアレイ１と、階段部２ａと、階段部２ｂと、を含む。メモリセルアレイ１、階段部２ａおよび階段部２ｂは、基材１０の主面１０ａ上に設けられる。メモリセルアレイ１は、Ｘ方向において、階段部２ａと階段部２ｂとの間に位置する。基材１０は、例えば、半導体基板である。半導体基板は、例えば、シリコンを含む。基材１０の導電型は、例えば、ｐ型である。
図１および図２に示すように、本実施形態の半導体装置は、積層体１００と、複数のソース線ＬＩと、複数の絶縁膜５１と、複数の柱状部ＣＬと、絶縁部６０と、ビット線ＢＬと、上層配線８０と、を含む。積層体１００は、基材１０の主面１０ａ上に設けられる。図１に示すように、積層体１００は、メモリセルアレイ１、階段部２ａおよび階段部２ｂに一体として設けられる。
絶縁膜５１は、積層体１００内をＺ方向およびＸ方向に延びる。絶縁膜５１は、積層体１００を、Ｙ方向に複数に分離する。絶縁膜５１によって分離された各領域は、"ブロック"とよばれる。ソース線ＬＩは、絶縁膜５１内に設けられる。ソース線ＬＩは、例えば、Ｚ方向およびＸ方向に延びる。ソース線ＬＩは、基材１０と電気的に接続される。
絶縁膜５１は、例えばシリコン酸化物を含む。ソース線ＬＩは、導電物を含む。例えば、導電物は、タングステンおよびチタンの少なくともいずれかを含む。ソース線ＬＩは、例えば、チタンおよびチタン窒化膜の積層膜を含んでいてもよい。
複数の柱状部ＣＬは、メモリセルアレイ１の積層体１００内をＺ方向に延びる。柱状部ＣＬの形状は、例えば、円柱状、または楕円柱状である。柱状部ＣＬは、例えば、千鳥格子状、または正方格子状に配置される。
積層体１００は、絶縁体４０を介して積層された複数の電極層４１を含む。複数の電極層４１は、例えば、複数のドレイン側選択ゲート電極層ＳＧＤ、複数のワード線ＷＬ、および複数のソース側選択ゲート電極層ＳＧＳを含む。
図２に示すように、ソース側選択ゲート電極層ＳＧＳは、絶縁体４０を介して、基材１０の主面１０ａ上に設けられる。ワード線ＷＬは、絶縁体４０を介して、ソース側選択ゲート電極層ＳＧＳ上に設けられる。ワード線ＷＬは、絶縁体４０を介して、積層される。ドレイン側選択ゲート電極層ＳＧＤは、絶縁体４０を介して、最上層のワード線ＷＬ上に設けられる。ドレイン側選択ゲート電極層ＳＧＤの積層数、ワード線ＷＬの積層数およびソース側選択ゲート電極層ＳＧＳの積層数は、任意である。例えば、ドレイン側選択ゲート電極層ＳＧＤの積層数は２層である。例えば、ソース側選択ゲート電極層ＳＧＳの積層数は２層である。
ドレイン側選択ゲート電極層ＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極として機能する。ソース側選択ゲート電極層ＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極として機能する。ワード線ＷＬは、メモリセルＭＣのゲート電極として機能する。ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳとの間には、複数のメモリセルＭＣが直列に接続される。ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳおよびメモリセルＭＣは、柱状部ＣＬに配置される。
電極層４１（ＳＧＤ、ＷＬ、ＳＧＳ）は、例えば、タングステンなどの導電物を含む。絶縁体４０は、シリコン酸化膜等の絶縁物であってもよく、エアギャップを含んでもよい。
図１に示すように、絶縁部６０は、２つの絶縁膜５１によって分離された積層体１００内に設けられる。絶縁部６０は、階段部２ａ、メモリセルアレイ１および階段部２ｂに設けられる。絶縁部６０は、ブロック内に設けられ、ドレイン側選択ゲート電極層ＳＧＤを分離する。すなわち、絶縁部６０は、ブロック内においてＹ方向に隣合う２つのドレイン側選択ゲート電極層ＳＧＤの間に配置される。絶縁部６０と絶縁膜５１との間の領域は、"フィンガー"とよばれる。なお、ワード線ＷＬおよびソース側選択ゲート電極層ＳＧＳは、絶縁部６０によって分離しない。
図１、図４（ａ）および図４（ｂ）に示すように、絶縁部６０は、第１部分６０ａ、第２部分６０ｂ、および第３部分６０ｃを含む。第１部分６０ａは、メモリセルアレイ１に配置される。第１部分６０ａは、ワード線ＷＬ上に設けられ、Ｙ方向において隣り合う２つのドレイン側選択ゲート電極層ＳＧＤの間に配置される。第２部分６０ｂは、階段部２ａに設けられ、積層体１００内をＺ方向に沿って延びる。第２部分６０ｂは、第１部分６０ａと接する。第３部分６０ｃは、第２部分６０ｂが設けられた階段部２ａとは逆の階段部２ｂに設けられる。第３部分６０ｃは、積層体１００内をＺ方向に沿って延びる。第３部分６０ｃは、第１部分６０ａと接する。第２部分６０ｂ内には、導電部６１ａが設けられる。導電部６１ａは、第２部分６０ｂ内をＺ方向に沿って延びる。第３部分６０ｃ内には、導電部６１ｂが設けられる。導電部６１ｂは、第３部分６０ｃ内をＺ方向に沿って延びる。例えば、導電部６１ａは、基材１０と電気的に接続される。例えば、導電部６１ｂは、基材１０と電気的に接続される。導電部６１ａおよび導電部６１ｂの少なくともいずれか一方は、例えば、上層に設けられた配線と基材１０とを電気的に接続する配線として用いられてもよい。
図３に示すように、階段部２ａにおいて、複数の電極層４１の端部は、階段状に引き出されている。本実施形態の半導体装置は、絶縁層９０と複数のコンタクト部７１と、を含む。絶縁層９０は、積層体１００の階段部２ａ上に設けられる。各コンタクト部７１は、絶縁層９０内をＺ方向に延びる。各コンタクト部７１は、階段部２ａに引き出された電極層４１と電気的に接続される。各電極層４１と接続するコンタクト部７１の数は、任意である。例えば、本実施形態の半導体装置は、階段部２ｂにおいても階段部２ａと同様の構造をとる。
図１、図４（ａ）および図４（ｂ）に示すように、複数のドレイン側選択ゲート電極層ＳＧＤは、例えば、第１選択ゲート電極層ＳＧＤ１、第２選択ゲート電極層ＳＧＤ２、第３選択ゲート電極層ＳＧＤ３、および第４選択ゲート電極層ＳＧＤ４を含む。複数のワード線ＷＬは、例えば、第１ワード線ＷＬ１を含む。例えば、第１ワード線ＷＬ１は、基材１０上に積層された複数のワード線ＷＬのうちで最も基材１０から遠いワード線ＷＬである。
第１選択ゲート電極層ＳＧＤ１は、Ｘ方向に沿って延びる。第２選択ゲート電極層ＳＧＤ２は、Ｘ方向に沿って延び、Ｙ方向において、第１選択ゲート電極層ＳＧＤ１と並ぶ。第１選択ゲート電極層ＳＧＤ１および第２選択ゲート電極層ＳＧＤ２は、第１ワード線ＷＬ１とＺ方向において並ぶ。第３選択ゲート電極層ＳＧＤ３は、第１ワード線ＷＬ１と第１選択ゲート電極層ＳＧＤ１との間に設けられ、Ｘ方向に沿って延びる。第４選択ゲート電極層ＳＧＤ４は、第１ワード線ＷＬ１と第２選択ゲート電極層ＳＧＤ２との間に設けられ、Ｘ方向に沿って延びる。
図１に示すように、第１選択ゲート電極層ＳＧＤ１は、第１端部ＳＧＤｅ１と、第１端部ＳＧＤｅ１とは逆側の第１逆端部ＳＧＤｒ１とを含む。第１端部ＳＧＤｅ１は、階段部２ａに位置し、第１逆端部ＳＧＤｒ１は、階段部２ｂに位置する。
第２選択ゲート電極層ＳＧＤ２は、第２端部ＳＧＤｅ２と、第２端部ＳＧＤｅ２とは逆側の第２逆端部ＳＧＤｒ２とを含む。第２端部ＳＧＤｅ２は、階段部２ａに位置し、第２逆端部ＳＧＤｒ２は、階段部２ｂに位置する。
第３選択ゲート電極層ＳＧＤ３は、第３端部ＳＧＤｅ３と、第３端部ＳＧＤｅ３とは逆側の第３逆端部ＳＧＤｒ３とを含む。第３端部ＳＧＤｅ３は、階段部２ａに位置し、第３逆端部ＳＧＤｒ３は、階段部２ｂに位置する。
第４選択ゲート電極層ＳＧＤ４は、第４端部ＳＧＤｅ４と、第４端部ＳＧＤｅ４とは逆側の第４逆端部ＳＧＤｒ４とを含む。第４端部ＳＧＤｅ４は、階段部２ａに位置し、第４逆端部ＳＧＤｒ４は、階段部２ｂに位置する。
第１ワード線ＷＬ１は、第５端部ＷＬｅと、第５端部ＷＬｅとは逆側の第５逆端部ＷＬｒとを含む。
図１および図４（ｂ）に示すように、第１部分６０ａは、第１ワード線ＷＬ１上に設けられる。第１部分６０ａは、第１選択ゲート電極層ＳＧＤ１と第２選択ゲート電極層ＳＧＤ２との間、および第３選択ゲート電極層ＳＧＤ３の一部と第４選択ゲート電極層ＳＧＤ４の一部との間をＸ方向に沿って延びる。
図１及び図４（ａ）に示すように、第２部分６０ｂは、第３端部ＳＧＤｅ３と第４端部ＳＧＤｅ４との間および第１ワード線ＷＬ１内をＺ方向に延びる。第２部分６０ｂの一部は第１端部ＳＧＤｅ１と第２端部ＳＧＤｅ２との間に設けられてもよい。
図１に示すように、第３部分６０ｃは、第３逆端部ＳＧＤｒ３と第４逆端部ＳＧＤｒ４との間および第１ワード線ＷＬ１内をＺ方向に延びる。
複数の柱状部ＣＬは、例えば、柱状部ＣＬａおよび柱状部ＣＬｂを含む。柱状部ＣＬａは、第１選択ゲート電極層ＳＧＤ１、第３選択ゲート電極層ＳＧＤ３および第１ワード線ＷＬ１内をＺ方向に沿って延び、基材１０と接続される。柱状部ＣＬｂは、第２選択ゲート電極層ＳＧＤ２、第４選択ゲート電極層ＳＧＤ４および第１ワード線ＷＬ１内をＺ方向に沿って延び、基材１０に接続される。
第１端部ＳＧＤｅ１は、Ｘ方向において柱状部ＣＬａと第３端部ＳＧＤｅ３との間に位置する。第２端部ＳＧＤｅ２は、Ｘ方向において柱状部ＣＬｂと第４端部ＳＧＤｅ４との間に位置する。第３端部ＳＧＤｅ３は、Ｘ方向において第１端部ＳＧＤｅ１と第５端部ＷＬｅとの間に位置する。第４端部ＳＧＤｅ４は、Ｘ方向において第２端部ＳＧＤｅ２と第５端部ＷＬｅとの間に位置する。
第１逆端部ＳＧＤｒ１は、Ｘ方向において柱状部ＣＬａと第３逆端部ＳＧＤｒ３との間に位置する。第２逆端部ＳＧＤｒ２は、Ｘ方向において柱状部ＣＬｂと第４逆端部ＳＧＤｒ３との間に位置する。第３逆端部ＳＧＤｒ３は、Ｘ方向において第１逆端部ＳＧＤｒ１と第５逆端部ＷＬｒとの間に位置する。第４逆端部ＳＧＤｒ４は、Ｘ方向において第２逆端部ＳＧＤｒ２と第５逆端部ＷＬｒとの間に位置する。
複数の絶縁膜５１は、絶縁膜５１ａおよび絶縁膜５１ｂを含む。絶縁膜５１ａは、積層体１００内をＸ方向およびＺ方向に延びる。複数のソース線ＬＩは、ソース線ＬＩａおよびソース線ＬＩｂを含む。ソース線ＬＩａは、絶縁膜５１ａ内に設けられ、基材１０と電気的に接続される。ソース線ＬＩｂは、絶縁膜５１ｂ内に設けられ、基材１０と電気的に接続される。
第１選択ゲート電極層ＳＧＤ１および第３選択ゲート電極層ＳＧＤ３は、絶縁膜５１ａと絶縁部６０との間に配置される。第２選択ゲート電極層ＳＧＤ２および第４選択ゲート電極層ＳＧＤ４は、絶縁膜５１ｂと絶縁部６０との間に配置される。
絶縁部６０のＸ方向における長さＬ１は、絶縁膜５１ａのＸ方向における長さＬ２よりも短い。絶縁部６０のＸ方向における長さＬ１は、絶縁膜５１ｂのＸ方向における長さＬ３よりも短い。
図２に示すようにビット線ＢＬは、柱状部ＣＬ上に設けられる。ビット線ＢＬは、Ｙ方向に延びる。柱状部ＣＬの上端部は、例えばコンタクト部Ｃｂおよびコンタクト部Ｖ１を介して、ビット線ＢＬの１つと電気的に接続される。１つのビット線ＢＬは、各フィンガーに配置された１つの柱状部ＣＬと、電気的に接続される。柱状部ＣＬの下端部は、基材１０を介して、ソース線ＬＩと電気的に接続される。
上層配線８０は、ソース線ＬＩ上に設けられる。上層配線８０は、Ｙ方向に延びる。上層配線８０は、ソース線ＬＩと電気的に接続される。上層配線８０は、図示しない周辺回路と電気的に接続される。
第２部分６０ｂ、および第３部分６０ｃを含まない絶縁部６０が設けられた半導体装置が考えられる。絶縁部６０は、第１ワード線ＷＬ１上に設けられ、２つのドレイン側選択ゲート電極層ＳＧＤをＹ方向に分離する。例えば、絶縁部６０は、２つのドレイン側選択ゲート電極層ＳＧＤをＹ方向に分離するスリットをエッチング処理によって形成した後、そのスリット内に絶縁物を設けることによって形成される。ドレイン側選択ゲート電極層ＳＧＤがＺ方向に複数層設けられている場合、下層のドレイン側選択ゲート電極層ＳＧＤの端部上には、絶縁層９０が設けられる。この場合、スリットを形成する際に絶縁層９０がマスクとなり、ドレイン側選択ゲート電極層ＳＧＤの端部がエッチングによって分離されないことがある。これにより、Ｙ方向に並ぶ２つのドレイン側選択ゲート電極層ＳＧＤがショートすることがあった。
本実施形態では、第１部分６０ａ、第２部分６０ｂおよび第３部分６０ｃを含む絶縁部６０が設けられている。第２部分６０ｂおよび第３部分６０ｃは、それぞれドレイン側選択ゲート電極層ＳＧＤの端部を分離し、第１ワード線ＷＬ１内をＺ方向に延びる。これにより、Ｙ方向に並ぶ２つのドレイン側選択ゲート電極層ＳＧＤの端部をより確実に分離することができる。したがって、Ｙ方向に並ぶ２つのドレイン側選択ゲート電極層ＳＧＤがショートすることが抑制される。これにより、例えば、積層体の加工難易度を低減できる。
また、第２部分６０ｂ内には、導電部６１ａが設けられ、第３部分６０ｃ内には、導電部６１ｂが設けられる。導電部６１ａおよび導電部６１ｂのそれぞれは、基材１０と接続される。例えば、導電部６１ａおよび導電部６１ｂは、上層の配線と基材とを電気的に接続する配線として用いることができる。ドレイン側選択ゲート電極層ＳＧＤの端部が分断されることで生じたスペースを配線（導電部６１ａ、導電部６１ｂ）のスペースとして活用することができる。これにより、例えば、半導体装置のサイズを小さくすることができる。
なお、本実施形態においては、第２部分６０ｂ内に導電部６１ａが設けられていなくてもよい。第３部分６０ｃ内に導電部６１ｂが設けられていなくてもよい。
図５は、柱状部の例を示す模式的断面図である。図６は、柱状部の例を示す模式的断面図である。図６は、図５中のVI−VI線に沿う模式断面図である。
図５に示すように、柱状部ＣＬは、コア部５０、半導体膜２０、およびメモリ膜３０を含む。
コア部５０は、積層体１００内をＺ方向に沿って延びる。半導体膜２０は、コア部５０と積層体１００との間に設けられる。メモリ膜３０は、半導体膜２０と積層体１００との間に設けられる。
図６に示すように、メモリ膜３０は、膜中に、電荷蓄積部３２を含む。電荷蓄積部３２は、例えば、電荷をトラップするトラップサイト、および浮遊ゲートの少なくともいずれかを含む。メモリセルＭＣのしきい値電圧は、電荷蓄積部３２中の電荷の有無、又は電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。
半導体膜２０と電荷蓄積部３２との間には、トンネル絶縁膜３３が設けられる。電荷蓄積部３２と積層体１００との間には、ブロック絶縁膜３１が設けられる。
トンネル絶縁膜３３は、情報を消去する際、および情報を書き込む際、電荷、例えば、電子や正孔がトンネリングする。メモリ膜３０は、ドレイン側選択ゲート電極層ＳＧＤと半導体膜２０との間で除去されていてもよい。この場合、メモリ膜３０の代わりに、絶縁膜が設けられる。
ブロック絶縁膜３１は、例えば、消去動作のとき、ワード線ＷＬからメモリ膜３０が含む電荷蓄積部３２への電荷のバックトンネリングを抑制する。
例えば、柱状部ＣＬと基材１０との間には、半導体ピラー１０ｂが設けられていてもよい。半導体膜２０は、例えば、半導体ピラー１０ｂを介して、基材１０と電気的に接続される。半導体ピラー１０ｂと積層体１００との間には、ブロック絶縁膜３１が設けられる。例えば、半導体ピラー１０ｂは、Ｚ方向と直交する方向において、ソース側選択ゲート電極層ＳＧＳとブロック絶縁膜３１を介して対向する。半導体ピラー１０ｂは省略されてもよい。半導体ピラー１０ｂを省略した場合、柱状部ＣＬは、例えば、基材１０と直接に接続される。
＜半導体装置の製造方法＞
図７は、本実施形態の半導体装置の製造方法の一例を示すフロー図である。図８（ａ）〜図１６（ｄ）は、本実施形態の半導体装置の製造方法を示す模式図である。
図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、および図１６（ａ）は、図１に示すメモリセルアレイおよび階段部に対応する領域を示す模式平面図である。図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、および図１６（ｂ）は、図４（ａ）に示す断面に対応する模式断面図である。図８（ｃ）、図９（ｃ）、図１０（ｃ）、図１１（ｃ）、図１２（ｃ）、図１３（ｃ）、図１４（ｃ）、図１５（ｃ）、および図１６（ｃ）は、図４（ｂ）に示す断面に対応する模式断面図である。図８（ｄ）、図９（ｄ）、図１０（ｄ）、図１１（ｄ）、図１２（ｄ）、図１３（ｄ）、図１４（ｄ）、図１５（ｄ）、および図１６（ｄ）は、図３に示す断面に対応する模式断面図である。
＜積層体１００の形成＞
図８（ａ）〜図８（ｄ）に示すように、基材１０上に、積層体１００を形成する（ステップＳ１１０）。積層体１００は、置換部材４１ｆと、絶縁体４０とが交互に積層された状態である。置換部材４１ｆの材料は、絶縁体４０とエッチング選択比をとることができる材料から選ばれる。例えば、絶縁体４０としてシリコン酸化物を選んだとき、置換部材４１ｆには、シリコン窒化物が選ばれる。置換部材４１ｆは、後に電極層４１（ＳＧＤ、ＷＬ、ＳＧＳ）に置換される。例えば、置換部材４１ｆは、後にドレイン側選択ゲート電極層ＳＧＤに置換される置換部材４１ｄ、後にワード線ＷＬに置換される置換部材４１ｗ、および後にソース側選択ゲート電極層ＳＧＳに置換される置換部材４１ｓを含む。
＜階段部２ａの形成＞
図９（ａ）〜図９（ｄ）に示すように、積層体１００の端部を、階段状に加工する（ステップＳ１２０）。ここで、積層体１００のうち、階段状に加工された積層体１００の端部を階段部２ａとする。また、階段部２ａとは逆側の端部も階段状に加工されてもよい。これにより、階段部２ｂ（図１参照）が形成される。階段部２ａ（および階段部２ｂ）上には、絶縁層９０が形成される。絶縁層９０の材料は、置換部材４１ｆとエッチング選択比をとることができる材料から選ばれる。例えば、絶縁層９０には、絶縁体４０と同じ材料であるシリコン酸化物が選ばれる。例えば、絶縁層９０の上面は、積層体１００の最上層の上面と同一平面をなす。
＜スリットＳＨＥ１の形成＞
図１０（ａ）〜図１０（ｄ）に示すように、積層体１００に、スリットＳＨＥ１を形成する（ステップＳ１３０）。スリットＳＨＥ１は、後にメモリセルアレイ１が形成される領域内をＸ方向に延びる。スリットＳＨＥ１は、例えば、階段部２ａ（および階段部２ｂ）には形成されない。スリットＳＨＥ１は、例えば、絶縁体４０と、置換部材４１ｄとを交互に選択的にエッチングすることで形成される。絶縁体４０のエッチング条件と置換部材４１ｄのエッチング条件を変えることによって、スリットＳＨＥ１の高さを制御することができる。これにより、スリットＳＨＥ１は、積層体１００上面から、置換部材４１ｄまでを貫通する。
図１１（ａ）〜図１１（ｄ）に示すように、スリットＳＨＥ１内に絶縁物を埋め込み、第１部分６０ａが形成される（ステップＳ１４０）。絶縁物として、例えば、シリコン酸化物が選ばれる。
＜柱状部ＣＬの形成＞
図１２（ａ）〜図１３（ｄ）に示すように、積層体１００内に、複数の柱状部ＣＬを形成する（ステップＳ１５０）。まず、図１２（ａ）〜図１２（ｄ）に示すように、積層体１００に複数のメモリホールＭＨを形成する。メモリホールＭＨは、例えば、ＲＩＥ（反応性イオンエッチング）などの異方性エッチングによって形成される。メモリホールＭＨは、積層体１００内をＺ方向に沿って延びる。メモリホールＭＨの底は、基材１０に到達する。メモリホールＭＨは、階段部２ａ（および階段部２ｂ）と離間する。
その後、図１３（ａ）〜図１３（ｄ）に示すように、メモリホールＭＨ内に柱状部ＣＬを形成する。柱状部ＣＬは、メモリホールＭＨの側壁にメモリ膜３０を形成する工程と、メモリ膜３０の側壁に半導体膜２０を形成する工程と、メモリホールＭＨ内にコア部５０を形成する工程と、を経て形成される。半導体膜２０は、例えば、基材１０と接する。これにより、積層体１００にメモリセルアレイ１が形成される。
＜スリットＳＨＥ２、ＳＴ１、ＳＴ１の形成＞
図１４（ａ）〜図１４（ｄ）に示すように、積層体１００にスリットＳＨＥ２、ＳＴ１、ＳＴ２を形成する（ステップＳ１６０）。スリットＳＨＥ２は、階段部２ａに形成される。スリットＳＨＥ２は、置換部材４１ｄの端部を分離し、置換部材４１ｗおよび置換部材４１ｓ内をＺ方向に沿って延びる。Ｘ方向に沿って、スリットＳＨＥ２は、第１部分６０ａと接する。これにより、置換部材４１ｄは、第１部分６０ａおよびスリットＳＨＥ２を介して、Ｙ方向に分離される。スリットＳＴ１、スリットＳＴ２は、メモリセルアレイ１内および階段部２ａ（および階段部２ｂ）内においてＸ方向およびＺ方向に延びる。
例えば、積層体１００に階段部２ｂが設けられている場合、階段部２ｂにスリットＳＨＥ３（図１参照）が形成されてもよい。スリットＳＨＥ３は、置換部材４１ｄの端部を分離し、置換部材４１ｗおよび置換部材４１ｓ内をＺ方向に沿って延びる。
スリットＳＨＥ２、スリットＳＴ１およびスリットＳＴ２は、例えば、ＲＩＥ法を用いて形成される。スリットＳＨＥ２、スリットＳＴ１およびスリットＳＴ２は、積層体１００を貫通し、基材１０に達する。スリットＳＨＥ２は、スリットＳＴ１、およびスリットＳＴ２を形成する工程とは別の工程で形成されてもよい。
スリットＳＨＥ１によって置換部材４１ｄの端部まで分断する方法が考えられる。この場合、メモリセルアレイ１内および階段部２ａ内に形成された積層体１００を同時にエッチングすることにより、スリットＳＨＥ１を形成する。スリットＳＨＥ１は、絶縁体４０および置換部材４１ｄを複数回のエッチングで１層ずつエッチング（ステップエッチング）することで形成される。
このとき、積層体１００の上層から１層目の置換部材４１ｄを分断する際に、置換部材４１ｄのエッチングレートと絶縁層９０のエッチングレートとの間に差が生じる。これにより、メモリセルアレイ１および階段部２ａにおいて、それぞれ異なるレートのエッチングが行われる。したがって、スリットＳＨＥの深さのばらつきが大きくなる。これにより、２層目の置換部材４１ｄをエッチングする際に、置換部材４１ｄの端部のエッチング不足が生じることがある。例えば、置換部材４１ｄが、スリットＳＨＥによって分離されないことがある。これにより、置換部材４１ｄをドレイン側選択ゲート電極層ＳＧＤに置換した際に、ショート状態の部分を有する可能性がある。したがって、ドレイン側選択ゲート電極層ＳＧＤを加工するときの難易度が高くなる、という事情がある。また、スリットＳＨＥ１を１度のエッチングによって一括形成することも考えられる。この場合、スリットＳＨＥ１の深さの制御が困難となる。
これに対し、本実施形態では、メモリセルアレイ１内にスリットＳＨＥ１を形成したあと、メモリセルアレイ１内および階段部２ａ内にスリットＳＨＥ２を形成する。このとき、スリットＳＨＥ２は、積層体１００を貫通する。これにより、ドレイン側選択ゲート電極層ＳＧＤは、スリットＳＨＥ１およびスリットＳＨＥ２を介して分離される。スリットＳＨＥ２によって置換部材４１ｄの端部がより確実に分離されるため、ショート状態のドレイン側選択ゲート電極層ＳＧＤの形成が抑制される。これにより、例えば、ドレイン側選択ゲート電極層ＳＧＤを容易に加工することができ、積層体１００の加工難易度を低減できる。
＜電極層４１（ＳＧＤ、ＷＬ、ＳＧＳ）の形成＞
図１５（ａ）〜図１５（ｄ）に示すように、スリットＳＨＥ２、スリットＳＴ１、およびスリットＳＴ２を介して、置換部材４１ｆを除去する。その後、置換部材４１ｆが除去されることによって生じた空間に電極層４１（ＳＧＤ、ＷＬ、ＳＧＳ）を形成する（ステップＳ１７０）。
＜第２部分６０ｂ、絶縁膜５１ａ、５１ｂの形成＞
図１６（ａ）〜図１６（ｄ）に示すように、スリットＳＨＥ２、スリットＳＴ１、およびスリットＳＴ２の側壁に絶縁膜を形成する。絶縁膜として、例えば、シリコン酸化物が選ばれる。これにより、スリットＳＨＥ２の側壁に第２部分６０ｂが形成される。スリットＳＴ１の側壁に絶縁膜５１ａが形成される。スリットＳＴ２の側壁に絶縁膜５１ｂが形成される（ステップＳ１８０）。その後、スリットＳＨＥ２内に導電部６１ａを形成する。
スリットＳＴ１内にソース線ＬＩａを形成する。スリットＳＴ２内にソース線ＬＩｂを形成する（ステップＳ１９０）。導電部６１ａ、ソース線ＬＩａおよびソース線ＬＩｂの材料として、例えば、タングステンなどの導電材料が選ばれる。導電部６１ａ、ソース線ＬＩａおよびソース線ＬＩｂは、それぞれ、基材１０と電気的に接続される。なお、第２部分６０ｂ内に導電部６１ａを形成する代わりに、スリットＳＨＥ２は、第２部分６０ｂで埋めこまれても良い。
＜コンタクト部７１の形成、ビット線ＢＬ等の形成＞
図１および図３に示すように、階段部２ａ上にコンタクト部７１を形成する。コンタクト部７１は、絶縁層９０を貫通し、各電極層４１に達する。その後、図２に示すように、積層体１００上に、ビット線ＢＬ等を形成する。（ステップＳ２００）
以上の工程を実施することにより、本実施形態の半導体装置を製造できる。
＜第２実施形態＞
＜半導体装置＞
図１７は、第２実施形態の半導体装置を示す模式断面図である。図１８（ａ）および図１８（ｂ）は、第２実施形態の半導体装置を示す模式断面図である。図１７は、図１に示すIII-III線に沿う断面に対応する。図１８（ａ）は、図１に示すIVａ-IVａ線に沿う断面に対応する。図１８（ｂ）は、図１に示すIVb―IVb線に沿う断面に対応する。
図１７〜図１８（ｂ）に示すように、基材１０は、半導体基板１１、層間絶縁膜１２、および半導体層１３を含む。
図１８に示すように、半導体基板１１は、例えば、シリコン基板である。層間絶縁膜１２は、半導体基板１１と積層体１００との間に設けられる。半導体層１３は、層間絶縁膜１２と積層体１００との間に設けられる。
図１８（ａ）および図１８（ｂ）に示すように、半導体基板１１の上層部分および層間絶縁膜１２内には周辺回路ＣＣが形成されている。周辺回路ＣＣは、例えば、ワード線駆動回路やセンスアンプを含む。
例えば、半導体基板１１の上層部分には、ＳＴＩ（Shallow Trench Isolation）１４が設けられている。例えば、半導体基板１１の上層部分は、ＳＴＩ（Shallow Trench Isolation）１４によって複数のアクティブエリアに区分される。アクティブエリアには、例えば、トランジスタＴｒが形成されている。また、層間絶縁膜１２内には、配線１５およびビア１６が設けられている。例えば、ビア１６は、配線１５とトランジスタＴｒのソースドレイン領域とを電気的に接続する。
階段部２ａでは、第２部分６０ｂは、積層体１００、半導体層１３および層間絶縁膜１２内をＺ方向に延びる。導電部６１ａは、第２部分６０ｂ内をＺ方向に延び、例えば、トランジスタＴｒのソースドレイン領域と電気的に接続される。
例えば、柱状部ＣＬは、半導体層１３を介して周辺回路ＣＣと電気的に接続されている。例えば、半導体層１３をソース線として用いてもよい。この場合、スリットＳＴ１およびスリットＳＴ２内には、ソース線ＬＩａおよびソース線ＬＩｂは設けられていない。スリットＳＴ１は、絶縁膜５１ａで埋め込まれる。スリットＳＴ２は、絶縁膜５１ｂで埋め込まれる。半導体層１３には、周辺回路ＣＣから駆動に必要な電位が供給される。
図示しないが、階段部２ｂでは、例えば、第３部分６０ｃは、積層体１００、半導体層１３および層間絶縁膜１２内をＺ方向に延びる。導電部６１ｂは、第３部分６０ｃ内をＺ方向に延び、半導体基板１１と電気的に接続される。なお、図１８（ａ）および図１８（ｂ）におけるトランジスタＴｒ、配線１５、およびビア１６の描写は模式的なものであり、実際の素子のサイズおよび配置とは必ずしも一致していない。
以上、本実施形態によれば、積層体の加工難易度を低減できる半導体装置を提供できる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明およびその等価物の範囲に含まれる。
１…メモリセルアレイ、２ａ、２ｂ…階段部、１０…基材、１０ａ…主面、１０ｂ…半導体ピラー、１１…半導体基板、１２…層間絶縁膜、１３…半導体層、１４…ＳＴＩ、１５…配線、１６…ビア、２０…半導体膜、３０…メモリ膜、３１…ブロック絶縁膜、３２…電荷蓄積部、３３…トンネル絶縁膜、４０…絶縁体、４１…電極層、４１ｄ、４１ｆ、４１ｓ、４１ｗ…置換部材、５０…コア部、５１、５１ａ、５１ｂ…絶縁膜、６０…絶縁部、６０ａ…第１部分、６０ｂ…第２部分、６０ｃ…第３部分、６１ａ、６１ｂ…導電部、７１、Ｃｂ、Ｖ１…コンタクト部、８０…上層配線、９０…絶縁層、１００…積層体、ＢＬ…ビット線、ＣＣ…周辺回路、ＣＬ、ＣＬａ、ＣＬｂ…柱状部、ＬＩ、ＬＩａ、ＬＩｂ…ソース線、ＭＣ…メモリセル、ＭＨ…メモリホール、ＳＧＤ…ドレイン側選択ゲート電極層、ＳＧＤ１…第１選択ゲート電極層、ＳＧＤ２…第２選択ゲート電極層、ＳＧＤ３…第３選択ゲート電極層、ＳＧＤ４…第４選択ゲート電極層、ＳＧＤｅ１…第１端部、ＳＧＤｅ２…第２端部、ＳＧＤｅ３…第４端部、ＳＧＤｅ４…第４端部、ＳＧＤｒ１…第１逆端部、ＳＧＤｒ２…第２逆端部、ＳＧＤｒ３…第３逆端部、ＳＧＤｒ４…第４逆端部、ＳＧＳ…ソース側選択ゲート電極層、ＳＨＥ、ＳＨＥ１、ＳＨＥ２、ＳＨＥ３、ＳＴ１、ＳＴ２…スリット、ＳＴＤ…ドレイン側選択トランジスタ、ＳＴＳ…ソース側選択トランジスタ、Ｔｒ…トランジスタ、ＷＬ…ワード線、ＷＬ１…第１ワード線、ＷＬｅ…第５端部、ＷＬｒ…第５逆端部

Claims (20)

  1. 第１方向に沿って延び、第１端部を有する第１選択ゲート電極層と、
    前記第１方向と交差する第２方向において前記第１選択ゲート電極層と並び、前記第１方向に沿って延び、第２端部を有する第２選択ゲート電極層と、
    前記第１選択ゲート電極層および前記第２選択ゲート電極層と第３方向において並び、前記第１方向に沿って延びるワード線、前記第３方向は、前記第１方向および前記第２方向と交差する、と、
    前記第１選択ゲート電極層と前記ワード線との間に設けられ、前記第１方向に沿って延びる第３選択ゲート電極層、前記第３選択ゲート電極層は、第３端部を有する、と、
    前記第２選択ゲート電極層と前記ワード線との間に設けられ、前記第３選択ゲート電極層と、前記第２方向において並び、前記第１方向に沿って延びる第４選択ゲート電極層、前記第４選択ゲート電極層は、第４端部を有する、と、
    を含む積層体、と、
    前記第１選択ゲート電極層と前記第２選択ゲート電極層との間、および前記第３選択ゲート電極層の一部と前記第４選択ゲート電極層の一部との間を前記第１方向に沿って延び、前記第３方向において前記ワード線の一部と重なる第１部分と、
    前記第３端部と前記第４端部との間および前記ワード線内を前記第３方向に延び、前記第１部分と接する第２部分と、
    を含む絶縁部と、
    前記積層体内を第３方向に沿って延び、前記絶縁部と離間する複数の柱状部と、
    を備えた半導体装置。
  2. 前記複数の柱状部は、
    前記第１選択ゲート電極層、前記第３選択ゲート電極層および前記ワード線内を前記第３方向に延びる第１柱状部と、
    前記第２選択ゲート電極層、前記第４選択ゲート電極層および前記ワード線内を前記第３方向に延びる第２柱状部と、
    を含み、
    前記第１端部は、前記第１方向において前記第３端部と前記第１柱状部との間に位置し、
    前記第２端部は、前記第１方向において前記第４端部と前記第２柱状部との間に位置する、請求項１記載の半導体装置。
  3. 前記第３端部は、前記第１方向において前記ワード線の第５端部と前記第１端部との間に位置し、
    前記第４端部は、前記第１方向において前記第５端部と前記第２端部との間に位置する、請求項１または２に記載の半導体装置。
  4. 前記第２部分内を前記第３方向に沿って延びる第１導電部をさらに備えた請求項１〜３のいずれか１つに記載の半導体装置。
  5. 基材をさらに備え、
    前記ワード線は、前記基材と前記第３選択ゲート電極層との間、および前記基材と前記第４選択ゲート電極層との間に配置され、
    前記第１導電部は、前記基材と電気的に接続される、請求項４記載の半導体装置。
  6. 前記柱状部は、
    前記積層方向に延びる半導体ボディと、
    前記半導体ボディと、少なくとも１つの前記複数のワード線と、の間に設けられた電荷蓄積部と、
    を含む請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記積層体内を前記第１方向および前記第３方向に延びる第１絶縁膜をさらに備え、
    前記第１選択ゲート電極層および前記第３選択ゲート電極層は、前記絶縁部と前記第１配線層との間に配置される請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記第１絶縁膜内を第３方向に伸びる第１配線層をさらに備えた請求項７記載の半導体装置。
  9. 前記第１絶縁膜の第１方向における長さは、前記絶縁部の第１方向における長さよりも長い請求項７または８に記載の半導体装置。
  10. 前記積層体内を前記第１方向および前記第３方向に延びる第２絶縁膜をさらに備え、
    前記第２選択ゲート電極層および前記第４選択ゲート電極層は、前記絶縁部と前記第２配線層との間に配置される請求項１〜９のいずれか１つに記載の半導体装置。
  11. 前記第２絶縁膜内を第３方向に伸びる第２配線層をさらに備えた請求項１０記載の半導体装置。
  12. 前記第２絶縁膜の第１方向における長さは、前記絶縁部の第１方向における長さよりも長い請求項１０記載の半導体装置。
  13. 前記ワード線は、複数設けられ、
    前記複数のワード線は、前記第３方向に沿って絶縁体を介して積層される請求項１〜１２のいずれか１つに記載の半導体装置。
  14. 前記絶縁部は、前記第１部分に接する第３部分を有し、
    前記第３選択ゲート電極層は、前記第３端部とは反対側の第３逆端部を有し、
    前記第４選択ゲート電極層は、前記第４端部とは反対側の第４逆端部を有し、
    前記第３部分は、前記第３逆端部と前記第４逆端部との間および前記ワード線内を前記第３方向に沿って延びる、請求項１〜１３のいずれか１つに記載の半導体装置。
  15. 前記第１選択ゲート電極層は、前記第１端部とは反対側の第１逆端部を有し、
    前記第２選択ゲート電極層は、前記第２端部とは反対側の第２逆端部を有し、
    前記３部分の一部は、前記第１逆端部と前記第２逆端部との間に配置された請求項１４記載の半導体装置。
  16. 前記３部分内を第３方向に伸びる第２導電部をさらに備えた請求項１４または１５に記載の半導体装置。
  17. 絶縁体を介して積層された複数の第１層と、
    前記複数の第１層上に形成された第２層と、
    を含む積層体を形成する工程と、
    前記第２層を貫通し、前記積層体の積層方向および前記積層方向と交わる第１方向に延び、前記積層方向において前記複数の第１層の一部と重なる第１スリットを形成する工程と、
    前記第２層および前記複数の第１層を貫通し、前記積層方向と、前記第１方向と、に延び、前記第１スリットと接する第２スリットを形成する工程と、
    を備えた半導体装置の製造方法。
  18. 前記積層方向および前記第１方向と交わる第２方向において、前記第２層は、前記第１スリットおよび前記第２スリットを介して分断される請求項１７記載の半導体装置の製造方法。
  19. 前記第１層および前記第２層を除去し、前記第１層および前記第２層が除去されることで生じた空間に導電材料を設ける工程をさらに備えた、請求項１７または１８に記載の半導体装置の製造方法。
  20. 前記第１スリット内に絶縁材料を設ける工程と、
    前記第２スリットの内壁に絶縁膜を形成すると、
    前記第２スリット内に導電部を形成する工程と、
    をさらに備えた請求項１７〜１９のいずれか１つに記載の半導体装置の製造方法。
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