JP2018049935A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】電極層の抵抗の上昇を抑制することが可能な半導体装置を提供する。
【解決手段】
実施形態の半導体装置は、積層体100と、第1絶縁層45と、第2絶縁層46と、柱状部CLとを含む。積層体100は、Z方向に沿って絶縁体を介して積層された電極層41を含む。第1絶縁層45は、X方向に延び、積層体100に、積層体100の上端から積層体100の下端まで設けられる。第2絶縁層46は、X方向に延び、第1絶縁層45の1つと第1絶縁層45の他の1つとの間の積層体100に、積層体100の上端から積層体100の途中まで設けられる。柱状部CLは、ボウイング形状を有する。第2絶縁層46は、柱状部CLの最大内径Dmの箇所を含む領域Bに設けられる。
【選択図】図3
【解決手段】
実施形態の半導体装置は、積層体100と、第1絶縁層45と、第2絶縁層46と、柱状部CLとを含む。積層体100は、Z方向に沿って絶縁体を介して積層された電極層41を含む。第1絶縁層45は、X方向に延び、積層体100に、積層体100の上端から積層体100の下端まで設けられる。第2絶縁層46は、X方向に延び、第1絶縁層45の1つと第1絶縁層45の他の1つとの間の積層体100に、積層体100の上端から積層体100の途中まで設けられる。柱状部CLは、ボウイング形状を有する。第2絶縁層46は、柱状部CLの最大内径Dmの箇所を含む領域Bに設けられる。
【選択図】図3
Description
実施形態は、半導体装置およびその製造方法に関する。
複数の電極層が積層された積層体にメモリホールを形成し、そのメモリホール内に電荷蓄積膜および半導体膜が積層体の積層方向に延在して設けられた3次元構造のメモリデバイスが提案されている。積層体には、積層体の上面から基板に達するスリットが、複数形成される。高集積化のため、積層体の積層数を増やすと、メモリホールのアスペクト比が高くなる。アスペクト比が高いメモリホールでは、“ボウイング”が顕著になる。メモリデバイスの電極層は、例えば、犠牲層を導電体に、スリットを介してリプレイスすることで形成される。“ボウイング”によってメモリホールの内径が太くなった箇所は、電極層の抵抗が上昇しやすい。電極層の抵抗の上昇を抑制することが望まれている。
実施形態は、電極層の抵抗の上昇を抑制することが可能な半導体装置およびその製造方法を提供する。
実施形態の半導体装置は、積層体と、少なくとも2つの第1絶縁層と、少なくとも1つの第2絶縁層と、複数の柱状部とを含む。積層体は、積層方向に沿って絶縁体を介して積層された複数の電極層を含む。第1絶縁層は、積層方向と交わる第1方向に延び、積層体に、積層体の上端から積層体の下端まで設けられる。第2絶縁層は、第1方向に延び、第1絶縁層の1つと第1絶縁層の他の1つとの間の積層体に、積層体の上端から積層体の途中まで設けられる。柱状部は、積層方向に延びる半導体ボディと、半導体ボディと電極層との間に設けられた電荷蓄積部とを含む。柱状部は、第1絶縁層の1つと第2絶縁層との間、および第1絶縁層の他の1つと第2絶縁層との間の積層体に設けられる。柱状部は、ボウイング形状を有する。第2絶縁層は、柱状部の最大内径の箇所を含む領域に設けられる。
以下、図面を参照し、実施形態について説明する。各図面中、同じ要素には同じ符号を付す。実施形態において、“上”とは、例えば、基板から遠ざかる方向を指し、“下”とは、例えば、基板に向かう方向を指す。実施形態の半導体装置は、メモリセルアレイを有する半導体記憶装置である。
(第1実施形態)
<半導体装置>
図1は、第1実施形態の半導体装置の模式斜視図である。図1において、基板10の主面に対して平行な方向であって相互に直交する2方向をX方向(第1方向)およびY方向(第2方向)とし、これらX方向およびY方向の双方に対して交わる方向、例えば、直交する方向をZ方向(積層体100の積層方向)とする。
<半導体装置>
図1は、第1実施形態の半導体装置の模式斜視図である。図1において、基板10の主面に対して平行な方向であって相互に直交する2方向をX方向(第1方向)およびY方向(第2方向)とし、これらX方向およびY方向の双方に対して交わる方向、例えば、直交する方向をZ方向(積層体100の積層方向)とする。
図1に示すように、第1実施形態の半導体装置は、メモリセルアレイ1を有する。メモリセルアレイ1は、積層体100に設けられる。積層体100は、基板10の主面10a上に設けられる。基板10は、例えば、結晶化されたシリコン層を含む。シリコン層の導電型は、例えば、p型である。
積層体100は、交互に積層された複数の絶縁体40と複数の電極層41とを含む。電極層41は、導電物を含む。導電物は、例えば、導電性のシリコン(Si)、タングステン(W)、およびモリブデン(Mo)等である。絶縁体40は、絶縁物を含む。絶縁部は、例えば、シリコン酸化物等である。絶縁物は、エアギャップであってもよい。電極層41は、積層体100内に、Z方向に絶縁体40によって電気的に絶縁されて設けられる。
電極層41は、少なくとも1つのソース側選択ゲート(SGS)と、複数のワード線(WL)と、少なくとも1つのドレイン側選択ゲート(SGD)とを含む。SGSは、ソース側選択トランジスタ(STS)のゲート電極である。WLは、メモリセル(MC)のゲート電極である。SGDは、ドレイン側選択トランジスタ(STD)のゲート電極である。電極層41の積層数は、任意である。
SGSは、積層体100の下部領域に設けられる。SGDは、積層体100の上部領域に設けられる。下部領域は、積層体100の、基板10に近い側の領域を、上部領域は、積層体100の、基板10から遠い側の領域を指す。例えば、複数の電極層41のうち、基板10に最も近い電極層41を含む少なくとも1つが、SGSとなる。複数の電極層41のうち、基板10から最も遠い電極層41を含む少なくとも1つが、SGDとなる。WLは、SGSとSGDとの間に設けられる。
第1実施形態の半導体装置は、STDと、STSとの間に直列に接続された複数のMCを有する。STD、MC、およびSTSが直列に接続された構造は“メモリストリング(もしくはNANDストリング)”と呼ばれる。メモリストリングは、例えば、コンタクトCbを介してビット線(BL)に接続される。BLは、積層体100の上方に設けられ、Y方向に延びる。
図2は、第1実施形態の半導体装置の模式平面図である。図3は、図2中のIII−III線に沿う模式断面図である。
積層体100内には、深い第1スリットSTa、浅い第2スリットSTb、および柱状部CLが設けられる。
第1スリットSTaは、積層体100の上端から積層体100の下端まで設けられる。図2および図3に示す範囲では、2つの第1スリットSTaが示される。2つの第1スリットは、X方向に延びる。第1スリットSTaの側壁上には、第1絶縁層45が設けられる。第1絶縁層45は、絶縁物を含む。絶縁物は、例えば、シリコン酸化物である。積層体100は、第1絶縁層45によって、X方向に沿って分離される。積層体100の、2つの第1スリットに挟まれた領域はブロック(BLOCK)と呼ばれる。BLOCKは、例えば、情報イレーズの最小単位となる。イレーズサイズは、1つのBLOCK、又は複数のBLOCKを組み合わせることで設定される。
第1スリットSTa内には、第1絶縁層45に沿って導電層LIが設けられる。導電層LIは、基板10に達する。基板10には、n型の半導体層11が設けられる。導電層LIは、半導体層11に電気的に接続される。導電層LIは、導電物を含む。導電物は、例えば、Wである。導電層LIは、例えば、ソース線(SL)として機能する。
第2スリットSTbは、積層体100のBLOCK内に設けられる。第2スリットSTbは、X方向に延びる。第2スリットSTbは、第1スリットSTaと異なり、積層体100の上端から積層体100の途中まで設けられる。第2スリットSTb内には、第2絶縁層46が設けられている。第2絶縁層46は、絶縁物を含む。絶縁物は、例えば、シリコン酸化物である。本実施形態において、第2絶縁層46は、X方向に延び、例えば、SGDを、X方向に沿って2つに分離する。本実施形態において、分離された2つのSGDの1つは“SGD0”と称し、残りの1つは“SGD1”と称する。SGD0を含むメモリストリングは、“String0”に属する。SGD1を含むメモリストリングは、“String1”に属する。“String0”および“String1”は、SLとBLとの間に並列に接続される。
図3に示す半導体装置では、SGD0は、SGDA0およびSGDB0の2つを含む。SGD1は、SGDA1およびSGDB1の2つを含む。SGSは、SGSAの1つを含む。WLは、実際に使用されるWLの他に、ドレイン側ダミーワード線(WLDD)およびソース側ダミーワード線(WLDS)が含まれていてもよい。
柱状部CLは、第1絶縁層45の1つと第2絶縁層46との間、および第1絶縁層45の他の1つと第2絶縁層46との間の積層体100に設けられる。柱状部CLは、Z方向に延び、積層体100の上端から積層体100の下端まで設けられる。柱状部CLは、メモリホールMH内に設けられる。メモリホールMHは、積層体100内に設けられる。メモリホールMHは、Z方向に延びる開孔である。メモリホールMHの下端は、基板10に達する。メモリホールMHは、円柱状、もしくは楕円柱状に形成される。
図4は、柱状部CLの1つの例を拡大して示す模式断面図である。図4に示す断面は、例えば、図3に示した断面に対応し、MCが設けられる部分のみを示す。図4においては、メモリホールMHの“ボウイング”は、反映していない。
図4に示すように、柱状部CLは、メモリ膜30と、半導体ボディ20と、コア層50とを含む。メモリ膜30、半導体ボディ20、およびコア層50は、メモリホールMH内に設けられる。メモリ膜30は、膜中に、電荷蓄積部を含む。電荷蓄積部は、例えば、電荷をトラップするトラップサイト、および/又は浮遊ゲートを含む。MCのしきい値電圧は、電荷蓄積部中の電荷の有無、又は電荷の量によって変化する。これにより、MCは、情報を保持する。図5においては省略されているが、メモリ膜30は、電荷蓄積部と、半導体ボディ20との間に、トンネル絶縁膜を備えている。
同様に図4においては省略されているが、メモリ膜30は、電荷蓄積部と電極層41との間に、第1ブロック絶縁膜を備えている。トンネル絶縁膜は、情報をイレーズする際、および情報をプログラムする際、電荷、例えば、電子や正孔がトンネリングする。メモリ膜30は、SGDとなる電極層41やSGSとなる電極層41が形成された部分において、除去されてもよい。この場合、メモリ膜30の代わりに、STDやSTSのゲート絶縁膜31が設けられる。
半導体ボディ20は、Z方向に延びる。半導体ボディ20は、例えば、結晶化されたP型シリコンを含む。半導体ボディ20は、例えば、基板10と電気的に接続される。
コア層50は、絶縁物を含む。絶縁物は、例えば、シリコン酸化物である。コア層50は、メモリ膜30と、半導体ボディ20とが設けられたメモリホールMHを埋め込む。
電極層41と絶縁体40との間、および電極層41とメモリ膜30との間には、第2ブロック絶縁膜42が設けられる。第2ブロック絶縁膜42は、例えば、シリコン酸化物とアルミニウム酸化物とを含む。第2ブロック絶縁膜42は、例えば、消去動作のとき、WLからメモリ膜30が含む電荷蓄積部への電荷のバックトンネリングを抑制する。
図4においては、図示を省略していたが、図3に示すように、本実施形態のメモリホールMHは“ボウイング形状”を有する。ボウイング形状を有するメモリホールMHは、例えば、積層体100の上部領域にあるメモリホールMHの内径Du、積層体100の下部領域にあるメモリホールMHの内径Dl、上部領域と下部領域との間の中間領域にあるメモリホールMHの内径Dmが異なる。例えば、内径Dmが最大となる。メモリホールMHの内径は、柱状部CLの内径である。
第2スリットSTbは、メモリホールMHの最大内径Dmの箇所を含む“ボウイング領域B”に設けられる。“ボウイング領域B”は、メモリホールMHの“ボウイング”が最も顕著に現れる箇所である。本実施形態では、第2スリットSTbの底が、“ボウイング領域B”を通過する。第2スリットSTbの底は、第2絶縁層46の底である。これにより、本実施形態の第2絶縁層46は、積層体100に、積層体100の上端から柱状部CLの最大内径の箇所を含む“ボウイング領域B”にかけて設けられる。
<製造方法>
図5〜図9は、第1実施形態の半導体装置の製造方法を示す模式断面図である。図5〜図9に示す断面は、図3に示した断面に対応する。
図5〜図9は、第1実施形態の半導体装置の製造方法を示す模式断面図である。図5〜図9に示す断面は、図3に示した断面に対応する。
1.積層体100の形成
図5に示すように、基板10の主面10a上に、積層体100を形成する。積層体100は、絶縁体40と犠牲層47とを、交互にZ方向に積層することで形成される。絶縁体40と、犠牲層47とは、互いにエッチングの選択比がとれる材料が選ばれる。絶縁体40に、例えば、シリコン酸化物が選ばれた場合、犠牲層47には、例えば、シリコン窒化物が選ばれる。
図5に示すように、基板10の主面10a上に、積層体100を形成する。積層体100は、絶縁体40と犠牲層47とを、交互にZ方向に積層することで形成される。絶縁体40と、犠牲層47とは、互いにエッチングの選択比がとれる材料が選ばれる。絶縁体40に、例えば、シリコン酸化物が選ばれた場合、犠牲層47には、例えば、シリコン窒化物が選ばれる。
2.メモリホールMHおよび柱状部CLの形成
図6に示すように、メモリホールMHを、積層体100に形成する。メモリホールMHは、例えば、フォトレジストをマスクに用いた、異方性エッチングによって、積層体100に形成される。メモリホールMHは、積層体100を貫通して、基板10に達するまで、形成される。本実施形態では、メモリホールMHの断面形状は、ボウイング形状となる。
図6に示すように、メモリホールMHを、積層体100に形成する。メモリホールMHは、例えば、フォトレジストをマスクに用いた、異方性エッチングによって、積層体100に形成される。メモリホールMHは、積層体100を貫通して、基板10に達するまで、形成される。本実施形態では、メモリホールMHの断面形状は、ボウイング形状となる。
次に、柱状部CLを、メモリホールMHに形成する。図6においては、柱状部CLの詳細は図示していないが、例えば、図4に示したメモリ膜30を、積層体100上に形成する。次に、メモリホールMHの底にあるメモリ膜30の部分を除去し、メモリホールMHの底から、基板10を露出させる。次に、半導体ボディ20を、メモリ膜30上に形成する。次に、コア層50を、半導体ボディ20上に形成する。コア層50は、メモリ膜30と、半導体ボディ20とが形成されたメモリホールMHを埋め込む。これにより、柱状部CLが、メモリホールMHに形成される。
3.第1スリットSTaおよび第2スリットSTbの形成
図7に示すように、第1スリットSTaと第2スリットSTbとを、積層体100に形成する。第1スリットSTaと第2スリットSTbとは、例えば、フォトレジストをマスクに用いた、異方性エッチングによって積層体100に形成される。
図7に示すように、第1スリットSTaと第2スリットSTbとを、積層体100に形成する。第1スリットSTaと第2スリットSTbとは、例えば、フォトレジストをマスクに用いた、異方性エッチングによって積層体100に形成される。
第1スリットSTaは、積層体100の上端から積層体100の下端まで形成される。第1スリットSTaを形成した後、第1スリットSTaを介して、例えば、n型不純物を、基板10に導入する。これにより、基板10には、n型の半導体層11が形成される。
第2スリットSTbは、積層体100の上端から積層体100の途中まで形成される。本実施形態の第2スリットSTbは、メモリホールMHの最大内径Dmの箇所を含む“ボウイング領域B”に設けられる。本実施形態では、第2スリットSTbの底は、“ボウイング領域B”を通過し、より下方の位置(基板10に近い位置)に達する。
第1スリットSTaと第2スリットSTbは、例えば、別々に積層体100に形成される。可能であれば、第1スリットSTaと第2スリットSTbとを同時に形成してもよい。第1スリットSTaを先に形成するか、第2スリットSTbを先に形成するかは、任意に選択できる。第1スリットSTaと第2スリットSTbとは、同時に積層体100に形成されてもよい。
本実施形態では、第2スリットSTbのY方向の幅Wbは、第1スリットSTaのY方向の幅Waよりも狭い。例えば、第1スリットSTa内には、図3等に示したように、導電層LIが形成されるが、第2スリットSTb内には、例えば、導電層LIを形成する必要が、必ずしもないためである。図7においては、幅Wbは、第2スリットSTbで最もボウイングが顕著な箇所での幅を示す。同様に、幅Waについても、第1スリットSTaで最もボウイングが顕著な箇所での幅を示す。
第2スリットSTbのY方向の幅Wbの最低値は、例えば、犠牲層47のZ方向の厚さT47よりも広く設定される。これは、例えば、第2スリットSTbを介した犠牲層47のリプレイスを可能とするためである。例えば、幅Wbが厚さT47よりも狭いと、犠牲層47が除去された空間が電極層41となる導電物によって埋め込まれる前に、第2スリットSTbが電極層41となる導電物によって閉塞してしまう。第2スリットSTbが閉塞してしまうと、第2スリットSTbを介したリプレイスが行えない。例えば、このような理由から、幅Wbの最低値は、例えば、厚さT47よりも広く設定される。
4.犠牲層47の(リプレイス工程)
図8に示すように、犠牲層47を、第1スリットSTaおよび第2スリットSTbを介して除去する。これにより、空間43が、絶縁体40の間に形成される。
図8に示すように、犠牲層47を、第1スリットSTaおよび第2スリットSTbを介して除去する。これにより、空間43が、絶縁体40の間に形成される。
5.電極層41の埋め込み(リプレイス工程)
図9に示すように、空間43を、電極層41によって埋め込む。これにより、積層体100には、電極層41が形成される。電極層41は、第1スリットSTaの側壁および第2スリットSTbの側壁にも形成される。第1スリットSTaの側壁に形成された電極層41および第2スリットSTbの側壁に形成された電極層41は、それぞれ除去される。図9は、電極層41が、第1スリットSTaの側壁および第2スリットSTbの側壁から除去された状態を示す。
図9に示すように、空間43を、電極層41によって埋め込む。これにより、積層体100には、電極層41が形成される。電極層41は、第1スリットSTaの側壁および第2スリットSTbの側壁にも形成される。第1スリットSTaの側壁に形成された電極層41および第2スリットSTbの側壁に形成された電極層41は、それぞれ除去される。図9は、電極層41が、第1スリットSTaの側壁および第2スリットSTbの側壁から除去された状態を示す。
6.第1絶縁層45、第2絶縁層46、および導電層LIの形成
図3に示すように、第1絶縁層45を、第1スリットSTaの側壁に形成する。次に、第2スリットSTbを、第2絶縁層46によって埋め込む。第1絶縁層45を先に形成するか、第2絶縁層46を先に形成するかは、任意に選択できる。可能であれば、第1絶縁層45と第2絶縁層46とを同時に形成してもよい。
図3に示すように、第1絶縁層45を、第1スリットSTaの側壁に形成する。次に、第2スリットSTbを、第2絶縁層46によって埋め込む。第1絶縁層45を先に形成するか、第2絶縁層46を先に形成するかは、任意に選択できる。可能であれば、第1絶縁層45と第2絶縁層46とを同時に形成してもよい。
次に、第1絶縁層45を、第1スリットSTの底から除去する。これにより、第1スリットSTの底には、半導体層11が露出する。次に、導電層LIを、第1スリットSTに形成する。導電層LIは、半導体層11に電気的に接続される。以降は、周知の製造方法に従えばよい。
第1実施形態の半導体装置は、例えば、図5〜図9に示した製造方法によって、製造することができる。
このような第1実施形態によれば、以下のような利点を得ることができる。
図10は、図3中のX−X線に沿う模式断面図である。図10に示す断面は、例えば、XY平面に沿った断面である。図10に示す断面は、“ボウイング”が顕著となる箇所を示す。図10に示すメモリホールMHの内径は、図3に示した最大の内径Dmである、と仮定する。
図10は、図3中のX−X線に沿う模式断面図である。図10に示す断面は、例えば、XY平面に沿った断面である。図10に示す断面は、“ボウイング”が顕著となる箇所を示す。図10に示すメモリホールMHの内径は、図3に示した最大の内径Dmである、と仮定する。
第1実施形態によれば、犠牲層47の電極層41へのリプレイスを、第1スリットSTaと第2スリットSTbとの双方を介して行う。第2スリットSTbは、最大内径Dmの箇所を含む“ボウイング領域B”に設けられる。このため、メモリホールMHの“ボウイング”が最も顕著となる“ボウイング領域B”においては、電極層41となる導電物が、第2スリットSTbからも積層体100の中に向かって入り込む。このため、“ボウイング領域B”において、第2スリットSTbと柱状部CLとの間を、導電物で満たすことができる。
図10に示すように、電極層41には、抵抗が低くなる領域Saが存在する。領域Saは、第1スリットSTaと柱状部CLとの間にある。領域Saで抵抗が低くなる理由の1つは、領域Saには、柱状部CLがなく、電極層41となる導電物で満たされていることである。
第1実施形態では、領域Saと同様な領域Sbが、第2スリットSTbに接する電極層41に存在する。領域Sbは、第2スリットSTbと柱状部CLとの間にある。領域Sbも、領域Saと同様に、柱状部CLがなく、電極層41となる導電物で満たされる。したがって、領域Sbは、領域Saと同様に、抵抗が低くなる。
図11は、参考例の模式断面図である。図11に示す断面は、図10に示した断面に対応する。図11に示す参考例は、第2スリットSTbが無い場合の1つの例である。
図11に示すように、第2スリットSTbがない場合、第1スリットSTa間で、電極層41は、網目状のままとなってしまう。特に、“ボウイング領域B”においては、メモリホールMHの内径Dmが太くなっている。このため、隣接するメモリホールMHの距離が近い。したがって、メモリホールMHの周囲に形成される電極層41の幅も細くなり、電極層41の抵抗が上昇しやすい。
このような参考例に対して、第1実施形態によれば、第2スリットSTbがあるので、第1スリットSTa間に領域Sbが形成される。しかも、第1実施形態では、領域Sbが、“ボウイング領域B”に設けられる。このため、最も電極層41の抵抗が上昇しやすい箇所において、電極層41の抵抗を上昇が抑制される。
このように、第1実施形態によれば、例えば、図10に示す参考例に比較して、メモリホールMHの“ボウイング”が最も顕著となる“ボウイング領域B”において、電極層41の抵抗の上昇を抑制することが可能な半導体装置と、その製造方法とが得ることができる。
(第2実施形態)
<半導体装置>
図12は、第2実施形態の半導体装置の模式断面図である。図12に示す断面は、図3に示す断面に対応する。
<半導体装置>
図12は、第2実施形態の半導体装置の模式断面図である。図12に示す断面は、図3に示す断面に対応する。
図12に示すように、第2実施形態が、例えば、図3に示した第1実施形態と異なるところは、2つの第2スリットSTbを、1つのBLOCKに設けたことである。第2実施形態では、1つのBLOCKに設定されるStringが、String0〜String2の3つとなる。
このように、第2スリットSTbは、1つのBLOCKに、2つ以上設けることも可能である。なお、第2スリットSTbを、1つのBLOCKに2つ以上設けることが可能な理由としては、図8および図9に示したように、犠牲層47の電極層41へのリプレイスを、第1スリットSTa、および第2スリットSTbの双方から行うことがあげられる。犠牲層47の電極層41へのリプレイスを、第2スリットSTbからも行うことで、第2スリットSTb間においても、犠牲層47の電極層41へのリプレイスが可能となる。
第2実施形態においても、第2スリットSTbが、“ボウイング領域B”に設けられる。このため、第2実施形態においても、第1実施形態と同様に、“ボウイング”によってメモリホールMHの内径が太くなった箇所において、電極層41の抵抗の上昇を抑制することができる。
(第3実施形態)
<半導体装置>
図13は、第3実施形態の半導体装置の模式断面図である。図13に示す断面は、図3に示す断面に対応する。
<半導体装置>
図13は、第3実施形態の半導体装置の模式断面図である。図13に示す断面は、図3に示す断面に対応する。
図13に示すように、第3実施形態が、例えば、図3に示した第1実施形態と異なるところは、第2スリットSTbを、電極層41のうち、SGDとなる電極層41に設けたことである。第3実施形態では、例えば、第2スリットSTbは、電極層41(SGD1)と、電極層41(WLDD)との間の絶縁体40で止まる。電極層41(WLDD)は、ドレイン側ダミーワード線となる電極層である。第3実施形態では、メモリホールMHの“ボウイング”が顕著となる位置が、SGDとなる電極層41が設けられる位置にある。
第3実施形態では、SGDとなる電極層41が、電極層41(SGDA)と電極層41(SGDB)との2つを含む。第2スリットSTbは、電極層41(SGDA)と電極層41(SGDB)とを、X方向に沿って分離する。このため、電極層41(SGDA)は、String0側の電極層41(SGDA0)と、String1側の電極層41(SGDA1)とに分離される。同様に、電極層41(SGDB)は、String0側の電極層41(SGDB0)と、String1側の電極層41(SGDB1)とに分離される。
第3実施形態は、第2スリットSTbの底を、電極層41のうち、SGDとなる電極層41に接するように、積層体100の途中で止める。このため、例えば、SGDを2層以上の電極層41を用い、かつ、メモリホールMHの最大内径Dmが、SGDとなる電極層41を含む領域にある場合に、有効に適用することができる。
第3実施形態においても、第2スリットSTbを、“ボウイング領域B”に設けるので、第1実施形態と同様に、“ボウイング”によってメモリホールMHの内径が太くなった箇所において、電極層41の抵抗の上昇を抑制することができる。
(第4実施形態)
<半導体装置>
図14は、第4実施形態の半導体装置の模式断面図である。図14に示す断面は、図3に示す断面に対応する。
<半導体装置>
図14は、第4実施形態の半導体装置の模式断面図である。図14に示す断面は、図3に示す断面に対応する。
図14に示すように、第4実施形態が、例えば、図3に示した第1実施形態と異なるところは、第2スリットSTbの底に接する絶縁体40aのZ方向の厚さT40aが、他の絶縁体40のZ方向の厚さT40よりも厚いことである。厚さT40aを、他の絶縁体40の厚さT40よりも厚くすることで、絶縁体40aは、例えば、第2スリットSTbを形成する際のストッパーの役目を果たす。これにより、第2スリットSTbは、より確実に絶縁体40aで止めることができる。したがって、第4実施形態によれば、第2スリットSTbの深さの制御性が、絶縁体40aを設けない場合に比較して、向上する。
第4実施形態によれば、第1実施形態と同様の利点を得られる他、第2スリットSTbの深さの制御性が向上するので、例えば、WLとなる電極層41を、意図せず第2スリットSTbによって分離してしまう可能性を低減できる。この結果、意図しないWLの抵抗の上昇を抑制することができる。
第4実施形態では、絶縁体40aの厚さを厚くする他、絶縁体40aに、絶縁体40よりもエッチングされ難い材料を用いることも可能である。例えば、絶縁体40がシリコン酸化物であった場合には、絶縁体40aにはアルミニウム酸化物を用いる。
さらに、絶縁体40aは、第1絶縁物と、第1絶縁物と積層され、第1絶縁物とは異なった第2絶縁物とを含むようにしてもよい。例えば、第1絶縁物がシリコン酸化物であった場合には、第2絶縁物として、例えば、アルミニウム酸化物を選べばよい。
(第5実施形態)
<半導体装置>
図15は、第5実施形態の半導体装置の模式断面図である。図15に示す断面は、図14に示す断面に対応する。
<半導体装置>
図15は、第5実施形態の半導体装置の模式断面図である。図15に示す断面は、図14に示す断面に対応する。
図15に示すように、第5実施形態が、例えば、図14に示した第4実施形態と異なるところは、絶縁体40aを、SGDとなる電極層41(SGDA)と、WLとなる電極層41(WL)との間に設けたことである。WLの1つの例は、例えば、ドレイン側ダミーワード線WLDDである。
Z方向の厚さが厚い絶縁体40aは、電極層41(SGDA)と電極層41(WL)との間に設けるようにしてもよい。
第5実施形態においても、第4実施形態と同様に、絶縁体40aに、絶縁体40よりもエッチングされ難い材料を用いることも可能である。
さらに、第4実施形態と同様に、絶縁体40aは、第1絶縁物と、第1絶縁物と積層され、第1絶縁物とは異なった第2絶縁物とを含むようにしてもよい。
以上、実施形態によれば、電極層の抵抗の上昇を抑制することが可能な半導体装置およびその製造方法を提供できる。
以上、第1〜第5実施形態について説明した。しかし、実施形態は、第1〜第5実施形態に限られるものではない。これらの実施形態は、一例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、実施形態の要旨を逸脱しない範囲で、種々の省略、置き換え、および変更を行うことができる。
1…メモリセルアレイ、 10…基板、 10a…主面、 11…半導体層、 20…半導体ボディ、 30…メモリ膜、 31…ゲート絶縁膜、 40、40a…絶縁体、 41…電極層、 42…第2ブロック絶縁膜、 43…空間、 45…第1絶縁層、 46…第2絶縁層、 47…犠牲層、 50…コア層、 100…積層体、 SGS…ソース側選択ゲート、 STS…ソース側選択トランジスタ、 SGD、SGD0、SGD1、SGDA〜SGDB、SGDA0〜SGDB0、SGDA1〜SGDB1…ドレイン側選択ゲート、 STD…ドレイン側選択トランジスタ、 WL…ワード線、 WLDD…ドレイン側ダミーワード線、 MC…メモリセル、 Cb…コンタクト、 BL…ビット線、 STa…第1スリット、 STb…第2スリット、 LI…導電層(SL)、 BLOCK…ブロック、 String0…SGD0を含むメモリストリング、 String1…SGD1を含むメモリストリング、 String2…SGD2を含むメモリストリング、 CL…柱状部、 MH…メモリホール、 B…ボウイング領域、 Sa…領域、 Sb…領域
Claims (10)
- 積層方向に沿って絶縁体を介して積層された複数の電極層を含む積層体と、
前記積層方向と交わる第1方向に延び、前記積層体に、前記積層体の上端から前記積層体の下端まで設けられた少なくとも2つの第1絶縁層と、
前記第1方向に延び、前記第1絶縁層の1つと前記第1絶縁層の他の1つとの間の前記積層体に、前記積層体の上端から前記積層体の途中まで設けられた少なくとも1つの第2絶縁層と、
前記積層方向に延びる半導体ボディと、前記半導体ボディと前記電極層との間に設けられた電荷蓄積部とを含み、前記第1絶縁層の1つと前記第2絶縁層との間、および前記第1絶縁層の他の1つと前記第2絶縁層との間の前記積層体に設けられた複数の柱状部と、
を備え、
前記柱状部は、ボウイング形状を有し、
前記第2絶縁層は、前記柱状部の最大内径の箇所を含む領域に設けられる、半導体装置。 - 前記第2絶縁層は、前記第1絶縁層の1つと前記第1絶縁層の他の1つとの間の前記積層体に、2つ以上設けられる、請求項1記載の半導体装置。
- 前記第2絶縁層は、前記複数の電極層のうち、選択ゲート層となる電極層に接し、かつ、選択ゲート層となる電極層を含む領域で止まる、請求項1又は2に記載の半導体装置。
- 前記第2絶縁層の底は、前記絶縁体の1つに達し、
前記第2絶縁層の底に接する前記絶縁体の前記積層方向の厚さは、他の前記絶縁体の前記積層方向の厚さよりも厚い、請求項1〜3のいずれか1つに記載の半導体装置。 - 前記第2絶縁層の底に接する前記絶縁体は、前記絶縁体に含まれた第1絶縁物とは異なる第2絶縁物とを含む、請求項4記載の半導体装置。
- 前記第2絶縁層の底に接する前記絶縁体は、前記複数の電極層のうち、選択ゲート層となる電極層と、ダミーワード線となる電極層との間にある、請求項4又は5に記載の半導体装置。
- 前記第2絶縁層の、前記第1方向と前記積層体の主面に対して平行な方向で交差する第2方向の幅は、前記第1絶縁層の前記第2方向の幅よりも狭い、請求項1〜6のいずれか1つに記載の半導体装置。
- 前記柱状部は、前記積層体に千鳥格子状に配置される、請求項1〜7のいずれか1つに記載の半導体装置。
- 積層方向に沿って、絶縁体を介して積層された複数の犠牲層を含む積層体を形成する工程と、
前記積層体に、半導体ボディと電荷蓄積部とを含む複数の柱状部を形成する工程と、
前記積層体に、少なくとも2つの第1スリットを、前記積層体の上端から前記積層体の下端まで形成する工程と、
前記第1スリットの1つと前記第1スリットの他の1つとの間の前記積層体に、少なくとも1つの第2スリットを、前記積層体の上端から前記積層体の途中まで形成する工程と、
前記複数の犠牲層を、前記第1スリットと前記第2スリットとを介して複数の電極層に置換する工程と、
を備え、
前記柱状部は、ボウイング形状を有し、
前記第2スリットは、前記第2スリットが、前記柱状部の最大内径の箇所を含む領域に設けられるように形成する、半導体装置の製造方法。 - 前記絶縁体の1つは、前記積層方向の厚さが、他の前記絶縁体の前記積層方向の厚さが厚くなるように形成し、
前記第2スリットは、前記第2スリットの底が、前記絶縁体の1つで止まるように形成する、請求項9記載の半導体装置の製造方法。
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