JP2018160593A - 半導体装置及びその製造方法 - Google Patents

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Akio Kaneko
明生 金子
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Abstract

【課題】セル間干渉をより低減させた半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、下地層と、下地層上に形成された第１電極層ＳＧＳと、第１電極層ＳＧＳ上に第１電極層ＳＧＳと離間して形成された第２電極層ＷＬと、第１及び第２電極層を積層方向である第1方向に貫き、半導体層５２を含む柱状部ＣＬと、第１及び第２電極層と半導体層５２との間に設けられ、第１電極層ＳＧＳと接する第１絶縁膜３１と、第２電極層ＷＬと第１絶縁膜３１との間に設けられた電荷蓄積層３２と、第２電極層ＷＬと電荷蓄積層３２との間に設けられた第２絶縁膜３３と、を有する。半導体層５２は第２電極層ＷＬと第１方向と交差する第２方向において対向した第1部分及び第1部分と第1方向において接する第２部分とを含み、第２部分に含まれる第１不純物の濃度は、前記第1部分に含まれる第１不純物の濃度より高い。
【選択図】図２

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
メモリデバイスにおけるコントロールゲートとして機能する電極層と、絶縁層とを交互
に複数積層した積層体にメモリホールを形成し、そのメモリホールの内壁に電荷蓄積層を
形成した後、メモリホール内にシリコンを設けることでメモリセルを３次元配列する技術
が知られている。
米国特許出願公開第２０１６／０２６８２９２号明細書
本実施形態が解決しようとする課題は、セル間干渉をより低減させた半導体装置及びそ
の製造方法を提供する。
実施形態の半導体装置は、下地層と、前記下地層上に形成された第１電極層と、前記第
１電極層上に前記第１電極層と離間して形成された第２電極層と、前記第１及び第２電極
層を積層方向である第1方向に貫き、半導体層を含む柱状部と、前記第１及び第２電極層
と前記半導体層との間に設けられ、前記第１電極層と接する第１絶縁膜と、前記第２電極
層と前記第１絶縁膜との間に設けられた電荷蓄積層と、前記第２電極層と前記電荷蓄積層
との間に設けられた第２絶縁膜と、を有し、前記半導体層は前記第２電極層と前記第１方
向と交差する第２方向において対向した第1部分及び前記第1部分と前記第1方向において
接する第２部分とを含み、前記第２部分に含まれる第１不純物の濃度は前記第1部分に含
まれる前記第１不純物の濃度より高い。
第１及び第２の実施形態に係る半導体装置のメモリセル部を説明する図。 第１の実施形態に半導体装置のメモリセル部を説明する断面図。 第１の実施形態に係る半導体装置の製造方法を説明する図。 第１の実施形態に係る半導体装置の製造方法を説明する図。 第１の実施形態に係る半導体装置の製造方法を説明する図。 第１の実施形態に係る半導体装置の製造方法を説明する図。 第１の実施形態に係る半導体装置の製造方法を説明する図。 第１の実施形態に係る半導体装置の製造方法を説明する図。 第１及び第２の実施形態に係る半導体装置の別の例を説明する図。 第２の実施形態に係る半導体装置のメモリセル部を説明する図。 第２の実施形態に係る半導体装置の製造方法を説明する図。 第２の実施形態に係る半導体装置の製造方法を説明する図。 第２の実施形態に係る半導体装置の製造方法を説明する図。
以下、発明を実施するための実施形態について説明する。
（第１の実施形態）
図１は、第１実施形態の半導体装置のメモリセルアレイの模式斜視図である。
図１に示すように、第１実施形態の半導体装置は、基板１０の主面１０ａに対して平行
な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ
方向の双方に対して直交する方向をＺ方向とする。
第１実施形態の半導体装置のメモリセルアレイ１は、複数の電極層４１を含む積層体１
００と、複数の柱状部ＣＬと、複数の分離部ＳＴとを有する。複数の電極層４１は、基板
１０の主面１０ａ上に離間して積層される。基板１０は例えばｐ型ポリシリコンや、ノン
ドープドシリコン等が考えられる。複数の電極層４１の積層数は任意である。
複数の電極層４１は、ドレイン側選択ゲート電極ＳＧＤ、複数のワード線ＷＬ、および
ソース側選択ゲート電極ＳＧＳを含む。ソース側選択ゲート電極ＳＧＳは、基板１０上に
設けられる。複数のワード線ＷＬは、ソース側選択ゲート電極ＳＧＳ上に設けられる。ド
レイン側選択ゲート電極ＳＧＤは、複数のワード線ＷＬ上に設けられている。
ドレイン側選択ゲート電極ＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極
として機能する。ソース側選択ゲート電極ＳＧＳは、ソース側選択トランジスタＳＴＳの
ゲート電極として機能する。ドレイン側選択トランジスタＳＴＤとソース側選択トランジ
スタＳＴＳとの間には、複数のメモリセルＭＣが直列に接続されている。１つのワード線
ＷＬは、１つのメモリセルＭＣのゲート電極として機能する。
なお、ドレイン側選択ゲート電極ＳＧＤ及びソース側選択ゲート電極ＳＧＳの層数は特
に限定されず、１層以上あればよい。
電極層４１は例えばドープドシリコンであり、ドレイン側選択ゲート電極ＳＧＤ及びソ
ース側選択ゲート電極ＳＧＳは例えばボロン（Ｂ）等を含むｐ型ポリシリコンであり、ワ
ード線ＷＬは例えばリン（Ｐ）、ヒ素（Ａｓ）またはアンチモン（Ｓｂ）等を含むｎ型ポ
リシリコンである。
それぞれの電極層４１に、タングステン、または、モリブデンなどの金属を含んでもよ
い。
複数の電極層４１の間には、絶縁層４０が配置される。絶縁層４０は、例えば、シリコ
ン酸化膜などの絶縁物であってもよく、エアギャップであってもよい。
積層体１００は、複数の分離部ＳＴを有する。分離部ＳＴは、積層体１００内をＺ方向
およびＹ方向に伸びる。分離部ＳＴは、積層体１００を、Ｘ方向に分離する。分離部ＳＴ
によって分離された領域は、“ブロック”とよばれる。ブロックは、例えば、情報イレー
ズの最小単位となる。
分離部ＳＴ内には、ソース層ＳＬが設けられる。ソース層ＳＬは、積層体１００から絶
縁されており、例えば、Ｚ方向およびＹ方向に板状に広がる。ソース層ＳＬの上方には、
上層配線８０が設けられる。上層配線８０は、Ｘ方向に伸びる。上層配線８０は、Ｘ方向
に沿って並ぶ複数のソース層ＳＬに電気的に接続される。
なお、ソース層ＳＬを分離部ＳＴではなく積層体１００の下層に設けても良い。
分離部ＳＴによって分離された積層体１００内には、複数の柱状部ＣＬが設けられる。
柱状部ＣＬは、積層体１００内をＺ方向に沿って伸びる。
柱状部ＣＬは、メモリセルアレイ１内に、例えば、千鳥格子状、もしくは正方格子状に
配置される。
柱状部ＣＬの上端部の上方には、複数のビット線ＢＬが設けられる。複数のビット線Ｂ
Ｌは、Ｘ方向に伸びる。柱状部ＣＬの上端部は、コンタクト部Ｃｂ及びコンタクト部Ｖ１
を介して、ビット線ＢＬの１つに電気的に接続される。
図２は、第１実施形態の半導体装置のメモリセルアレイの柱状部ＣＬおよびその周囲の
下層部分を抽出した模式断面図である。図２は、図１におけるＸ―Ｚ平面に対して平行な
断面の一部に対応する。なお、図２以降の記載においては、絶縁層４０がエアギャップの
場合を例に説明する。また、以降の説明において、電極層４１のうちソース側選択ゲート
電極（ＳＧＳ）をソース側選択ゲート電極４１とし、ワード線（ＷＬ）を電極層４１とす
る。
図２に示すように、積層体１００は複数の電極層４１を含む。それぞれの電極層４１の
間はエアギャップ構造（絶縁層４０はエアギャップ）になっている。ただし最下層の絶縁
層４０は半導体装置の安定性をより保つために、例えばシリコン酸化膜等の絶縁膜が形成
されている。
図２に示すように、柱状部ＣＬは、積層体１００内をＺ方向に沿って伸び、基板１０と
電気的に接続されている。例えば、柱状部ＣＬは、略円柱状である。
柱状部ＣＬは、コア部５１と、半導体ボディ５２と、を含む。コア部５１は、積層体１
００内をＺ方向に伸びる。半導体ボディ５２は、コア部５１と積層体１００との間に設け
られ、Ｚ方向に沿って伸びる。コア部５１は例えばシリコン酸化膜、半導体ボディ５２は
例えばｐ型ポリシリコン、ｎ型ポリシリコン、またはノンドープドシリコンである。
柱状部ＣＬと複数の電極層４１との間には、複数の電荷蓄積部３２が設けられている。
例えば、電荷蓄積部３２は、フローティングゲート、または電荷トラップ層である。Ｚ方
向に隣接する電荷蓄積部３２の間には、エアギャップ４０が形成されている。
柱状部ＣＬと各電荷蓄積部３２との間、および柱状部ＣＬとエアギャップ４０との間に
は、トンネル絶縁膜３１が設けられる。例えば、トンネル絶縁膜３１は筒状である。
電荷蓄積部３２と電極層４１との間、及び電荷蓄積部３２とエアギャップ４０と間には
、ブロック絶縁膜３３が設けられる。
電荷蓄積部３２は、例えば、シリコンを含む。電荷蓄積部３２は、フローティングゲー
トの場合、電荷を保持し、電荷トラップ層の場合、電荷をトラップするトラップサイトを
有し、電荷をトラップする。メモリセルＭＣのしきい値は、電荷蓄積部に存在する電荷の
量によって変化する。これにより、メモリセルＭＣは、情報を保持する。トンネル絶縁膜
３１は、例えば、シリコン酸化物を含む。トンネル絶縁膜３１は、電荷蓄積部３２と半導
体ボディ５２との間の電位障壁である。トンネル絶縁膜３１は、半導体ボディ５２から電
荷蓄積部３２に電荷を注入するとき（書き込み動作）、および電荷蓄積部３２から半導体
ボディ５２に電荷を拡散させるとき（消去動作）、電荷がトンネリングする。ブロック絶
縁膜３３は、例えば、アルミニウム酸化物を含み、シリコン酸化物を含んでもよく、これ
らの積層膜であってもよい。ブロック絶縁膜３３は、書き込み動作のとき、電荷蓄積部３
２から、ワード線へのトンネリングを抑制し、消去動作のとき、ワード線ＷＬから電荷蓄
積部３２への電荷のバックトンネリングを抑制する。
本実施形態において、半導体ボディ５２は、エアギャップとＸＹ平面において交差する
領域に不純物層５３を有する。つまり、不純物層５３は電極層４１を離間して半導体ボデ
ィ５２に形成される。不純物層５３は、トンネル絶縁膜３１を介してエアギャップ４０と
対向する。
不純物層５３は例えばリン（Ｐ）がドープされたｎ型の不純物層である。また、リン以
外にもヒ素（Ａｓ）またはアンチモン（Ｓｂ）を不純物として含んでも良い。不純物層５
３はソース／ドレイン層として機能する。それぞれの電極層４１には、電荷蓄積部３２、
トンネル絶縁膜３１、及び不純物層５３によって破線部に示すメモリセルＭＣが形成され
ている。つまり、柱状部ＣＬにはＺ方向に複数のメモリセルＭＣが接続されたメモリスト
リングが形成されている。
なお、図２において、１層の電極層４１と柱状部ＣＬが交差する領域には１つのメモリ
セルＭＣが形成されているが、例えば柱状部ＣＬをＹ方向に分断する絶縁体を設けること
によって、電極層４１と柱状部ＣＬが交差する領域に２つ以上のメモリセルＭＣを形成す
るようにしても良い。
また、不純物層５３はｎ型の不純物層に限定されない。不純物層５３はｐ型不純物層で
あっても良い。不純物層５３の不純物濃度はｎ型またはｐ型のいずれであっても半導体ボ
ディ５２よりも高くなる。不純物層５３の濃度は、例えばそのピーク濃度が５ｅ１８／ｃ
ｍ３〜５ｅ２０／ｃｍ３程度である。
本実施形態に係る半導体装置によれば、隣接する電極層４１の間をエアギャップにする
ことによって、隣接したセル同士が干渉し（隣接セル間干渉）、信頼性が劣化する虞を低
減できる。さらには、半導体ボディ５２に不純物層５３を形成することによって、隣接し
たメモリセルの影響が受けにくくなるため、隣接セル間干渉をさらに抑制することが可能
になる。
次に、本実施形態に係る半導体装置の製造方法について図３〜図８を用いて説明する。
図３〜図８は、本実施形態の半導体装置の製造方法を示す模式断面図である。図３〜図
８は、図２に示したＸＺ断面に対応する。
図３（ａ）に示すように、絶縁層４０を基板１０上に成膜する。絶縁層４０は例えば熱
酸化によって形成される熱酸化シリコン酸化膜である。絶縁層４０上に例えばｐ型ポリシ
リコンを含む材料によって形成されるソース側選択ゲート電極４１を成膜する。ソース側
選択ゲート電極４１上には、犠牲層となる絶縁層４０ａ及び電極層４１をそれぞれ交互に
成膜させる。これにより、基板１０上に絶縁層４０、ソース側選択ゲート電極４１、犠牲
層４０ａ及び電極層４１を含む積層体１００ａが形成される。
犠牲層４０ａは、例えばリン（Ｐ）がドープされたｎ型シリコンを含む材料によって形
成される。例えば、電極層４１は、ｎ型ポリシリコンを含む材料によって形成される。
図３（ｂ）に示すように、例えば、フォトリソグラフィ法を用いて、メモリホールＭＨ
１を積層体１００ａ内に形成する。メモリホールＭＨ１は、積層体１００ａ内をＺ方向に
沿って伸びる。メモリホールＭＨ１は、積層体１００ａを貫通し基板１０の上面に到達す
る。
図４（ａ）に示すように、メモリホールＭＨ１内に露出した電極層４１の端面にエッチ
ング処理を施す。例えば、メモリホールＭＨ１内にエッチャントを供給する。これにより
、メモリホールＭＨ１内に露出した電極層４１の端面は後退し、リセス部が形成される。
このとき、例えばソース側選択ゲート電極４１は電極層４１と異なる材料を含みエッチン
グ選択比が異なるためほとんどエッチングされない。
次に、図４（ｂ）に示すように、電極層４１が後退することで生じたリセス部の内壁に
ブロック絶縁膜３３を成膜する。ブロック絶縁膜３３は、例えば、アルミニウム酸化物を
含む材料によって形成される。ブロック絶縁膜３３は、例えば、シリコン酸化物を含む材
料によって形成されてもよい。その後、さらにリセス部内に電荷蓄積部３２を成膜する。
電荷蓄積部３２は、例えば、ポリシリコン、または、シリコン窒化物を含む材料によって
形成される。さらにブロック絶縁膜３３と電荷蓄積部３２は犠牲層４０ａと同じメモリホ
ールＭＨ１径になるまで、ケミカルドライエッチングなどにより、エッチバックされ電極
層４１ごとに分断される。これにより、リセス部は、ブロック絶縁膜３３および電荷蓄積
部３２によって埋め込まれる。
図５（ａ）に示すように、メモリホールＭＨ１の内壁にトンネル絶縁膜３１を成膜する
。トンネル絶縁膜３１は、例えば、シリコン酸化物、シリコン酸窒化物、およびシリコン
窒化物からなる群より選択された１つ以上を含む材料によって形成される。トンネル絶縁
膜３１は、シリコン酸化膜、シリコン酸窒化膜、およびシリコン窒化膜を含む積層膜とし
て形成されてもよい。
図５（ｂ）に示すように、トンネル絶縁膜３１上に半導体膜５２ａを成膜する。メモリ
ホールＭＨ１の底に形成されたトンネル絶縁膜３１および半導体膜５２ａを異方性エッチ
ングによって除去する。このとき、メモリホールＭＨ１の側壁に形成されたトンネル絶縁
膜３１および半導体膜５２ａは、残留する。メモリホールＭＨ１の側壁に形成されたトン
ネル絶縁膜３１は、その上に形成された半導体膜５２ａによって異方性エッチングによる
影響から保護される。
その後、図６（ａ）に示すように、メモリホールＭＨ１内に半導体ボディ５２を形成し
、メモリホールＭＨ１底に形成された半導体ボディ５２をエッチングによって除去する。
半導体ボディ５２は、基板１０と電気的に接続される。半導体膜５２ａは、半導体ボディ
５２の一部となる。
次に、アニールを行う。図６（ｂ）に示すように、アニールによって犠牲層４０ａ中に
ドープされていた不純物が拡散する。不純物はトンネル絶縁膜３１を通過し、半導体ボデ
ィ５２中にまで拡散する。これにより、半導体ボディ５２と犠牲層４０ａが交差する領域
には例えば、リン（Ｐ）が拡散され、ｎ型の不純物層５３が形成される。
その後、図７（ａ）に示すようにメモリホールＭＨ１内にコア部５１を形成する。コア
部５１は、例えば、シリコン酸化物を含む材料によって形成される。メモリホールＭＨ１
は、半導体ボディ５２およびコア部５１によって埋め込まれる。
次に、図７（ｂ）に示すようにメモリホールが形成された領域の側方に、積層体１００
ａをＹＺ方向に分断する分離部ＳＴを形成する。形成された分離部ＳＴから、リプレース
工程によって犠牲層４０ａが除去される。これにより、犠牲層４０ａが形成されていた領
域にはエアギャップが形成される。この時、最下層の絶縁層４０は犠牲層４０ａと材料が
異なるためほとんど除去されず、残留する。
次に、図８に示すように比較的被覆性の悪い条件下のＣＶＤ法によって分離部ＳＴの側
面を絶縁膜５４で覆う。被覆性の悪い条件とは、例えば絶縁膜５４が電極層４１を覆うが
、エアギャップは埋まらない条件で行う。最後に絶縁膜５４の内部に導電層を埋め込み、
ソース層ＳＬを形成する（図２参照）。なお、ソース層ＳＬは絶縁膜５４によって完全に
電極層４１と絶縁されている。
以上のようにして、本実施形態に係る半導体装置が完成する。
本実施形態に係る半導体装置によれば、隣接する電極層４１間にエアギャップを設ける
ことによってセル間干渉を抑制することが可能になる。さらに、エアギャップと半導体ボ
ディが交差する領域、つまり、電極層の両端部に不純物層を設けることによって、よりセ
ル間干渉を抑制できる。
例えば３次元のメモリデバイスにおいて、記憶容量を増大させるために電極層の積層数
を多くする必要がある。積層数が多くなるとデバイスの高さが増し、加工難度が上がるた
め、電極層間を狭くする傾向にある。しかし、電極層間が狭くなることでセル間干渉が大
きくなる、セルの信頼性が劣化してしまう。本実施形態の半導体装置は、電極層間が狭い
構造においてもセル間干渉を抑制することが可能になる。
図９は、第１実施形態の別の例の半導体装置のメモリセルアレイの模式斜視図である。
上述した例では、基板１０上にメモリセルアレイを形成したが、シリコン基板上に形成
した周辺回路の上に、ポリシリコンまたはタングステンを含む埋め込みソース線電極を平
坦に形成し、その埋め込みソース線電極上にメモリセルアレイを形成してもよい。
この場合、図９に示すように、基板１０の主面１０ａ上には、周辺回路１１が設けられ
る。周辺回路１１は絶縁膜内に設けられたトランジスタＴｒを含む。周辺回路１１上には
、ソース線電極１２（埋め込みソース線電極）が設けられる。ソース線電極１２上には、
絶縁膜１３が設けられる。絶縁膜１３上には、半導体層１４が設けられる。積層体１００
は、半導体層１４上に設けられる。
（第２の実施形態）
以下、第２の実施形態について図１０乃至図１３を用いて説明する。
第２の実施形態に係る半導体装置は、第１の実施形態と比較して、トンネル絶縁膜３１
の形成方法が異なる。第２の実施形態において、トンネル絶縁膜３１は熱酸化によって形
成され、電荷蓄積部３２の表面上にのみ形成される。なお、第１の実施形態と同様な部分
はその説明を省略する。
図１０は第２の実施形態に係る半導体装置のメモリセルアレイの柱状部ＣＬおよびその
周囲の下層部分を抽出した模式断面図である。図１０に示すように、本実施形態のトンネ
ル絶縁膜３１は柱状部ＣＬの側壁に連続して設けられるのではなく、電荷蓄積部３２の表
面上に設けられる。なお、その他の構造は第１の実施形態と同様である。
次に、本実施形態の半導体装置の製造方法について図１１乃至図１３を用いて説明する
。
初めに、第１の実施形態と同様に、基板１０上に絶縁層４０、ソース側選択ゲート電極
４１を成膜し、その上に犠牲層４０ａ及びワード線となる電極層４１を交互に積層させ、
積層体２００ａを得る。積層体２００ａにメモリホールＭＨ２を形成する（図３参照）。
次に、第１の実施形態と同様に、メモリホールＭＨ２内にエッチング処理を施し、電極
層４１を後退させる。電極層４１が後退したリセス部にブロック絶縁膜３３、電荷蓄積部
３２を順に成膜させる（図４参照）。
次に、図１１（ａ）に示すように、電極層４１が後退したリセス部外に形成されたブロ
ック絶縁膜３３及び電荷蓄積部３２を酸化させて例えばシリコン酸化膜（３３及び３１に
相当）を形成し、その後シリコン酸化膜をエッチングによって除去する。
次に、図１１（ｂ）に示すように、積層体２００ａを酸化させる。これにより、電荷蓄
積部３２のメモリホールＭＨ２に露出した部分が酸化し、トンネル絶縁膜３１が形成され
る。なお、トンネル絶縁膜３１は電荷蓄積部３２だけでなく、最下層の絶縁層４０及びソ
ース側選択ゲート電極４１にも形成される。
次に、第１の実施形態と同様に、メモリホールＭＨ２内に半導体ボディ５２（５２ａを
含む）を形成し（図１２（ａ））、その後アニールを行う。アニールによって図１２（ｂ
）に示すように、犠牲層４０ａにドープされた不純物であるリン（Ｐ）が半導体ボディ５
２に拡散する。これにより、半導体ボディ５２には例えばリン（Ｐ）を含むｎ型不純物層
５３が形成される。
なお、本実施形態において、第1の実施形態と比較して、犠牲層４０ａと半導体ボディ
５２との間にトンネル絶縁膜３１が設けられていないため、より拡散しやすい。
その後は、第1の実施形態と同様に、積層体２００ａをブロックごとに分断する分離部
ＳＴを形成し、リプレースによって犠牲層４０ａを除去する（図１３）。犠牲層４０ａの
除去によって電極層４１間にエアギャップが形成される。リプレース後は、分離部ＳＴの
端部を絶縁膜５４で埋めて絶縁膜５４内部にソース層ＳＬを形成する（図１０参照）。こ
れにより電極層４１とソース層ＳＬは電気的に絶縁される。
以上のようにして第２の実施形態に係る半導体装置が製造される。
本実施形態に係る半導体装置によれば、第１の実施形態と同様に隣接セル間干渉をさら
に低減させることが可能になる。
なお、第２の実施形態においても、第１の実施形態で示した別の例を適用できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。
１・・・メモリセルアレイ
１０・・・基板
１１・・・周辺回路
１２・・・埋め込みソース線電極
１３・・・絶縁膜
１４・・・半導体層
３１・・・トンネル絶縁膜
３２・・・電荷蓄積部
３３・・・ブロック絶縁膜
４０・・・絶縁層
４１・・・電極層
５１・・・コア部
５２・・・半導体ボディ
５３・・・不純物層
５４・・・絶縁体
１００、２００・・・積層体

Claims (10)

  1. 下地層と、
    前記下地層上に形成された第１電極層と、
    前記第１電極層上に前記第１電極層と離間して形成された第２電極層と、
    前記第１及び第２電極層を積層方向である第1方向に貫き、半導体層を含む柱状部と、
    前記第１及び第２電極層と前記半導体層との間に設けられ、前記第１電極層と接する第
    １絶縁膜と、
    前記第２電極層と前記第１絶縁膜との間に設けられた電荷蓄積層と、
    前記第２電極層と前記電荷蓄積層との間に設けられた第２絶縁膜と、
    を有し、
    前記半導体層は前記第２電極層と前記第１方向と交差する第２方向において対向した第
    1部分及び前記第1部分と前記第1方向において接する第２部分とを含み、
    前記第２部分に含まれる第１不純物の濃度は前記第1部分に含まれる前記第１不純物の
    濃度より高い、
    半導体装置。
  2. 前記第１方向における前記第１電極層と前記第２電極層との間にはエアギャップが形成
    されることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１電極層はｐ型ポリシリコンであり、前記第２電極層はｎ型ポリシリコンである
    ことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記下地層は、基板または、基板上に形成された周辺回路であることを特徴とする請求
    項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記下地層上に、前記下地層及び前記第１電極層と接する絶縁層が形成されること特徴
    とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記第２部分はｎ型不純物層であることを特徴とする請求項１乃至５のいずれか１項に
    記載の半導体装置。
  7. 前記第１不純物は、リン、ヒ素、及びアンチモンのいずれか１つを含むことを特徴とす
    る請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 下地層上に、第１不純物がドープされた第１絶縁層を形成し、前記第１絶縁層上に第１
    電極層を形成し、
    前記第１絶縁層及び前記第１電極層を第１方向に貫くホールを形成し、
    前記ホール内に露出した前記第１電極層をエッチングしてリセス部を形成し、
    前記リセス部に電荷蓄積層を形成し、
    前記電荷蓄積層及び前記第１絶縁層の表面上に第２絶縁層を形成し、
    前記第２絶縁層の表面上に半導体層を形成し、
    アニールによって前記第１絶縁層中に含まれる前記第１不純物を前記半導体層まで拡散
    させる、
    半導体装置の製造方法。
  9. 下地層上に、第１不純物がドープされた第１絶縁層を形成し、前記第１絶縁層上に第１
    電極層を形成し、
    前記第１絶縁層及び前記第１電極層を第１方向に貫くホールを形成し、
    前記ホールに露出した前記第１電極層をエッチングしてリセス部を形成し、
    前記リセス部に電荷蓄積層を形成し、
    前記電荷蓄積層の表面上に第２絶縁層を形成し、
    前記第１絶縁層及び前記第２絶縁層の表面上に半導体層を形成し、
    アニールによって前記第１絶縁層中に含まれる前記第１不純物を前記半導体層まで拡散
    させる、
    半導体装置の製造方法。
  10. 前記第１方向と、前記第１方向と交差する第２方向の平面に亘って分離部を形成し、
    前記分離部を介して前記第１絶縁層を除去し、
    前記分離部の内面上に第３絶縁層を形成する、請求項８または９に記載の半導体装置の
    製造方法。
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