KR20220146226A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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장정식
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Abstract

반도체 장치는, 교대로 적층된 도전막들 및 절연막들을 포함하는 게이트 구조물; 상기 게이트 구조물을 관통하고, 제1 방향으로 배열된 채널 구조들; 상기 제1 방향으로 확장되고, 상기 채널 구조들을 연속으로 관통하는 컷팅 구조; 및 상기 게이트 구조물을 관통하고, 상기 제1 방향과 교차된 제2 방향으로 확장된 제1 슬릿 구조를 포함할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정된다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 반도체 장치의 집적도 향상이 한계에 도달함에 따라, 기판 상에 메모리 셀들을 적층하는 3차원 반도체 장치가 제안되고 있다. 또한, 이러한 반도체 장치의 동작 신뢰성을 향상시키기 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는, 교대로 적층된 도전막들 및 절연막들을 포함하는 게이트 구조물; 상기 게이트 구조물을 관통하고, 제1 방향으로 배열된 채널 구조들; 상기 제1 방향으로 확장되고, 상기 채널 구조들을 연속으로 관통하는 컷팅 구조; 및 상기 게이트 구조물을 관통하고, 상기 제1 방향과 교차된 제2 방향으로 확장된 제1 슬릿 구조를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 교대로 적층된 도전막들 및 절연막들을 포함하는 게이트 구조물; 상기 게이트 구조물을 관통하는 필라 구조들; 상기 필라 구조들을 관통하고, 상기 필라 구조들 각각을 제1 필라 구조 및 제2 필라 구조로 분리시키는 컷팅 구조; 상기 게이트 구조물을 관통하고, 상기 컷팅 구조와 교차된 방향으로 확장된 제1 슬릿 구조; 상기 제1 슬릿 구조와 교차된 방향으로 확장되고, 제1 필라 구조들과 연결된 제1 인터커넥션 라인; 및 상기 제1 슬릿 구조와 교차된 방향으로 확장되고, 제2 필라 구조들과 연결된 제2 인터커넥션 라인을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 적층물을 형성하는 단계; 상기 적층물을 관통하고, 제1 방향으로 배열된 채널 구조들을 형성하는 단계; 상기 채널 구조들을 연속적으로 관통하고 상기 제1 방향으로 확장된 컷팅 구조를 형성하는 단계; 및 상기 적층물을 관통하고, 상기 제1 방향과 교차된 제2 방향으로 확장된 제1 슬릿 구조를 형성하는 단계를 포함할 수 있다.
메모리 셀들을 3차원으로 적층함으로써, 반도체 장치의 집적도를 향상시킬 수 있다. 또한, 안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 5a, 도 5b, 도 6a, 도 6b, 도 7a 내지 도 7c 및 도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 1a 내지 도 1c를 참조하면, 반도체 장치는 게이트 구조물(GST), 필라 구조들(P), 컷팅 구조(CS) 및 제1 슬릿 구조(SLS1)를 포함할 수 있다. 반도체 장치는 베이스(10), 제2 슬릿 구조(SLS2), 제1 콘택 플러그(CT1) 또는 제2 콘택 플러그(CT2)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
게이트 구조물(GST)은 교대로 적층된 도전막들(11) 및 절연막들(12)을 포함할 수 있다. 도전막들(11)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극일 수 있다. 도전막들(11)은 폴리실리콘, 텅스텐, 몰리브덴, 금속 등의 도전 물질을 포함할 수 있다. 절연막들(12)은 적층된 도전막들(11)을 상호 절연시키기 위한 것일 수 있다. 절연막들(12)은 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다.
게이트 구조물(GST)은 베이스(10) 상에 위치될 수 있다. 베이스(10)는 반도체 기판, 소스막 등일 수 있다. 반도체 기판은 불순물이 도핑된 소스 영역을 포함할 수 있다. 소스막은 폴리실리콘, 텅스텐, 몰리브덴, 금속 등의 도전 물질을 포함할 수 있다.
필라 구조들(P)은 게이트 구조물(GST)을 관통할 수 있다. 필라 구조들(P)은 제1 방향(I) 및 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 배열될 수 있다. 실시예로서, 필라 구조들(P)은 매트릭스 형태로 배열될 수 있다.
필라 구조들(P) 각각은 한 쌍의 제1 필라 구조(P1) 및 제2 필라 구조(P2)를 포함할 수 있다. 컷팅 구조(CS)에 의해, 필라 구조(P)가 한 쌍의 제1 필라 구조(P1)와 제2 필라 구조(P2)로 분리될 수 있다. 한 쌍의 제1 필라 구조(P1)와 제2 필라 구조(P2)는 컷팅 구조(CS)를 사이에 두고 제2 방향(Ⅱ)으로 이웃할 수 있고, 컷팅 구조(CS)를 기준으로 대칭된 구조를 가질 수 있다.
실시예로서, 필라 구조들(P)은 채널막(13A, 13B)을 포함하는 채널 구조일 수 있다. 제1 필라 구조(P1)는 제1 채널 구조일 수 있고, 제2 필라 구조(P2)는 제2 채널 구조일 수 있다. 제1 필라 구조(P1)와 도전막들(11)이 교차되는 위치에 제1 메모리 셀들 또는 선택 트랜지스터들이 위치될 수 있고, 제2 필라 구조(P2)와 도전막들(11)이 교차되는 위치에 제2 메모리 셀들 또는 선택 트랜지스터들이 위치될 수 있다. 컷팅 구조(CS)를 사이에 두고 제2 방향(Ⅱ)으로 이웃한 제1 메모리 셀과 제2 메모리 셀은 개별적으로 구동될 수 있다.
제1 필라 구조(P1)는 제1 채널막(13A)을 포함할 수 있다. 제1 채널막(13A)은 메모리 셀, 선택 트랜지스터 등의 채널이 형성되는 영역일 수 있다. 제1 채널막(13A)은 실리콘, 저마늄 등의 반도체 물질을 포함할 수 있다. 제1 필라 구조(P1)는 제1 도전성 패드(14A)를 더 포함할 수 있다. 제1 도전성 패드(14A)는 제1 채널막(13A)과 연결될 수 있고, 도전성 물질을 포함할 수 있다. 제1 필라 구조(P1)는 제1 절연 코어(15A)를 더 포함할 수 있다. 제1 절연 코어(15A)는 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다. 제1 필라 구조(P1)는 제1 채널막(13A)과 도전막들(11)의 사이에 위치된 메모리막(미도시됨)을 더 포함할 수 있다. 메모리막은 터널링막, 데이터 저장막 또는 블로킹막 중 적어도 하나를 포함할 수 있다. 데이터 저장막은 플로팅 게이트, 전하 트랩 물질, 폴리실리콘, 질화물, 가변 저항 물질 또는 나노 구조를 포함하거나, 이들을 조합하여 포함할 수 있다.
제2 필라 구조(P2)는 제1 필라 구조(P1)와 유사한 구조를 가질 수 있다. 제2 필라 구조(P2)는 제2 채널막(13B)을 포함할 수 있다. 제2 필라 구조(P2)는 제2 도전성 패드(14B) 또는 제2 절연 코어(15B)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
실시예로서, 필라 구조들(P)은 전극막을 포함하는 전극 구조일 수 있다. 제1 필라 구조(P1)는 제1 전극 구조일 수 있고, 제2 필라 구조(P2)는 제2 전극 구조일 수 있다. 제1 전극 구조는 제1 채널막(13A) 대신에 제1 전극막을 포함할 수 있다. 제1 전극 구조는 제1 도전성 패드(14A) 또는 제1 절연 코어(15A)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다. 제1 필라 구조(P1)는 제1 전극막과 도전막들(11)의 사이에 위치된 메모리막을 더 포함할 수 있다. 제2 전극 구조는 제2 채널막(13B) 대신에 제2 전극막을 포함할 수 있다. 제2 전극 구조는 제2 도전성 패드(14B) 또는 제2 절연 코어(15B)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다. 제2 필라 구조(P2)는 제2 전극막과 도전막들(11)의 사이에 위치된 메모리막을 더 포함할 수 있다.
컷팅 구조(CS)는 필라 구조들(P)을 관통할 수 있고, 베이스(10)까지 확장될 수 있다. 컷팅 구조(CS)는 게이트 구조물(GST) 및 필라 구조들(P1)을 관통할 수 있고, 제1 방향(I)으로 확장될 수 있다. 컷팅 구조(CS)는 필라 구조들(P)을 연속적으로 관통할 수 있다. 컷팅 구조(CS)는 제1 방향(I)으로 배열된 적어도 2개의 필라 구조들(P)을 가로지를 수 있고, 하나의 필라 구조(P)를 한 쌍의 제1 필라 구조(P1)와 제2 필라 구조(P2)로 분리될 수 있다. 컷팅 구조(CS)는 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다.
한 쌍의 제1 슬릿 구조들(SLS1)의 사이에 복수 개의 컷팅 구조들(CS)이 위치될 수 있다. 컷팅 구조들(CS)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 배열될 수 있다. 실시예로서, 컷팅 구조들(CS)은 매트릭스 형태로 배열될 수 있다.
제1 슬릿 구조(SLS1)는 게이트 구조물(GST)을 관통할 수 있다. 제1 슬릿 구조(SLS1)는 컷팅 구조(CS)와 교차되는 방향으로 확장될 수 있다. 제1 슬릿 구조(SLS1)는 제2 방향(Ⅱ)으로 확장될 수 있다. 실시예로서, 제1 슬릿 구조(SLS1)는 컷팅 구조(CS)와 직교하도록 배열될 수 있다. 제1 슬릿 구조(SLS1)는 절연 물질을 포함할 수 있다. 실시예로서, 제1 슬릿 구조(SLS1)는 베이스(10)와 전기적으로 연결된 콘택 구조 및 콘택 구조와 도전막들(11)을 상호 절연시키는 절연 스페이서를 포함할 수 있다.
제2 슬릿 구조(SLS2)는 제1 슬릿 구조(SLS1) 또는 컷팅 구조(CS)에 비해 얕은 깊이로 게이트 구조물(GST)을 관통할 수 있다. 제2 슬릿 구조(SLS2)는 최상부 적어도 하나의 도전막(11)을 관통하는 깊이를 가질 수 있다. 실시예로서, 제2 슬릿 구조(SLS2)는 도전막들(11) 중 선택 라인에 대응되는 적어도 하나의 도전막(11)을 관통하고, 워드 라인에 대응되는 도전막들(11)을 관통하지 않는 깊이를 가질 수 있다.
한 쌍의 제1 슬릿 구조들(SLS1)의 사이에 적어도 하나의 제2 슬릿 구조(SLS2)가 위치될 수 있다. 제2 슬릿 구조(SLS2)는 컷팅 구조(CS)와 교차되는 방향으로 확장될 수 있다. 제2 슬릿 구조(SLS2)는 제1 슬릿 구조(SLS1)와 평행하게 확장될 수 있다. 제2 슬릿 구조(SLS2)는 제2 방향(Ⅱ)으로 확장될 수 있다. 제2 슬릿 구조(SLS2)를 기준으로 컷팅 구조들(CS)이 양측에 대칭 또는 비대칭으로 배열될 수 있다. 제2 슬릿 구조(SLS2)는 적어도 하나의 컷팅 구조(CS)와 접할 수 있다. 제1 슬릿 구조(SLS1)와 제2 슬릿 구조(SLS2)의 사이에 필라 구조들(P)이 위치될 수 있다. 필라 구조들(P) 중 일부가 제2 슬릿 구조(SLS2)와 접하는 것도 가능하다.
도 1a 및 도 1d를 참조하면, 반도체 장치는 제1 인터커넥션 라인(IL1) 및 제2 인터커넥션 라인(IL2)을 더 포함할 수 있다. 제1 인터커넥션 라인(IL1) 및 제2 인터커넥션 라인(IL2)은 제1 슬릿 구조(SLS1) 또는 제2 슬릿 구조(SLS2)와 교차된 방향으로 확장될 수 있다. 제1 인터커넥션 라인(IL1) 및 제2 인터커넥션 라인(IL2)은 컷팅 구조와 평행할 수 있고, 제1 방향(I)으로 확장될 수 있다.
실시예로서, 제1 필라(P12)에 제1 콘택 플러그(CT1)가 연결될 수 있고, 제1 콘택 플러그(CT1)에 제2 콘택 플러그(CT2)가 연결될 수 있다. 실시예로서, 제1 콘택 플러그(CT1)와 제2 콘택 플러그(CT2)는 서로 다른 레벨에 위치될 수 있고, 제1 콘택 플러그(CT1)의 상면과 제2 콘택 플러그(CT2)의 저면이 연결될 수 있다. 제1 인터커넥션 라인(IL11)은 제1 콘택 플러그(CT1) 및 제2 콘택 플러그(CT2)를 통해 제1 필라 구조(P12)와 연결될 수 있다. 제1 인터커넥션 라인(IL12)은 제1 콘택 플러그(CT1) 및 제2 콘택 플러그(CT2)를 통해 제1 필라 구조(P11)와 연결될 수 있다. 제2 인터커넥션 라인(IL21)은 제1 콘택 플러그(CT1) 및 제2 콘택 플러그(CT2)를 통해 제2 필라 구조(P22)와 연결될 수 있다. 제2 인터커넥션 라인(IL22)은 제1 콘택 플러그(CT1) 및 제2 콘택 플러그(CT2)를 통해 제2 필라 구조(P21)와 연결될 수 있다.
참고로, 도 1a 및 도 1d에 도시된 제1 슬릿 구조(SLS1), 제2 슬릿 구조(SLS2), 필라 구조(P)의 개수는 다양하게 변경될 수 있다. 예를 들어, 한 쌍의 제1 슬릿 구조들(SLS1)의 사이에 위치된 필라 구조(P)의 개수, 제1 슬릿 구조(SLS1)와 제2 슬릿 구조(SLS2)의 사이에 위치된 필라 구조(P)의 개수, 한 쌍의 제1 슬릿 구조들(SLS1)의 사이에 위치된 컷팅 구조(CS)의 개수, 제1 슬릿 구조(SLS1)와 제2 슬릿 구조(SLS2)의 사이에 위치된 컷팅 구조(CS)의 개수 등이 변경될 수 있다.
전술한 바와 같은 구조에 따르면, 컷팅 구조(CS)를 이용하여 하나의 필라 구조(P)를 복수개의 필라 구조들(P1, P2)로 분리시킬 수 있다. 따라서, 하나의 필라 구조(P)로 구현되는 메모리 셀들의 개수를 증가시킬 수 있다. 게이트 구조물(GST)에 포함된 도전막들(11)의 적층 수를 증가시키지 않더라도, 게이트 구조물(GST)에 포함된 메모리 셀들의 개수를 증가시킬 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a 내지 도 2c를 참조하면, 반도체 장치는 게이트 구조물(GST), 필라 구조들(P), 컷팅 구조(CS) 및 제1 슬릿 구조(SLS1)를 포함할 수 있다. 반도체 장치는 베이스(10), 제2 슬릿 구조(SLS2), 제1 콘택 플러그(CT1) 또는 제2 콘택 플러그(CT2)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
필라 구조들(P)은 중심이 엇갈린 형태로 배열될 수 있다. 실시예로서, 제1 방향(I)으로 이웃한 필라 구조들(P)은 중심이 일치할 수 있고, 제2 방향(Ⅱ)으로 이웃한 필라 구조들(P)은 중심이 엇갈릴 수 있다.
컷팅 구조들(CS)은 중심이 엇갈린 형태로 배열될 수 있다. 실시예로서, 제1 방향(I)으로 이웃한 컷팅 구조들(CS)은 중심이 일치할 수 있고, 제2 방향(Ⅱ)으로 이웃한 컷팅 구조들(CS)은 중심이 엇갈릴 수 있다.
한 쌍의 제1 슬릿 구조들(SLS1)의 사이에 복수 개의 제2 슬릿 구조들(SLS2)이 위치될 수 있다. 제1 슬릿 구조(SLS1)와 제2 슬릿 구조(SLS2)의 사이 및 제2 슬릿 구조들(SLS2)의 사이에 필라 구조들(P)이 위치될 수 있다.
제2 슬릿 구조(SLS2)는 양측의 컷팅 구조들(CS) 중 일부와 접할 수 있다. 제2 슬릿 구조(SLS2)는 일측의 컷팅 구조(CS)와 접하고 타측의 컷팅 구조(CS)와 이격될 수 있다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a 및 도 3b를 참조하면, 반도체 장치는 게이트 구조물(GST), 필라 구조들(P), 컷팅 구조(CS) 및 제1 슬릿 구조(SLS1)를 포함할 수 있다. 반도체 장치는 베이스(10) 또는 제2 슬릿 구조(SLS2)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
컷팅 구조(CS)는 제1 방향(I)으로 배열된 3개 이상의 필라 구조들(P)을 관통할 수 있다. 제2 슬릿 구조(SLS2)는 지그재그 또는 웨이브 형태를 가질 수 있다. 제2 슬릿 구조(SLS2)는 양측의 컷팅 구조들(CS)로부터 이격될 수 있다.
도 3c를 참조하면, 반도체 장치는 제1 인터커넥션 라인(IL1) 및 제2 인터커넥션 라인(IL2)을 더 포함할 수 있다. 제1 인터커넥션 라인(IL1) 및 제2 인터커넥션 라인(IL2)은 제1 방향(I)으로 확장될 수 있다.
실시예로서, 제1 인터커넥션 라인(IL11)은 제1 콘택 플러그(CT1) 및 제2 콘택 플러그(CT2)를 통해 제1 필라 구조(P13)와 연결될 수 있다. 제1 인터커넥션 라인(IL12)은 제1 콘택 플러그(CT1) 및 제2 콘택 플러그(CT2)를 통해 제1 필라 구조(P12)와 연결될 수 있다. 제1 인터커넥션 라인(IL13)은 제1 콘택 플러그(CT1) 및 제2 콘택 플러그(CT2)를 통해 제1 필라 구조(P11)와 연결될 수 있다. 제2 인터커넥션 라인(IL21)은 제2 필라 구조(P23)와 연결될 수 있다. 제2 인터커넥션 라인(IL22)은 제2 필라 구조(P22)와 연결될 수 있다. 제2 인터커넥션 라인(IL23)은 제2 필라 구조(P21)와 연결될 수 있다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a 내지 도 4c를 참조하면, 반도체 장치는 게이트 구조물(GST), 필라 구조들(P), 컷팅 구조(CS) 및 제1 슬릿 구조(SLS1)를 포함할 수 있다. 반도체 장치는 베이스(10), 제2 슬릿 구조(SLS2), 제1 콘택 플러그(CT1) 또는 제2 콘택 플러그(CT2)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
필라 구조들(P) 각각은 제1 필라 구조(P1) 및 제2 필라 구조(P2)를 포함할 수 있다. 제1 필라 구조(P1)는 제1 서브 필라 구조(P1A) 및 제2 서브 필라 구조(P1B)를 포함할 수 있다. 제2 필라 구조(P2)는 제1 서브 필라 구조(P2A) 및 제2 서브 필라 구조(P2B)를 포함할 수 있다.
제2 서브 필라 구조(P1B, P2B)는 도전막들(11) 중 최상부 적어도 하나의 도전막(11)을 관통할 수 있다. 제1 서브 필라 구조(P1A, P2A)는 도전막들(11) 중 나머지 도전막들(11)을 관통할 수 있다. 실시예로서, 제1 서브 필라 구조(P1A, P2A)는 메모리 셀 또는 소스 선택 트랜지스터에 대응할 수 있고, 제2 서브 필라 구조(P1B, P2B)는 드레인 선택 트랜지스터에 대응할 수 있다.
제1 서브 필라 구조(P1A)는 제1 채널막(13A), 제1 도전성 패드(14A) 또는 제1 절연 코어(15A)를 포함하거나, 이들을 조합하여 포함할 수 있다. 제2 서브 필라 구조(P1B)는 제1 채널막(23A), 제1 도전성 패드(24A) 또는 제1 절연 코어(25A)를 포함하거나, 이들을 조합하여 포함할 수 있다. 제1 서브 필라 구조(P2A)는 제2 채널막(13B), 제2 도전성 패드(14B) 또는 제2 절연 코어(15B)를 포함하거나, 이들을 조합하여 포함할 수 있다. 제2 서브 필라 구조(P2B)는 제2 채널막(23B), 제2 도전성 패드(24B) 또는 제2 절연 코어(25B)를 포함하거나, 이들을 조합하여 포함할 수 있다. 참고로, 제1 채널막(13A, 23A) 및 제2 채널막(13B, 23B) 대신에 제1 전극막 및 제2 전극막을 포함하는 것도 가능하다.
도 4d를 참조하면, 반도체 장치는 제1 인터커넥션 라인(IL1) 및 제2 인터커넥션 라인(IL2)을 더 포함할 수 있다. 제1 인터커넥션 라인(IL1) 및 제2 인터커넥션 라인(IL2)은 제1 방향(I)으로 확장될 수 있다.
실시예로서, 제1 필라 구조(P11)는 제1 서브 필라 구조(P11A) 및 제2 서브 필라 구조(P11B)를 포함하고, 제1 필라 구조(P12)는 제1 서브 필라 구조(P12A) 및 제2 서브 필라 구조(P12B)를 포함하고, 제1 필라 구조(P13)는 제1 서브 필라 구조(P13A) 및 제2 서브 필라 구조(P13B)를 포함하고, 제1 필라 구조(P14)는 제1 서브 필라 구조(P14A) 및 제2 서브 필라 구조(P14B)를 포함할수 있다. 제1 필라 구조(P11~P14)의 제2 서브 필라 구조(P11B~P14B)에 제1 콘택 플러그(CT1)가 연결될 수 있고, 제1 콘택 플러그(CT1)에 제2 콘택 플러그(CT2)가 연결될 수 있다.
제2 필라 구조(P21)는 제1 서브 필라 구조(P21A) 및 제2 서브 필라 구조(P21B)를 포함하고, 제2 필라 구조(P22)는 제1 서브 필라 구조(P22A) 및 제2 서브 필라 구조(P22B)를 포함하고, 제2 필라 구조(P23)는 제1 서브 필라 구조(P23A) 및 제2 서브 필라 구조(P23B)를 포함하고, 제2 필라 구조(P24)는 제1 서브 필라 구조(P24A) 및 제2 서브 필라 구조(P24B)를 포함할수 있다. 제2 필라 구조(P21~P24)의 제2 서브 필라 구조(P21B~P24B)에 제1 콘택 플러그(CT1)가 연결될 수 있고, 제1 콘택 플러그(CT1)에 제2 콘택 플러그(CT2)가 연결될 수 있다. 제1 인터커넥션 라인(IL11)은 제1 콘택 플러그들(CT1) 및 제2 콘택 플러그들(CT2)을 통해 제1 필라 구조(P12) 및 제1 필라 구조(P14)와 연결될 수 있다. 제1 인터커넥션 라인(IL12)은 제1 콘택 플러그들(CT1) 및 제2 콘택 플러그들(CT2)을 통해 제1 필라 구조(P11) 및 제1 필라 구조(P13)와 연결될 수 있다. 제2 인터커넥션 라인(IL21)은 제1 콘택 플러그들(CT1) 및 제2 콘택 플러그들(CT2)을 통해 제2 필라 구조(P22) 및 제2 필라 구조(P24)와 연결될 수 있다. 제2 인터커넥션 라인(IL22)은 제1 콘택 플러그들(CT1) 및 제2 콘택 플러그들(CT2)을 통해 제2 필라 구조(P21) 및 제2 필라 구조(P23)와 연결될 수 있다.
도 5a, 도 5b, 도 6a, 도 6b, 도 7a 내지 도 7c 및 도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 5a 및 도 5b를 참조하면, 베이스(50) 상에 적층물(ST)을 형성할 수 있다. 베이스(50)는 반도체 기판, 소스 구조 등일 수 있다. 반도체 기판은 불순물이 도핑된 소스 영역을 포함할 수 있다. 소스 구조는 폴리실리콘, 텅스텐, 몰리브덴, 금속 등의 도전 물질을 포함하는 소스막을 포함할 수 있다. 또는, 소스 구조는 후속 공정에서 소스막으로 대체될 희생막을 포함할 수 있다.
제1 물질막들(51) 및 제2 물질막들(52)을 교대로 형성하여, 적층물(ST)을 형성할 수 있다. 제1 물질막들(51)은 제2 물질막들(52)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 일 예로, 제1 물질막들(51)이 질화물 등의 희생 물질을 포함할 수 있고 제2 물질막들(52)이 산화물 등의 절연 물질을 포함할 수 있다. 다른 예로, 제1 물질막들(51)이 폴리실리콘, 텅스텐, 몰리브덴 등의 도전 물질을 포함할 수 있고, 제2 물질막들(52)이 산화물 등의 절연 물질을 포함할 수 있다.
이어서, 적층물(ST)을 관통하는 필라 구조들(P)을 형성할 수 있다. 필라 구조들(P)은 제1 방향(I) 및 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 배열될 수 있다. 제1 방향(I)으로 이웃한 필라 구조들(P)은 중심이 일치하도록 배열될 수 있다. 제2 방향(Ⅱ)으로 배열된 필라 구조들(P)은 중심이 어긋나도록 배열될 수 있다.
제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면에서, 필라 구조(P)는 원형, 타원형, 다각형 등의 형태를 가질 수 있다. 필라 구조(P)의 평면은 제1 방향(I)에서 제1 폭(W1)을 가질 수 있고, 제2 방향(Ⅱ)에서 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)과 제2 폭(W2)은 동일하거나 상이할 수 있다. 추후 공정에서 형성되는 컷팅 구조의 폭을 고려하여, 제2 폭(W2)이 제1 폭(W1)에 비해 넓을 수 있다.
필라 구조들(P)은 채널막(53)을 포함할 수 있다. 실시예로서, 적층물(ST)을 관통하는 개구부를 형성한 후, 개구부 내에 채널막(53)을 형성할 수 있다. 채널막(53)을 형성하기 전에 메모리막을 형성할 수 있다. 이어서, 절연 코어(55)를 형성한 후, 도전성 패드(54)를 형성할 수 있다. 참고로, 필라 구조들(P)이 채널막(53) 대신에 전극막을 포함할 수 있다. 절연 코어(55)를 생략하거나 도전성 패드(54)를 생략하는 것도 가능하다.
도 6a 및 도 6b를 참조하면, 컷팅 구조들(56)을 형성할 수 있다. 컷팅 구조들(56) 각각은 적어도 두개의 필라 구조들(P)을 관통하며 제1 방향(I)으로 확장될 수 있다. 컷팅 구조들(56)에 의해 필라 구조들(P) 각각이 제1 필라 구조(P1) 및 제2 필라 구조(P2)로 분리될 수 있다.
제1 필라 구조(P1)는 제1 채널 구조일 수 있고 제2 필라 구조(P2)는 제2 채널 구조일 수 있다. 제1 필라 구조(P1)는 제1 채널막(53A), 제1 도전성 패드(54A) 및 제1 절연 코어(55A)를 포함할 수 있다. 제2 필라 구조(P2)는 제2 채널막(53B), 제2 도전성 패드(54B) 및 제2 절연 코어(55B)를 포함할 수 있다. 또는, 제1 필라 구조(P1)는 제1 전극 구조일 수 있고 제2 필라 구조(P2)는 제2 전극 구조일 수 있다. 제1 전극 구조는 제1 채널막(53A) 대신에 제1 전극막을 포함할 수 있고, 제2 전극 구조는 제2 채널막(53B) 대신에 제2 전극막을 포함할 수 있다.
실시예로서, 적층물(ST) 및 필라 구조들(P)을 관통하는 트렌치들(T)을 형성할 수 있다. 트렌치들(T)은 필라 구조들(P)을 완전히 관통하는 깊이를 가질 수 있고, 베이스(50)까지 확장될 수 있다. 트렌치들(T)은 제1 방향(I)으로 확장되며 적어도 두개의 필라 구조들(P)을 관통할 수 있다. 이어서, 트렌치들(T) 내에 컷팅 구조들(56)을 각각 형성할 수 있다. 컷팅 구조들(56)은 제1 필라 구조(P1)와 제2 필라 구조(P2)를 전기적으로 상호 분리시키기 위한 것으로, 절연 물질을 포함할 수 있다.
도 7a 내지 도 7c를 참조하면, 적층물(ST)을 관통하는 제1 슬릿(SL1)을 형성할 수 있다. 제1 슬릿(SL1)은 컷팅 구조들(56)과 교차되는 방향으로 확장될 수 있다. 제1 슬릿(SL1)은 제2 방향(Ⅱ)으로 확장될 수 있고, 제1 슬릿(SL1)은 컷팅 구조들(56)로부터 이격될 수 있다. 제1 슬릿(SL1)은 제1 물질막들(51)을 노출시키는 깊이로 형성될 수 있고, 베이스(50)까지 확장될 수 있다.
이어서, 제1 슬릿(SL1)을 통해 제1 물질막들(51)을 제3 물질막들(57)로 대체할 수 있다. 일 예로, 제1 물질막들(51)이 희생막이고 제2 물질막들(52)이 절연막인 경우, 제1 물질막들(51)을 도전막들로 대체할 수 있다. 제1 물질막들(51)을 선택적으로 식각한 후, 제1 물질막들(51)이 식각된 영역에 제3 물질막들(57)을 형성할 수 있다. 제3 물질막들(57)을 형성하기 전에 메모리막을 형성하는 것도 가능하다. 다른 예로, 제1 물질막들(51)이 도전막이고 제2 물질막들(52)이 절연막인 경우, 제1 물질막들(51)을 실리사이드화할 수 있다. 이를 통해, 제3 물질막들(57) 및 제2 물질막들(52)이 교대로 적층된 게이트 구조물(GST)을 형성할 수 있다. 이어서, 제1 슬릿(SL1) 내에 제1 슬릿 구조(58)를 형성할 수 있다.
도 8a 내지 도 8c를 참조하면, 게이트 구조물(GST)을 관통하는 제2 슬릿(SL2)을 형성할 수 있다. 제2 슬릿(SL2)은 제1 슬릿 구조(58) 또는 컷팅 구조(56)에 비해 얕은 깊이로 게이트 구조물(GST)을 관통할 수 있다. 제2 슬릿(SL2)은 컷팅 구조들(56)과 교차되는 방향으로 확장될 수 있고, 제2 방향(Ⅱ)으로 확장될 수 있다. 제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면에서, 제2 슬릿(SL2)은 직선 형태를 갖거나, 지그재그 형태, 웨이브 형태 등을 가질 수 있다.
제2 슬릿(SL2)은 필라 구조들(P)의 사이에 형성될 수 있다. 제2 슬릿(SL2)을 형성할 때, 적층물(ST)과 함께 컷팅 구조(56) 또는 필라 구조(P)가 식각될 수 있다. 따라서, 제2 슬릿(SL2)을 통해 컷팅 구조(56) 또는 필라 구조(P)가 노출될 수 있다. 참고로, 컷팅 구조(56)를 가로지르도록 제2 슬릿(SL2)을 형성하는 것도 가능하다. 이러한 경우, 제2 슬릿(SL2)에 의해, 하나의 컷팅 구조(56)가 복수개의 패턴들로 분리될 수 있다.
이어서, 제2 슬릿(SL2) 내에 제2 슬릿 구조(59)를 형성할 수 있다. 제2 슬릿 구조(59)는 절연 물질을 포함할 수 있다. 제2 슬릿 구조(59)에 의해 최상부 적어도 하나의 제3 물질막(57)이 복수개의 패턴들로 분리될 수 있다. 제2 슬릿 구조(59)는 주변의 컷팅 구조(56) 또는 필라 구조(P)와 접할 수 있다.
이어서, 본 도면에는 도시되지 않았으나, 필라 구조들(P)과 연결된 인터커넥션 라인들을 형성할 수 있다. 실시예로서, 제1 방향(I)으로 확장되고 제1 필라 구조들(P1)과 연결된 적어도 하나의 제1 비트 라인 및 제1 방향(I)으로 확장되고 제2 필라 구조들(P2)과 연결된 적어도 하나의 제2 비트 라인을 형성할 수 있다.
전술한 바와 같은 제조 방법에 따르면, 컷팅 구조(56)를 이용하여 하나의 필라 구조(P)를 복수개의 필라 구조들(P1, P2)로 분리시킬 수 있다. 따라서, 하나의 필라 구조(P)로 구현되는 메모리 셀들의 개수를 증가시킬 수 있다. 또한, 컷팅 구조(56)와 교차되는 방향으로 제2 슬릿(SL2)을 형성함으로써, 제1 물질막들(51)을 제3 물질막들(57)로 대체하는 공정을 개선할 수 있다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 9a 및 도 9b는 제1 물질막들(51)을 제3 물질막들(57)로 대체하는 과정에서, 컷팅 구조들(56, 56')과 제1 슬릿(SL1)의 배열 형태가 미치는 영향을 살펴보기 위한 것이다. 제1 물질막들(51)을 제3 물질막들(57)로 대체하기 위해, 제1 물질막들(51)을 선택적으로 식각한 후에 제1 물질막들(51)이 식각된 영역에 제3 물질막들(57)을 증착할 수 있다. 여기서, 제1 물질막들(51)의 식각 공정은 식각액 등의 화학 물질을 이용하여 수행될 수 있다. 필라 구조들(P) 및 컷팅 구조들(56, 56')의 사이로 화학 물질이 유입될 수 있고(화살표 참조), 제1 물질막들(51)을 선택적으로 식각할 수 있다.
도 9a를 참조하면, 제1 슬릿들(SL1)이 컷팅 구조들(56')과 평행하게 형성될 수 있다. 이러한 경우, 제2 방향(Ⅱ)으로 확장된 컷팅 구조들(56')에 의해 화학 물질의 유입 경로가 제한될 수 있다. 따라서, 제1 방향(I)으로 이웃한 컷팅 구조들(56')의 사이로는 화학 물질이 유입되기 어렵고, 제1 물질막들(51)의 일부 영역(R)은 식각되지 않고 잔류될 수 있다.
도 9b를 참조하면, 제1 슬릿들(SL1)이 컷팅 구조들(56)과 교차되도록 형성될 수 있다. 실시예로서, 컷팅 구조들(56)과 직교하도록 제1 슬릿들(SL1)이 형성될 수 있다. 이러한 경우, 컷팅 구조들(56)이 제1 방향(I)으로 확장되므로, 화학 물질의 유입 경로를 덜 제한하거나 제한하지 않을 수 있다. 따라서, 컷팅 구조들(56)의 사이 및 필라 구조들(P)의 사이로 화학 물질이 충분히 유입될 수 있다. 제1 물질막들(51)이 식각되지 않고 잔류되는 영역을 최소화할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(memory system; 1000)은, 데이터가 저장되는 메모리 장치(memory device; 1200) 및 메모리 장치(1200)와 호스트(Host; 2000) 사이에서 통신하는 컨트롤러(controller; 1100)를 포함할 수 있다.
호스트(2000)는 메모리 시스템(1000)에 데이터를 저장하거나 메모리 시스템(1000)으로부터 데이터를 회수(retrieve)하는 장치 또는 시스템일 수 있다. 호스트(2000)는 다양한 동작을 위한 요청들을 생성하고, 생성된 요청들을 메모리 시스템(1000)에게 출력할 수 있다. 요청들은 프로그램 동작(program operation)을 위한 프로그램 요청(program request), 리드 동작(read operation)을 위한 리드 요청(read request), 소거 동작(erase operation)을 위한 소거 요청(erase request) 등을 포함할 수 있다. 호스트(2000)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
호스트(2000)는 컴퓨터(computer), 휴대용 디지털 장치(portable digital device), 태블릿(tablet), 디지털 카메라(digital camera), 디지털 오디오 플레이어(digital audio player), 텔레비전(television), 무선 통신 장치(wireless communication device) 또는 이동 전화기(cellular phone) 중 적어도 하나를 포함할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
컨트롤러(1100)는 메모리 시스템(1000)의 동작을 전반적으로 제어할 수 있다. 컨트롤러(1100)는 호스트(2000)의 요청에 따라 메모리 장치(1200)를 제어할 수 있다. 컨트롤러(1100)는 호스트(2000)의 요청에 따라 프로그램(program) 동작, 리드(read) 동작 및 소거(erase) 동작 등이 수행될 수 있도록 메모리 장치(1200)를 제어할 수 있다. 또는, 컨트롤러(1100)는 호스트(2000)의 요청이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드(background) 동작 등을 수행할 수 있다.
컨트롤러(1100)는 메모리 장치(1200)의 동작을 제어하기 위하여 제어 신호 및 데이터 신호를 메모리 장치(1200)로 전송할 수 있다. 제어 신호 및 데이터 신호는 서로 다른 입출력 라인들을 통하여 메모리 장치(1200)로 전송될 수 있다. 데이터 신호는, 커맨드, 어드레스 또는 데이터를 포함할 수 있다. 제어 신호는 데이터 신호가 입력되는 구간을 구분하는 데 이용될 수 있다.
메모리 장치(1200)는 컨트롤러(1100)의 제어에 따라 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 메모리 장치(1200)는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 구현될 수 있다. 메모리 장치(1200)는 앞서 도 1a 내지 도 1d, 도 2a 내지 도 2c, 도 3a 내지 도 3c 및 도 4a 내지 도 4d를 참조하여 설명한 구조를 갖는 반도체 장치일 수 있다. 메모리 장치(1200)는 앞서 도 5a, 도 5b, 도 6a, 도 6b, 도 7a 내지 도 7c 및 도 8a 내지 도 8c를 참조하여 설명한 제조 방법에 의해 제조된 반도체 장치일 수 있다. 실시예로서, 반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 게이트 구조물; 상기 게이트 구조물을 관통하고, 제1 방향으로 배열된 채널 구조들; 상기 제1 방향으로 확장되고, 상기 채널 구조들을 연속으로 관통하는 컷팅 구조; 및 상기 게이트 구조물을 관통하고, 상기 제1 방향과 교차된 제2 방향으로 확장된 제1 슬릿 구조를 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(memory system; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)를 포함할 수 있다.
컨트롤러(2100)는, 프로세서(processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 컨트롤러(2100)의 제어에 따라 디스플레이(display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(radio transceiver; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(memory system; 40000)은 PC(personal computer), 태블릿(tablet), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작을 제어할 수 있는 컨트롤러(2100)를 포함할 수 있다.
프로세서(processor; 4100)는, 입력 장치(input device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(2200)에 저장된 데이터를 디스플레이(display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는, 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는, 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 컨트롤러(2100)의 동작을 제어할 수 있다. 실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와는 별도의 칩으로 구현될 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(50000)은, 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿으로 구현될 수 있다.
메모리 시스템(50000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 컨트롤러(2100)를 포함한다.
메모리 시스템(50000)의 이미지 센서(image sensor; 5200)는, 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(processor; 5100) 또는 컨트롤러(2100)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(display; 5300)를 통하여 출력되거나 컨트롤러(2100)를 통하여 메모리 장치(2200)에 저장될 수 있다. 또한, 메모리 장치(2200)에 저장된 데이터는, 프로세서(5100) 또는 컨트롤러(2100)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와는 별개의 칩으로 구현될 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(memory system; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 컨트롤러(2100) 및 카드 인터페이스(card interface; 7100)를 포함할 수 있다.
컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
10: 베이스 11: 도전막
12: 절연막 13A: 제1 채널막
14A: 제1 도전성 패드 15A: 제1 절연 코어
13B: 제2 채널막 14B: 제2 도전성 패드
15B: 제2 절연 코어 23A: 제1 채널막
24A: 제1 도전성 패드 25A: 제1 절연 코어
23B: 제2 채널막 24B: 제2 도전성 패드
25B: 제2 절연 코어 51: 제1 물질막
52: 제2 물질막 53: 채널막
54: 도전성 패드 55: 절연 코어
56: 컷팅 구조 53A: 제1 채널막
54A: 제1 도전성 패드 55A: 제1 절연 코어
53B: 제2 채널막 54B: 제2 도전성 패드
55B: 제2 절연 코어 57: 제3 물질막
58: 제1 슬릿 구조 59: 제2 슬릿 구조
GST: 게이트 구조물 CS: 컷팅 구조
SLS1: 제1 슬릿 구조 SLS2: 제2 슬릿 구조
P: 필라 구조
P1, P11, P12, P13, P14: 제1 필라 구조
P2, P21, P22, P23, P24: 제2 필라 구조
P1A, P11A, P12A, P13A, P14A, P2A, P21A, P22A, P23A, P24A: 제1 서브 필라 구조
P1B, P11B, P12B, P13B, P14B, P2B, P21B, P22B, P23B, P24B: 제2 서브 필라 구조
IL1, IL11, IL12, IL13: 제1 인터커넥션 라인
IL2, IL21, IL22, IL23: 제2 인터커넥션 라인
CT1: 제1 콘택 플러그 CT2: 제2 콘택 플러그
T: 트렌치 SL1: 제1 슬릿
SL2: 제2 슬릿

Claims (15)

  1. 교대로 적층된 도전막들 및 절연막들을 포함하는 게이트 구조물;
    상기 게이트 구조물을 관통하고, 제1 방향으로 배열된 채널 구조들;
    상기 제1 방향으로 확장되고, 상기 채널 구조들을 연속으로 관통하는 컷팅 구조; 및
    상기 게이트 구조물을 관통하고, 상기 제1 방향과 교차된 제2 방향으로 확장된 제1 슬릿 구조
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 채널 구조들 각각은 상기 컷팅 구조에 의해 상호 분리된 제1 채널 구조 및 제2 채널 구조를 포함하는
    반도체 장치.
  3. 제2항에 있어서,
    상기 제1 방향으로 확장되고 제1 채널 구조들과 연결된 적어도 하나의 제1 비트 라인; 및
    상기 제1 방향으로 확장되고 제2 채널 구조들과 연결된 적어도 하나의 제2 비트 라인
    을 더 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 슬릿 구조 또는 상기 컷팅 구조에 비해 얕은 깊이로 상기 게이트 구조물을 관통하고, 상기 제2 방향으로 확장된 제2 슬릿 구조
    를 더 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 컷팅 구조와 상기 제2 슬릿 구조가 접하는
    반도체 장치.
  6. 제1항에 있어서,
    상기 컷팅 구조는 절연 물질을 포함하는
    반도체 장치.
  7. 교대로 적층된 도전막들 및 절연막들을 포함하는 게이트 구조물;
    상기 게이트 구조물을 관통하는 필라 구조들;
    상기 필라 구조들을 관통하고, 상기 필라 구조들 각각을 제1 필라 구조 및 제2 필라 구조로 분리시키는 컷팅 구조;
    상기 게이트 구조물을 관통하고, 상기 컷팅 구조와 교차된 방향으로 확장된 제1 슬릿 구조;
    상기 제1 슬릿 구조와 교차된 방향으로 확장되고, 제1 필라 구조들과 연결된 제1 인터커넥션 라인; 및
    상기 제1 슬릿 구조와 교차된 방향으로 확장되고, 제2 필라 구조들과 연결된 제2 인터커넥션 라인
    을 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 필라 구조들과 각각 연결되고, 상기 제1 필라 구조들과 상기 제1 인터커넥션 라인을 연결시키는 제1 콘택 플러그들; 및
    상기 제2 필라 구조들과 각각 연결되고, 상기 제2 필라 구조들과 상기 제2 인터커넥션 라인을 연결시키는 제2 콘택 플러그들
    을 더 포함하는 반도체 장치.
  9. 적층물을 형성하는 단계;
    상기 적층물을 관통하고, 제1 방향으로 배열된 채널 구조들을 형성하는 단계;
    상기 채널 구조들을 연속으로 관통하고, 상기 제1 방향으로 확장된 컷팅 구조를 형성하는 단계; 및
    상기 적층물을 관통하고, 상기 제1 방향과 교차된 제2 방향으로 확장된 제1 슬릿 구조를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 컷팅 구조를 형성하는 단계는,
    상기 채널 구조들 각각이 제1 채널 구조 및 제2 채널 구조로 분리되도록, 상기 채널 구조들을 식각하는
    반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 방향으로 확장되고 제1 채널 구조들과 연결된 적어도 하나의 제1 비트 라인을 형성하는 단계; 및
    상기 제1 방향으로 확장되고 제2 채널 구조들과 연결된 적어도 하나의 제2 비트 라인을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 컷팅 구조를 형성하는 단계는,
    적어도 두 개의 채널 구조들을 가로지르는 트렌치를 형성하는 단계; 및
    상기 트렌치 내에 절연 물질을 포함하는 상기 컷팅 구조를 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  13. 제9항에 있어서,
    상기 제1 슬릿 구조를 형성하는 단계는,
    교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 상기 적층물을 관통하고, 상기 제2 방향으로 확장된 제1 슬릿을 형성하는 단계;
    상기 제1 슬릿을 통해 상기 제1 물질막들을 제3 물질막들로 대체하는 단계; 및
    상기 제1 슬릿 내에 상기 제1 슬릿 구조를 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  14. 제9항에 있어서,
    상기 제1 슬릿 구조에 비해 얕은 깊이로 상기 적층물을 관통하고, 상기 제2 방향으로 확장된 제2 슬릿 구조를 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    제2 슬릿 구조를 형성하는 단계는,
    상기 적층물 및 상기 컷팅 구조를 식각하여 제2 슬릿을 형성하는 단계; 및
    상기 제2 슬릿 내에 상기 제2 슬릿 구조를 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
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