KR20230135972A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

본 기술은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 게이트 구조물; 상기 게이트 구조물을 관통하고, 제1 방향으로 배열된 복수의 채널 구조들; 상기 복수의 채널 구조들 각각을 관통하여 상기 복수의 채널 구조들 각각을 복수의 분할 채널 구조로 분리하는 복수의 컷팅 구조들; 및 상기 제1 방향으로 연장된 복수의 인터커넥션 라인들을 포함하며, 상기 복수의 컷팅 구조들 각각은 상기 제1 방향과 사선 방향으로 연장되는 연장부들을 포함한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 메모리 셀들의 집적도를 증가시킨 반도체 장치 및 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 게이트 구조물; 상기 게이트 구조물을 관통하고, 제1 방향으로 배열된 복수의 채널 구조들; 상기 복수의 채널 구조들 각각을 관통하여 상기 복수의 채널 구조들 각각을 복수의 분할 채널 구조로 분리하는 복수의 컷팅 구조들; 및 상기 제1 방향으로 연장된 복수의 인터커넥션 라인들을 포함하며, 상기 복수의 컷팅 구조들 각각은 상기 제1 방향과 사선 방향으로 연장되는 연장부들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 게이트 구조물; 상기 게이트 구조물을 관통하고, 제1 방향으로 배열된 복수의 채널 구조들; 및 상기 복수의 채널 구조들 상부에 배치되며, 상기 제1 방향으로 연장된 복수의 인터커넥션 라인들을 포함하며, 상기 복수의 채널 구조들 각각은 복수의 분할 채널 구조 및 상기 복수의 분할 채널 구조들을 물리적으로 서로 분리하는 컷팅 구조를 포함하고, 상기 컷팅 구조는 상기 제1 방향과 사선 방향으로 연장되는 연장부들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 적층물을 형성하는 단계; 상기 적층물을 관통하고, 제1 방향으로 배열된 채널 구조들을 형성하는 단계; 및 상기 채널 구조들 각각을 수직 방향으로 관통하고, 상기 채널 구조들 각각을 복수의 분할 채널 구조들로 분리하며, 상기 제1 방향의 사선 방향으로 연장되는 연장부를 포함하는 복수의 컷팅 구조를 형성하는 단계를 포함한다.
본 기술은 컷팅 구조를 이용하여 하나의 필라 구조를 복수의 필라 구조로 분할할 수 있다. 따라서, 하나의 필라 구조로 구현되는 메모리 셀들의 개수를 증가시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 블록도이다.
도 2a 내지 도 2c는 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 3은 본 발명의 다른 실시 예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 4는 본 발명의 또 다른 실시 예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a 및 도 9b는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 장치(100)는 다수의 메모리 블록들(BLK1 내지 BLKn)을 포함할 수 있다.
메모리 블록들(BLK1 내지 BLKn) 각각은 소스라인, 비트라인들, 소스라인과 비트라인들에 전기적으로 연결된 메모리 셀 스트링들, 메모리 셀 스트링들에 전기적으로 연결된 워드라인들, 및 메모리 셀 스트링들에 전기적으로 연결된 셀렉트 라인들을 포함할 수 있다. 메모리 셀 스트링들 각각은 채널패턴에 의해 직렬로 연결된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 셀렉트 라인들 및 워드라인들은 셀렉트 트랜지스터들 및 메모리 셀들의 게이트 전극들로서 이용될 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다. 도 2a는 반도체 장치의 층간 절연막(16)이 배치된 층의 레이아웃도이며, 도 2b 및 도 2c는 메모리 스트링들의 단면도이다.
도 2a 내지 도 2c를 참조하면, 반도체 장치는 게이트 구조물(GST), 필라 구조들(P), 컷팅 구조(CS), 복수의 콘택들(CT1, CT2, CT3, CT4) 및 복수의 인터커넥션 라인들(IL1, IL2, IL3)을 포함할 수 있다. 반도체 장치는 베이스(10), 슬릿 구조(미도시)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
게이트 구조물(GST)은 교대로 적층된 도전막들(11) 및 절연막들(12)을 포함할 수 있다. 도전막들(11)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극일 수 있다. 예를 들어, 도전막들(11) 중 최상부에 위치한 적어도 하나의 도전막(11)은 선택 트랜지스터의 게이트 전극일 수 있으며, 나머지 도전막들(11)은 메모리 셀의 게이트 전극일 수 있다. 예를 들어, 도전막들(11) 중 최상부에 위치한 적어도 하나의 도전막(11) 및 최하부에 위치한 적어도 하나의 도전막(11)은 선택 트랜지스터의 게이트 전극일 수 있으며, 나머지 도전막들(11)은 메모리 셀의 게이트 전극일 수 있다. 도전막들(11)은 폴리실리콘, 텅스텐, 몰리브덴, 금속 등의 도전 물질을 포함할 수 있다. 절연막들(12)은 적층된 도전막들(11)을 상호 절연시키기 위한 것일 수 있다. 절연막들(12)은 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다.
게이트 구조물(GST)은 베이스(10) 상에 위치될 수 있다. 베이스(10)는 반도체 기판, 소스막 등일 수 있다. 반도체 기판은 불순물이 도핑된 소스 영역을 포함할 수 있다. 소스막은 폴리실리콘, 텅스텐, 몰리브덴, 금속 등의 도전 물질을 포함할 수 있다.
필라 구조들(P)은 게이트 구조물(GST)을 관통할 수 있다. 필라 구조들(P)은 베이스(10)의 수평 방향인 제1 방향(I) 및 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 배열될 수 있다. 실시예로서, 필라 구조들(P)은 매트릭스 형태로 배열될 수 있다.
필라 구조들(P) 각각은 적어도 4개의 필라 구조, 즉, 한 쌍의 제1 필라 구조(P1), 제2 필라 구조(P2), 제3 필라 구조(P3) 및 제4 필라 구조(P4)를 포함할 수 있다. 컷팅 구조(CS)에 의해, 필라 구조(P)가 한 쌍의 제1 필라 구조(P1), 제2 필라 구조(P2), 제3 필라 구조(P3) 및 제4 필라 구조(P4)로 분리될 수 있다. 제1 필라 구조(P1), 제2 필라 구조(P2), 제3 필라 구조(P3) 및 제4 필라 구조(P4)는 서로 컷팅 구조(CS)를 사이에 두고 대칭된 구조를 가질 수 있다.
컷팅 구조(CS)는 필라 구조들(P)을 수직 방향으로 관통하여 연장될 수 있다. 컷팅 구조(CS)는 필라 구조들(P)을 관통하여 베이스(10)까지 확장될 수 있다. 컷팅 구조(CS)는 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다.
컷팅 구조(CS)는 십자(+) 형태를 가질 수 있다. 컷팅 구조(CS)는 복수의 인터커넥션 라인들(IL1, IL2, IL3)의 연장 방향, 예를 들어 제2 방향(Ⅱ)의 사선 방향들로 연장될 수 있다. 컷팅 구조(CS)는 제3 방향으로 연장된 라인 형태의 제1 연장부와 제4 방향으로 연장된 라인 형태의 제2 연장부를 포함할 수 있으며, 제1 연장부와 제2 연장부는 서로 엇갈릴 수 있다. 제3 방향 및 제4 방향 각각은 복수의 인터커넥션 라인들(IL1, IL2, IL3)의 연장 방향, 예를 들어 제2 방향(Ⅱ)의 사선 방향일 수 있다. 컷팅 구조(CS)에 의해 제1 필라 구조(P1)는 제2 필라 구조(P2) 및 제3 필라 구조(P3)와 사선 방향으로 대칭 구조를 가질 수 있다. 컷팅 구조(CS)에 의해 제1 필라 구조(P1)는 제3 필라 구조(P3)와 제1 방향(I)으로 대칭 구조를 가질 수 있다.
상술한 실시 예에서는 하나의 필라 구조(P)는 적어도 4개의 필라 구조를 포함하고 컷팅 구조(CS)가 필라 구조(P)를 관통하는 것으로 설명하였으나, 컷팅 구조(CS)는 필라 구조(P)에 포함된 구조물일 수 있다. 예를 들어 하나의 필라 구조(P)는 적어도 4개의 필라 구조 및 하나의 컷팅 구조(CS)를 포함하며, 적어도 4개의 필라 구조들은 컷팅 구조(CS)에 의해 서로 물리적으로 이격될 수 있다.
실시예로서, 필라 구조들(P)은 채널막(13A, 13B, 13C, 13D)을 포함하는 채널 구조일 수 있다. 제1 필라 구조(P1)는 제1 채널 구조일 수 있고, 제2 필라 구조(P2)는 제2 채널 구조일 수 있고, 제3 필라 구조(P3)는 제3 채널 구조일 수 있고, 제4 필라 구조(P4)는 제4 채널 구조일 수 있다. 제1 필라 구조(P1)와 도전막들(11)이 교차되는 위치에 제1 메모리 셀들 또는 선택 트랜지스터들이 위치될 수 있고, 제2 필라 구조(P2)와 도전막들(11)이 교차되는 위치에 제2 메모리 셀들 또는 선택 트랜지스터들이 위치될 수 있다. 또한 제3 필라 구조(P3)와 도전막들(11)이 교차되는 위치에 제3 메모리 셀들 또는 선택 트랜지스터들이 위치될 수 있고, 제4 필라 구조(P4)와 도전막들(11)이 교차되는 위치에 제4 메모리 셀들 또는 선택 트랜지스터들이 위치될 수 있다. 컷팅 구조(CS)를 사이에 두고 서로 이웃한 제1 메모리 셀, 제2 메모리 셀, 제3 메모리 셀 및 제4 메모리 셀은 개별적으로 구동될 수 있다.
제1 필라 구조(P1)는 제1 채널막(13A)을 포함할 수 있다. 제1 채널막(13A)은 메모리 셀, 선택 트랜지스터 등의 채널이 형성되는 영역일 수 있다. 제1 채널막(13A)은 실리콘, 저마늄 등의 반도체 물질을 포함할 수 있다. 제1 필라 구조(P1)는 제1 도전성 패드(15A)를 더 포함할 수 있다. 제1 도전성 패드(15A)는 제1 채널막(13A)과 연결될 수 있고, 도전성 물질을 포함할 수 있다. 제1 필라 구조(P1)는 제1 절연 코어(14A)를 더 포함할 수 있다. 제1 절연 코어(14A)는 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다. 제1 필라 구조(P1)는 제1 채널막(13A)과 도전막들(11)의 사이에 위치된 메모리막(미도시됨)을 더 포함할 수 있다. 메모리막은 터널링막, 데이터 저장막 또는 블로킹막 중 적어도 하나를 포함할 수 있다. 데이터 저장막은 플로팅 게이트, 전하 트랩 물질, 폴리실리콘, 질화물, 가변 저항 물질 또는 나노 구조를 포함하거나, 이들을 조합하여 포함할 수 있다.
제2 필라 구조(P2)는 제1 필라 구조(P1)와 유사한 구조를 가질 수 있다. 제2 필라 구조(P2)는 제2 채널막(13B)을 포함할 수 있다. 제2 필라 구조(P2)는 제2 도전성 패드(15B) 또는 제2 절연 코어(14B)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
제3 필라 구조(P3)는 제1 필라 구조(P1)와 유사한 구조를 가질 수 있다. 제3 필라 구조(P3)는 제3 채널막(13C)을 포함할 수 있다. 제3 필라 구조(P3)는 제3 도전성 패드(15C) 또는 제3 절연 코어(14C)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
제4 필라 구조(P4)는 제1 필라 구조(P1)와 유사한 구조를 가질 수 있다. 제4 필라 구조(P4)는 제4 채널막(13D)을 포함할 수 있다. 제4 필라 구조(P4)는 제4 도전성 패드(15D) 또는 제4 절연 코어(14D)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
실시예로서, 필라 구조들(P)은 전극막을 포함하는 전극 구조일 수 있다. 제1 필라 구조(P1)는 제1 전극 구조일 수 있고, 제2 필라 구조(P2)는 제2 전극 구조일 수 있다. 제3 필라 구조(P3)는 제3 전극 구조일 수 있고, 제4 필라 구조(P4)는 제4 전극 구조일 수 있다. 제1 전극 구조는 제1 채널막(13A) 대신에 제1 전극막을 포함할 수 있다. 제1 전극 구조는 제1 도전성 패드(15A) 또는 제1 절연 코어(14A)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다. 제1 필라 구조(P1)는 제1 전극막과 도전막들(11)의 사이에 위치된 메모리막을 더 포함할 수 있다. 제2 전극 구조는 제2 채널막(13B) 대신에 제2 전극막을 포함할 수 있다. 제2 전극 구조는 제2 도전성 패드(15B) 또는 제2 절연 코어(14B)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다. 제2 필라 구조(P2)는 제2 전극막과 도전막들(11)의 사이에 위치된 메모리막을 더 포함할 수 있다. 제3 전극 구조는 제3 채널막(13C) 대신에 제3 전극막을 포함할 수 있다. 제3 전극 구조는 제3 도전성 패드(15C) 또는 제3 절연 코어(14C)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다. 제3 필라 구조(P3)는 제3 전극막과 도전막들(11)의 사이에 위치된 메모리막을 더 포함할 수 있다. 제4 전극 구조는 제4 채널막(13D) 대신에 제4 전극막을 포함할 수 있다. 제4 전극 구조는 제4 도전성 패드(15D) 또는 제4 절연 코어(14D)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다. 제4 필라 구조(P4)는 제4 전극막과 도전막들(11)의 사이에 위치된 메모리막을 더 포함할 수 있다.
드레인 선택 라인 분리 구조(DSM)는 컷팅 구조(CS)에 비해 얕은 깊이로 게이트 구조물(GST)을 관통할 수 있다. 드레인 선택 라인 분리 구조(DSM)는 최상부 적어도 하나의 도전막(11)을 관통하는 깊이를 가질 수 있다. 실시예로서, 드레인 선택 라인 분리 구조(DSM)는 도전막들(11) 중 선택 라인에 대응되는 적어도 하나의 도전막(11)을 관통하고, 워드 라인에 대응되는 도전막들(11)을 관통하지 않는 깊이를 가질 수 있다.
게이트 구조물(GST) 상에는 층간 절연막(16)이 배치될 수 있으며, 층간 절연막(16)을 관통하여 제1 필라 구조(P1)와 접하는 제1 콘택(CT1), 제2 필라 구조(P2)와 접하는 제2 콘택(CT2), 제3 필라 구조(P3)와 접하는 제3 콘택(CT3) 및 제4 필라 구조(P4)와 접하는 제4 콘택(CT4)이 배치될 수 있다.
제1 인터커넥션 라인(IL1), 제2 인터커넥션 라인(IL2) 및 제3 인터커넥션 라인(IL3)은 제2 방향(Ⅱ)으로 확장될 수 있다. 제1 인터커넥션 라인(IL1), 제2 인터커넥션 라인(IL2) 및 제3 인터커넥션 라인(IL3)은 컷팅 구조(CS)의 제1 연장부 및 제2 연장부와 사선 방향으로 연장될 수 있다.
실시예로서, 제1 콘택들(CT1) 각각은 인터커넥션 라인들(IL11, IL21, IL31) 각각에 연결될 수 있으며, 제2 콘택들(CT2) 각각은 인터커넥션 라인들(IL12, IL22, IL32) 각각에 연결될 수 있으며, 제3 콘택들(CT3) 각각은 인터커넥션 라인들(IL14, IL24, IL34) 각각에 연결될 수 있으며, 제4 콘택들(CT4) 각각은 인터커넥션 라인들(IL13, IL23, IL33) 각각에 연결될 수 있다.
제1 콘택(CT1), 제2 콘택(CT2), 제3 콘택(CT3) 및 제4 콘택(CT4)은 복수의 제1 인터커넥션 라인(IL1)들, 복수의 제2 인터커넥션 라인(IL2)들 및 복수의 제3 인터커넥션 라인(IL3)들 각각에 대응되도록 제1 방향(Ⅰ)의 서로 다른 레벨에 배치될 수 있다.
상술한 실시 예에서는 제2 방향(Ⅱ)으로 서로 인접한 콘택들이 제2 방향(Ⅱ)으로 동일 선상에 배치될 수 있는 것으로 도시하였으나, 이에 한정되지 아니하고, 제2 방향(Ⅱ)으로 서로 인접한 콘택들이 서로 대각선 방향으로 배치될 수 있다. 제1 방향(I) 또는 제2 방향(Ⅱ)으로 서로 인접한 콘택들은 서로 간의 간격이 최대한 넓도록 배치하는 것이 바람직하다.
도 3은 본 발명의 다른 실시 예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 3을 참조하면, 반도체 장치에 포함된 복수의 필라 구조들(P)은 제1 방향(I) 및 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 배열될 수 있다. 실시예로서, 필라 구조들(P)은 매트릭스 형태로 배열될 수 있다.
필라 구조들(P) 각각은 적어도 3개의 필라 구조, 즉, 한 쌍의 제1 필라 구조(P1), 제2 필라 구조(P2) 및 제3 필라 구조(P3)를 포함할 수 있다. 컷팅 구조(CS)에 의해, 필라 구조(P)가 한 쌍의 제1 필라 구조(P1), 제2 필라 구조(P2) 및 제3 필라 구조(P3)로 분리될 수 있다. 제1 필라 구조(P1), 제2 필라 구조(P2) 및 제3 필라 구조(P3)는 서로 컷팅 구조(CS)를 사이에 두고 대칭된 구조를 가질 수 있다.
컷팅 구조(CS)는 필라 구조들(P)을 수직 방향으로 관통하여 연장될 수 있다. 컷팅 구조(CS)는 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다.
컷팅 구조(CS)는 Y자 형태를 가질 수 있다. 컷팅 구조(CS)의 일부는 복수의 인터커넥션 라인들(IL1, IL2, IL3)의 연장 방향, 예를 들어 제2 방향(Ⅱ)의 사선 방향들로 연장될 수 있다. 컷팅 구조(CS)는 제3 방향으로 연장된 라인 형태의 제1 연장부와 제4 방향으로 연장된 라인 형태의 제2 연장부 및 제2 방향(Ⅱ)으로 연장된 라인 형태의 제3 연장부를 포함할 수 있으며, 제1 내지 제3 연장부는 필라 구조(P)의 중심 영역에서 서로 연결될 수 있다. 제3 방향 및 제4 방향 각각은 복수의 인터커넥션 라인들(IL1, IL2, IL3)의 연장 방향, 예를 들어 제2 방향(Ⅱ)의 사선 방향일 수 있다.
드레인 선택 라인 분리 구조(DSM)는 컷팅 구조(CS)에 비해 얕은 깊이로 게이트 구조물을 관통할 수 있다.
반도체 장치는 제1 필라 구조(P1)와 접하는 제1 콘택(CT1), 제2 필라 구조(P2)와 접하는 제2 콘택(CT2) 및 제3 필라 구조(P3)와 접하는 제3 콘택(CT3)을 포함할 수 있다.
제1 인터커넥션 라인(IL1), 제2 인터커넥션 라인(IL2) 및 제3 인터커넥션 라인(IL3)은 제2 방향(Ⅱ)으로 확장될 수 있다. 제1 인터커넥션 라인(IL1), 제2 인터커넥션 라인(IL2) 및 제3 인터커넥션 라인(IL3)은 컷팅 구조(CS)의 제1 내지 제4 연장부와 사선 방향으로 연장될 수 있다.
실시예로서, 제1 콘택들(CT1) 각각은 인터커넥션 라인들(IL11, IL21, IL31) 각각에 연결될 수 있으며, 제2 콘택들(CT2) 각각은 인터커넥션 라인들(IL12, IL22, IL32) 각각에 연결될 수 있으며, 제3 콘택들(CT3) 각각은 인터커넥션 라인들(IL13, IL23, IL33) 각각에 연결될 수 있다.
제1 콘택(CT1), 제2 콘택(CT2) 및 제3 콘택(CT3)은 복수의 제1 인터커넥션 라인(IL1)들, 복수의 제2 인터커넥션 라인(IL2)들 및 복수의 제3 인터커넥션 라인(IL3)들 각각에 대응되도록 제1 방향(Ⅰ)의 서로 다른 레벨에 배치될 수 있다.
상술한 실시 예에 따른 반도체 장치의 필라 구조(P)는 앞서 도 2b 및 도 2c를 참조하여 설명한 필라 구조(P)와 유사한 구조를 가질 수 있으며, 이에 대한 상세한 설명은 생략하도록 한다.
도 4는 본 발명의 또 다른 실시 예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 4를 참조하면, 반도체 장치에 포함된 복수의 필라 구조들(P)은 제1 방향(I) 및 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 배열될 수 있다. 실시예로서, 필라 구조들(P)은 매트릭스 형태로 배열될 수 있다.
필라 구조들(P) 각각은 적어도 6개의 필라 구조, 즉, 한 쌍의 제1 필라 구조(P1), 제2 필라 구조(P2), 제3 필라 구조(P3), 제4 필라 구조(P4), 제5 필라 구조(P5) 및 제6 필라 구조(P6)를 포함할 수 있다. 컷팅 구조(CS)에 의해, 필라 구조(P)가 한 쌍의 제1 필라 구조(P1), 제2 필라 구조(P2), 제3 필라 구조(P3), 제4 필라 구조(P4), 제5 필라 구조(P5) 및 제6 필라 구조(P6)로 분리될 수 있다. 한 쌍의 제1 필라 구조(P1), 제2 필라 구조(P2), 제3 필라 구조(P3), 제4 필라 구조(P4), 제5 필라 구조(P5) 및 제6 필라 구조(P6)는 서로 컷팅 구조(CS)를 사이에 두고 대칭된 구조를 가질 수 있다.
컷팅 구조(CS)는 필라 구조들(P)을 수직 방향으로 관통하여 연장될 수 있다. 컷팅 구조(CS)는 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다.
컷팅 구조(CS)는 6방향으로 연장되는 연장부를 포함하는 애스터리스크(*) 형태를 가질 수 있다. 컷팅 구조(CS)의 일부는 복수의 인터커넥션 라인들(IL1, IL2, IL3)의 연장 방향, 예를 들어 제2 방향(Ⅱ)의 사선 방향들로 연장되는 연장부를 포함할 수 있다. 컷팅 구조(CS)는 제3 방향으로 연장된 라인 형태의 제1 및 제2 연장부와 제4 방향으로 연장된 라인 형태의 제3 및 제4 연장부 및 제1 방향(Ⅰ)으로 연장된 라인 형태의 제5 및 제6 연장부를 포함할 수 있으며, 제1 내지 제6 연장부는 필라 구조(P)의 중심 영역에서 서로 연결될 수 있다. 제3 방향 및 제4 방향 각각은 복수의 인터커넥션 라인들(IL1, IL2, IL3)의 연장 방향, 예를 들어 제2 방향(Ⅱ)의 사선 방향일 수 있다.
드레인 선택 라인 분리 구조(DSM)는 컷팅 구조(CS)에 비해 얕은 깊이로 게이트 구조물을 관통할 수 있다.
반도체 장치는 제1 필라 구조(P1)와 접하는 제1 콘택(CT1), 제2 필라 구조(P2)와 접하는 제2 콘택(CT2) 및 제3 필라 구조(P3)와 접하는 제3 콘택(CT3), 제4 필라 구조(P4)와 접하는 제4 콘택(CT4), 제5 필라 구조(P5)와 접하는 제5 콘택(CT5) 및 제6 필라 구조(P6)와 접하는 제6 콘택(CT6)을 포함할 수 있다.
제1 인터커넥션 라인(IL1), 제2 인터커넥션 라인(IL2) 및 제3 인터커넥션 라인(IL3)은 제2 방향(Ⅱ)으로 확장될 수 있다. 제1 인터커넥션 라인(IL1), 제2 인터커넥션 라인(IL2) 및 제3 인터커넥션 라인(IL3)은 컷팅 구조(CS)의 제1 연장부 및 제2 연장부와 사선 방향으로 연장될 수 있다.
실시예로서, 제1 콘택들(CT1) 각각은 인터커넥션 라인들(IL11, IL21, IL31) 각각에 연결될 수 있으며, 제2 콘택들(CT2) 각각은 인터커넥션 라인들(IL13, IL23, IL33) 각각에 연결될 수 있으며, 제3 콘택들(CT3) 각각은 인터커넥션 라인들(IL15, IL25, IL35) 각각에 연결될 수 있으며, 제4 콘택들(CT4) 각각은 인터커넥션 라인들(IL16, IL26, IL36) 각각에 연결될 수 있으며, 제5 콘택들(CT5) 각각은 인터커넥션 라인들(IL14, IL24, IL34) 각각에 연결될 수 있으며, 제6 콘택들(CT6) 각각은 인터커넥션 라인들(IL12, IL22, IL32) 각각에 연결될 수 있다.
제1 콘택(CT1), 제2 콘택(CT2), 제3 콘택(CT3), 제4 콘택(CT4), 제5 콘택(CT5) 및 제6 콘택(CT6)은 복수의 제1 인터커넥션 라인(IL1)들, 복수의 제2 인터커넥션 라인(IL2)들 및 복수의 제3 인터커넥션 라인(IL3)들 각각에 대응되도록 제1 방향(Ⅰ)의 서로 다른 레벨에 배치될 수 있다.
상술한 실시 예에 따른 반도체 장치의 필라 구조(P)는 앞서 도 2b 및 도 2c를 참조하여 설명한 필라 구조(P)와 유사한 구조를 가질 수 있으며, 이에 대한 상세한 설명은 생략하도록 한다.
도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a 및 도 9b는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 5a 및 도 5b를 참조하면, 베이스(50) 상에 적층물(ST)을 형성할 수 있다. 베이스(50)는 반도체 기판, 소스 구조 등일 수 있다. 반도체 기판은 불순물이 도핑된 소스 영역을 포함할 수 있다. 소스 구조는 폴리실리콘, 텅스텐, 몰리브덴, 금속 등의 도전 물질을 포함하는 소스막을 포함할 수 있다. 또는, 소스 구조는 후속 공정에서 소스막으로 대체될 희생막을 포함할 수 있다.
제1 물질막들(51) 및 제2 물질막들(52)을 교대로 형성하여, 적층물(ST)을 형성할 수 있다. 제1 물질막들(51)은 제2 물질막들(52)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 일 예로, 제1 물질막들(51)이 질화물 등의 희생 물질을 포함할 수 있고 제2 물질막들(52)이 산화물 등의 절연 물질을 포함할 수 있다. 다른 예로, 제1 물질막들(51)이 폴리실리콘, 텅스텐, 몰리브덴 등의 도전 물질을 포함할 수 있고, 제2 물질막들(52)이 산화물 등의 절연 물질을 포함할 수 있다.
이어서, 적층물(ST)을 관통하는 필라 구조들(P)을 형성할 수 있다. 필라 구조들(P)은 제1 방향(I) 및 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 배열될 수 있다. 제1 방향(I)으로 이웃한 필라 구조들(P)은 중심이 일치하도록 배열될 수 있다. 제2 방향(Ⅱ)으로 배열된 필라 구조들(P)은 중심이 어긋나도록 배열될 수 있다.
제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면에서, 필라 구조(P)는 원형, 타원형, 다각형 등의 형태를 가질 수 있다.
필라 구조들(P)은 채널막(53)을 포함할 수 있다. 실시예로서, 적층물(ST)을 관통하는 개구부를 형성한 후, 개구부 내에 채널막(53)을 형성할 수 있다. 채널막(53)을 형성하기 전에 메모리막을 형성할 수 있다. 이어서, 절연 코어(54)를 형성한 후, 도전성 패드(55)를 형성할 수 있다. 참고로, 필라 구조들(P)이 채널막(53) 대신에 전극막을 포함할 수 있다. 절연 코어(54)를 생략하거나 도전성 패드(55)를 생략하는 것도 가능하다.
도 6a 및 도 6b를 참조하면, 컷팅 구조들(56; CS)을 형성할 수 있다. 컷팅 구조들(56; CS) 각각은 하나의 필라 구조(P)를 관통하며 수직 방향으로 연장될 수 있다. 컷팅 구조들(56; CS)에 의해 필라 구조들(P) 각각이 제1 필라 구조(P1), 제2 필라 구조(P2), 제3 필라 구조(P3) 및 제4 필라 구조(P4)로 분리될 수 있다. 즉, 하나의 필라 구조(P)가 하나의 컷팅 구조(56; CS)에 의해 4개의 필라 구조(P1 내지 P4)로 분리될 수 있다.
제1 필라 구조(P1)는 제1 채널 구조일 수 있고 제2 필라 구조(P2)는 제2 채널 구조일 수 있다. 제3 필라 구조(P3)는 제3 채널 구조일 수 있고 제4 필라 구조(P4)는 제4 채널 구조일 수 있다. 제1 필라 구조(P1), 제2 필라 구조(P2), 제3 필라 구조(P3) 및 제4 필라 구조(P4) 각각은 채널막, 절연 코어, 도전성 패드를 포함할 수 있다. 예를 들어, 제1 필라 구조(P1)는 제1 채널막(53A), 제1 절연 코어(54A) 및 제1 도전성 패드(55A)를 포함할 수 있다. 예를 들어, 제3 필라 구조(P3)는 제3 채널막(53C), 제3 절연 코어(54C) 및 제3 도전성 패드(55C)를 포함할 수 있다. 또는, 제1 필라 구조(P1)는 제1 전극 구조일 수 있고, 제2 필라 구조(P2)는 제2 전극 구조일 수 있고, 제3 필라 구조(P3)는 제3 전극 구조일 수 있고, 제4 필라 구조(P4)는 제4 전극 구조일 수 있다.
실시예로서, 컷팅 구조들(56; CS) 각각은 필라 구조들(P)을 관통하여 베이스(50)까지 확장될 수 있다. 컷팅 구조들(56; CS) 각각은 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다. 컷팅 구조들(56; CS) 각각은 십자(+) 형태를 가질 수 있다. 컷팅 구조들(56; CS) 각각은 후속 형성되는 복수의 인터커넥션 라인들의 연장 방향인 제2 방향(Ⅱ)의 사선 방향들로 연장되는 연장부들을 포함할 수 있다. 예를 들어, 컷팅 구조(CS)는 제3 방향으로 연장된 라인 형태의 제1 연장부와 제4 방향으로 연장된 라인 형태의 제2 연장부를 포함할 수 있으며, 제1 연장부와 제2 연장부는 서로 엇갈릴수 있다. 제3 방향 및 제4 방향 각각은 복수의 인터커넥션 라인들의 연장 방향인 제2 방향(Ⅱ)의 사선 방향일 수 있다. 컷팅 구조(56; CS)에 의해 제1 필라 구조(P1)는 제2 필라 구조(P2) 및 제3 필라 구조(P3)와 사선 방향으로 대칭 구조를 가질 수 있다. 컷팅 구조(56; CS)에 의해 제1 필라 구조(P1)는 제3 필라 구조(P3)와 제1 방향(I)으로 대칭 구조를 가질 수 있다.
실시 예로써, 식각 공정을 수행하여 필라 구조들(P)을 관통하는 십자 형태의 홀을 형성하고, 형성된 홀을 절연물질로 채워 컷팅 구조(56; CS)를 형성할 수 있다.
도 7a 및 도 7b를 참조하면, 적층물(도 6b의 ST)을 관통하는 슬릿(미도시)을 형성할 수 있다. 슬릿(미도시)은 제1 방향(Ⅰ) 또는 제2 방향(Ⅱ)으로 확장되는 라인 형태로 형성될 수 있다. 슬릿(미도시)에 의해 적층물(ST)의 측벽이 노출될 수 있다. 이어서, 슬릿(미도시)을 통해 제1 물질막들(도 6B의 51)을 제3 물질막들(57)로 대체할 수 있다. 일 예로, 제1 물질막들(51)이 희생막이고 제2 물질막들(52)이 절연막인 경우, 제1 물질막들(51)을 도전막들로 대체할 수 있다. 제1 물질막들(51)을 선택적으로 식각한 후, 제1 물질막들(51)이 식각된 영역에 제3 물질막들(57)을 형성할 수 있다. 제3 물질막들(57)을 형성하기 전에 메모리막을 형성하는 것도 가능하다. 다른 예로, 제1 물질막들(51)이 도전막이고 제2 물질막들(52)이 절연막인 경우, 제1 물질막들(51)을 실리사이드화할 수 있다. 이를 통해, 제3 물질막들(57) 및 제2 물질막들(52)이 교대로 적층된 게이트 구조물(GST)을 형성할 수 있다.
이어서, 게이트 구조물(GST)을 관통하는 드레인 선택 라인 분리 구조(59; DSM)를 형성할 수 있다. 드레인 선택 라인 분리 구조(59; DSM)는 컷팅 구조(56; CS)에 비해 얕은 깊이로 게이트 구조물(GST)을 관통할 수 있다. 드레인 선택 라인 분리 구조(59; DSM)는 제1 방향(Ⅰ)으로 확장될 수 있다. 제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면에서, 드레인 선택 라인 분리 구조(59; DSM)는 직선 형태를 갖거나, 지그재그 형태, 웨이브 형태 등을 가질 수 있다.
드레인 선택 라인 분리 구조(59; DSM)는 필라 구조들(P)의 사이에 형성될 수 있다.
실시 예로써, 드레인 선택 라인 분리 구조(59; DSM)는 게이트 구조물(GST)에 포함된 제3 물질막들(57) 중 적어도 하나의 제3 물질막을 관통하는 트렌치를 형성하고, 트렌치를 절연물질로 채워 형성할 수 있다.
도 8a 및 도 8b를 참조하면, 게이트 구조물(GST) 상에 층간 절연막(61)을 형성한다. 이 후, 층간 절연막(61)을 관통하여 제1 필라 구조(P1), 제2 필라 구조(P2), 제3 필라 구조(P3) 및 제4 필라 구조(P4) 각각에 대응하는 제1 콘택(CT1), 제2 콘택(CT2), 제3 콘택(CT3), 및 제4 콘택(CT4)을 형성한다. 예를 들어, 제1 콘택(CT1)은 제1 필라 구조(P1)의 제1 도전성 패드(55A)와 직접적으로 연결되고, 제2 콘택(CT2)은 제2 필라 구조(P2)의 제2 도전성 패드(도 7b의 55B)와 직접적으로 연결되고, 제3 콘택(CT3)은 제3 필라 구조(P3)의 제3 도전성 패드(55C)와 직접적으로 연결되고, 제4 콘택(CT4)은 제4 필라 구조(P1)의 제4 도전성 패드(도 7b의 55D)와 직접적으로 연결될 수 있다.
실시 예로써, 층간 절연막(61)을 식각하여 제1 필라 구조(P1), 제2 필라 구조(P2), 제3 필라 구조(P3) 및 제4 필라 구조(P4) 각각의 상부면이 노출되는 콘택홀들을 형성하고, 콘택홀들을 도전물질로 채워 제1 콘택(CT1), 제2 콘택(CT2), 제3 콘택(CT3), 및 제4 콘택(CT4)을 형성할 수 있다.
도 9a 및 도 9b를 참조하면, 층간 절연막(61) 상부에 복수의 인터커넥션 라인들(67, 75, 80)을 형성한다.
제1 인터커넥션 라인(67), 제2 인터커넥션 라인(75) 및 제3 인터커넥션 라인(80)은 제2 방향(Ⅱ)으로 확장될 수 있다. 제1 인터커넥션 라인(67), 제2 인터커넥션 라인(75) 및 제3 인터커넥션 라인(80)은 컷팅 구조(CS)의 연장부들의 연장 방향과 사선 방향으로 연장될 수 있다.
실시예로서, 제1 콘택들(CT1) 각각은 인터커넥션 라인들(63, 71, 76) 각각에 연결될 수 있으며, 제2 콘택들(CT2) 각각은 인터커넥션 라인들(64, 72, 77) 각각에 연결될 수 있으며, 제3 콘택들(CT3) 각각은 인터커넥션 라인들(66, 74, 79) 각각에 연결될 수 있으며, 제4 콘택들(CT4) 각각은 인터커넥션 라인들(65, 73, 78) 각각에 연결될 수 있다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 컷팅 구조(CS)를 이용하여 하나의 필라 구조(P)를 복수의 필라 구조들(P1 내지 P4)로 분할하되, 컷팅 구조(CS)의 연장부가 인터커넥션 라인들의 연장 방향과 사선 방향으로 연장되도록 형성한다. 이에 따라, 복수의 필라 구조들(P1 내지 P4)은 사선 방향으로 이웃 하도록 배치될 수 있다. 예를 들어 제1 필라 구조(P1)와 제2 필라 구조(P2)는 사선 방향으로 이웃하게 배치된다. 이는 제1 필라 구조(P1)와 제2 필라 구조(P2)가 제2 방향(Ⅱ)으로 대칭되도록 배치되는 것에 비해 제1 방향(Ⅰ)의 폭이 증가된다. 따라서, 제1 필라 구조(P1)와 제2 필라 구조(P2)에 대응되는 인터커넥션 라인(예를 들어 63, 64)의 배치 공정 시 공정 마진을 용이하게 확보할 수 있다.
상술한 본원 발명의 일 실시 예에서는 도 6a 및 도 6b에 도시된 컷팅 구조(CS)를 형성하는 단계를 수행한 후 도 7a 및 도 7b에 도시된 드레인 선택 라인 분리 구조(DSM)를 형성하는 단계를 수행하는 것으로 설명하였으나, 이에 한정되지 않는다. 다른 실시 예로써, 도 7a 및 도 7b에 도시된 드레인 선택 라인 분리 구조(DSM)를 형성하는 단계를 수행한 후 도 6a 및 도 6b에 도시된 컷팅 구조(CS)를 형성하는 단계를 수행할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(memory system; 1000)은, 데이터가 저장되는 메모리 장치(memory device; 1200) 및 메모리 장치(1200)와 호스트(Host; 2000) 사이에서 통신하는 컨트롤러(controller; 1100)를 포함할 수 있다.
호스트(2000)는 메모리 시스템(1000)에 데이터를 저장하거나 메모리 시스템(1000)으로부터 데이터를 회수(retrieve)하는 장치 또는 시스템일 수 있다. 호스트(2000)는 다양한 동작을 위한 요청들을 생성하고, 생성된 요청들을 메모리 시스템(1000)에게 출력할 수 있다. 요청들은 프로그램 동작(program operation)을 위한 프로그램 요청(program request), 리드 동작(read operation)을 위한 리드 요청(read request), 소거 동작(erase operation)을 위한 소거 요청(erase request) 등을 포함할 수 있다. 호스트(2000)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
호스트(2000)는 컴퓨터(computer), 휴대용 디지털 장치(portable digital device), 태블릿(tablet), 디지털 카메라(digital camera), 디지털 오디오 플레이어(digital audio player), 텔레비전(television), 무선 통신 장치(wireless communication device) 또는 이동 전화기(cellular phone) 중 적어도 하나를 포함할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
컨트롤러(1100)는 메모리 시스템(1000)의 동작을 전반적으로 제어할 수 있다. 컨트롤러(1100)는 호스트(2000)의 요청에 따라 메모리 장치(1200)를 제어할 수 있다. 컨트롤러(1100)는 호스트(2000)의 요청에 따라 프로그램(program) 동작, 리드(read) 동작 및 소거(erase) 동작 등이 수행될 수 있도록 메모리 장치(1200)를 제어할 수 있다. 또는, 컨트롤러(1100)는 호스트(2000)의 요청이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드(background) 동작 등을 수행할 수 있다.
컨트롤러(1100)는 메모리 장치(1200)의 동작을 제어하기 위하여 제어 신호 및 데이터 신호를 메모리 장치(1200)로 전송할 수 있다. 제어 신호 및 데이터 신호는 서로 다른 입출력 라인들을 통하여 메모리 장치(1200)로 전송될 수 있다. 데이터 신호는, 커맨드, 어드레스 또는 데이터를 포함할 수 있다. 제어 신호는 데이터 신호가 입력되는 구간을 구분하는 데 이용될 수 있다.
메모리 장치(1200)는 컨트롤러(1100)의 제어에 따라 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 메모리 장치(1200)는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 구현될 수 있다. 메모리 장치(1200)는 앞서 도 2a 내지 도 2c, 도 3, 또는 도 4를 참조하여 설명한 구조를 갖는 반도체 장치일 수 있다. 메모리 장치(1200)는 앞서 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a 및 도 9b를 참조하여 설명한 제조 방법에 의해 제조된 반도체 장치일 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(memory system; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)를 포함할 수 있다.
컨트롤러(2100)는, 프로세서(processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 컨트롤러(2100)의 제어에 따라 디스플레이(display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(radio transceiver; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(memory system; 40000)은 PC(personal computer), 태블릿(tablet), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작을 제어할 수 있는 컨트롤러(2100)를 포함할 수 있다.
프로세서(processor; 4100)는, 입력 장치(input device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(2200)에 저장된 데이터를 디스플레이(display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는, 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는, 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 컨트롤러(2100)의 동작을 제어할 수 있다. 실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와는 별도의 칩으로 구현될 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(50000)은, 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿으로 구현될 수 있다.
메모리 시스템(50000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 컨트롤러(2100)를 포함한다.
메모리 시스템(50000)의 이미지 센서(image sensor; 5200)는, 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(processor; 5100) 또는 컨트롤러(2100)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(display; 5300)를 통하여 출력되거나 컨트롤러(2100)를 통하여 메모리 장치(2200)에 저장될 수 있다. 또한, 메모리 장치(2200)에 저장된 데이터는, 프로세서(5100) 또는 컨트롤러(2100)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와는 별개의 칩으로 구현될 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(memory system; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 컨트롤러(2100) 및 카드 인터페이스(card interface; 7100)를 포함할 수 있다.
컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
10: 베이스 11: 도전막
12: 절연막 CS: 컷팅 구조
DSM : 드레인 선택 라인 분리 구조
16: 층간 절연막
CT1, CT2, CT3, CT4: 제1 내지 제4 콘택
IL1, IL2, IL3: 인터커넥션 라인

Claims (20)

  1. 교대로 적층된 도전막들 및 절연막들을 포함하는 게이트 구조물;
    상기 게이트 구조물을 관통하고, 제1 방향으로 배열된 복수의 채널 구조들;
    상기 복수의 채널 구조들 각각을 관통하여 상기 복수의 채널 구조들 각각을 복수의 분할 채널 구조로 분리하는 복수의 컷팅 구조들; 및
    상기 제1 방향으로 연장된 복수의 인터커넥션 라인들을 포함하며,
    상기 복수의 컷팅 구조들 각각은 상기 제1 방향과 사선 방향으로 연장되는 연장부들을 포함하는 십자 형태를 가지는 반도체 장치.
  2. 제 1 항에 있어서,
    수직 방향으로 연장되는 상기 복수의 컷팅 구조들 각각은 상기 복수의 채널 구조들 각각을 관통하며, 상기 사선 방향으로 연장되는 연장부들에 의해 상기 복수의 채널 구조들 각각을 제1 분할 채널 구조, 제2 분할 채널 구조, 제3 분할 채널 구조, 및 제4 분할 채널 구조로 분리하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제1 분할 채널 구조는 상기 사선 방향으로 인접한 상기 제2 분할 채널 구조와 상기 컷팅 구조를 기준으로 대칭을 이루며,
    상기 제4 분할 채널 구조는 상기 사선 방향으로 인접한 상기 제3 분할 채널 구조와 상기 컷팅 구조를 기준으로 대칭을 이루는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 복수의 분할 채널 구조들 각각의 상부면과 연결된 복수의 콘택들을 더 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 복수의 콘택들은 상기 복수의 분할 채널 구조들과 상기 복수의 인터커넥션 라인들을 서로 전기적으로 연결하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 복수의 콘택들은 상기 제1 방향의 수직 방향인 제2 방향의 서로 다른 레벨에 배치되는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 교대로 적층된 도전막들 중 최상단부에 배치된 적어도 하나의 도전막을 관통하여 상기 제2 방향으로 연장된 드레인 선택 라인 분리 구조를 더 포함하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 채널 구조들 각각은 상기 컷팅 구조에 의해 상호 분리된 복수의 채널막을 포함하는 반도체 장치.
  9. 교대로 적층된 도전막들 및 절연막들을 포함하는 게이트 구조물;
    상기 게이트 구조물을 관통하고, 제1 방향으로 배열된 복수의 채널 구조들; 및
    상기 복수의 채널 구조들 상부에 배치되며, 상기 제1 방향으로 연장된 복수의 인터커넥션 라인들을 포함하며,
    상기 복수의 채널 구조들 각각은 복수의 분할 채널 구조 및 상기 복수의 분할 채널 구조들을 물리적으로 서로 분리하는 컷팅 구조를 포함하고,
    상기 컷팅 구조는 상기 제1 방향과 사선 방향으로 연장되는 연장부들을 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 컷팅 구조는 Y자 형태를 가지는 반도체 장치.
  11. 제 10 항에 있어서,
    수직 방향으로 연장되는 상기 컷팅 구조는 상기 사선 방향으로 연장되는 연장부들에 의해 제1 분할 채널 구조, 제2 분할 채널 구조, 및 제3 분할 채널 구조를 서로 물리적으로 이격시켜 분리하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제1 분할 채널 구조는 상기 사선 방향으로 인접한 상기 제2 분할 채널 구조와 상기 컷팅 구조를 기준으로 대칭을 이루는 반도체 장치.
  13. 제 9 항에 있어서,
    상기 컷팅 구조는 애스터리스크(*) 형태를 가지는 반도체 장치.
  14. 제 13 항에 있어서,
    수직 방향으로 연장되는 상기 컷팅 구조는 상기 사선 방향으로 연장되는 연장부들에 의해 6개의 분할 채널 구조를 서로 물리적으로 이격시켜 분리하는 반도체 장치.
  15. 적층물을 형성하는 단계;
    상기 적층물을 관통하고, 제1 방향으로 배열된 채널 구조들을 형성하는 단계; 및
    상기 채널 구조들 각각을 수직 방향으로 관통하고, 상기 채널 구조들 각각을 복수의 분할 채널 구조들로 분리하며, 상기 제1 방향의 사선 방향으로 연장되는 연장부를 포함하는 복수의 컷팅 구조를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 적층물을 형성하는 단계는 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 적층하는 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 컷팅 구조를 형성한 후, 상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들의 측벽이 노출되도록 식각 공정을 수행하는 단계;
    상기 복수의 제2 물질막들을 선택적으로 제거한 후 상기 복수의 제2 물질막들이 제거된 공간에 복수의 제3 물질막들을 채우는 단계를 더 포함하는 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 복수의 제3 물질막들 중 최상단부에 배치된 적어도 하나의 제3 물질막을 관통하여 상기 제1 방향과 수직 방향인 제2 방향으로 연장되는 드레인 선택 라인 분리 구조를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  19. 제 15 항에 있어서,
    상기 컷팅 구조를 형성한 후,
    상기 복수의 분할 채널 구조들 각각의 상단부와 직접적으로 연결되는 복수의 콘택들을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 복수의 콘택들을 형성하는 단계 이 후,
    상기 제1 방향으로 연장되며, 상기 복수의 콘택들과 연결된 복수의 인터커넥션 라인들을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.

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