CN114256261A - 半导体装置以及该半导体装置的制造方法 - Google Patents

半导体装置以及该半导体装置的制造方法 Download PDF

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Abstract

本公开提供半导体装置以及该半导体装置的制造方法。一种半导体装置包括：层叠结构，所述层叠结构具有相互交替地层叠的第一导电层和绝缘层；第二导电层，所述第二导电层位于所述层叠结构上；第一开口，所述第一开口穿过所述第二导电层和所述层叠结构并具有第一宽度；第二导电图案，所述第二导电图案形成在所述第一开口中并位于所述层叠结构上，以与所述第二导电层电联接；数据储存图案，所述数据储存图案形成在所述第一开口中并位于所述第二导电图案下方；以及沟道层，所述沟道层形成在所述数据储存图案和所述第二导电图案中。

Description

半导体装置以及该半导体装置的制造方法
技术领域
本发明的各个实施方式总体上涉及一种电子装置，更具体地涉及一种半导体装置以及该半导体装置的制造方法。
背景技术
近来，存储单元在基板上以单层形成的二维存储装置的集成密度的增加受到限制。因此，已经提出了在基板上沿竖直方向层叠存储单元的三维存储装置。此外，为了提高三维存储装置的操作可靠性，还开发了各种结构和制造方法。
发明内容
根据一个实施方式，一种半导体装置可以包括：层叠结构，所述层叠结构具有相互交替地层叠的第一导电层和绝缘层；第二导电层，所述第二导电层位于所述层叠结构上；第一开口，所述第一开口穿过所述第二导电层和所述层叠结构并具有第一宽度；第二导电图案，所述第二导电图案形成在所述第一开口中并位于所述层叠结构上，以与所述第二导电层电联接；数据储存图案，所述数据储存图案形成在所述第一开口中并位于所述第二导电图案下方；以及沟道层，所述沟道层形成在所述数据储存图案和所述第二导电图案中。
根据一个实施方式，一种半导体装置可以包括：层叠结构，所述层叠结构包括相互交替地层叠的字线和绝缘层，其中所述字线包括具有第一宽度的第一开口；选择线，所述选择线位于所述层叠结构上并包括具有第二宽度的第二开口，所述第二宽度小于所述第一宽度；隔离绝缘图案，所述隔离绝缘图案位于所述层叠结构上，并使所述选择线相互绝缘；数据储存图案，所述数据储存图案形成在所述第一开口中并位于所述选择线下方；以及沟道层，所述沟道层形成在所述数据储存图案中并延伸至所述第二开口。
根据一个实施方式，一种制造半导体装置的方法可以包括：形成层叠结构，所述层叠结构包括相互交替地层叠的第一材料层和第二材料层；在所述层叠结构上形成导电层；在所述导电层上形成牺牲层；形成穿过所述牺牲层、所述导电层和所述层叠结构的第一开口；在所述第一开口中形成数据储存层；在所述数据储存层中形成沟道结构；去除所述牺牲层，使所述沟道结构在所述导电层上方突出；通过蚀刻所述数据储存层，在所述沟道结构和所述导电层之间形成第二开口；在所述第二开口中形成导电图案；以及穿过所述导电图案形成隔离绝缘图案。
附图说明
图1A至图1E是示出根据本公开的一个实施方式的半导体装置的结构的图；
图2A至图2F、图3A至图3C、图4A至4D、图5A至图5C、图6A至6C、图7A至图7D以及图8A至图8D是示出根据本公开的一个实施方式的半导体装置的制造方法的图；
图9是示出根据本公开的一个实施方式的存储系统的框图；
图10是示出根据本公开的一个实施方式的存储系统的框图；
图11是示出根据本公开的一个实施例的存储系统的框图；
图12是示出根据本公开的一个实施方式的存储系统的框图；以及
图13是示出根据本公开的一个实施方式的存储系统的框图。
具体实施方式
根据本说明书所公开的概念的实施方式的实施例的具体结构或功能的描述仅是为了描述根据概念的实施方式的实施例，并且根据概念的实施方式的实施例可以以各种形式实施，但描述不限于本说明书所述的实施方式的实施例。
各种实施方式针对具有稳定结构和改进特性的半导体装置以及该半导体装置的制造方法。
图1A至1E是示出根据本公开的一个实施方式的半导体装置的结构的图。图1A是图1D和图1E的A-A'剖面图，图1D是图1A的第一层LV1的平面图，并且图1E是图1A的第二层LV2的平面图。图1B是图1A的部分B的放大图，并且图1C是图1A的部分C的放大图。
参照图1A至图1C，半导体装置可以包括层叠结构ST、导电结构21、数据储存图案14和沟道层16。该半导体装置还可以包括阻挡图案13、隧道绝缘层15、绝缘芯17、沟道焊盘18、绝缘保护层19、隔离绝缘图案22、层间绝缘层23、狭缝结构SLS或其组合。
层叠结构ST可以包括相互层叠的第一导电层11和绝缘层12。第一导电层11可以是存储单元的栅电极，或者可以是字线。第一导电层11可以包括诸如多晶硅、钨、钼或金属之类的导电材料。绝缘层12可以使层叠的第一导电层11彼此绝缘。绝缘层12可以包括诸如氧化物、氮化物或气隙之类的绝缘材料。
导电结构21可以层叠在层叠结构ST上。导电结构21可以是选择晶体管的栅电极，或者可以是选择线。根据一个实施方式，导电结构21可以包括漏极选择线。
导电结构21可以包括第二导电层21A和第二导电图案21B。第二导电层21A可以位于层叠结构ST的上方。各个第二导电层21A可以共同围绕多个沟道层16的侧壁。第二导电图案21B中的每一者均可以围绕沟道层16中的每一者的侧壁。第二导电图案21B可以插设在沟道层16与第二导电层21A之间。根据一个实施方式，多个第二导电图案21B可以电连接至一个第二导电层21A。第二导电层21A和第二导电图案21B可以形成为单个层。另选地，第二导电层21A与第二导电图案21B之间可以存在界面。
第二导电图案21B可以具有不平整的上表面。参照图1C，第二导电图案21B可以包括突出部分和凹进部分中的任一者或两者。第二导电图案21B的上表面可以包括与隧道绝缘层15相邻的第一部分P1以及与第二导电层21A相邻的第二部分P2。第二部分P2可以相对于第一部分P1具有不同的高度。根据一个实施方式，第一部分P1的高度可以比第二部分P2高。根据一个实施方式，第一部分P1的高度可以高于第二导电层21A的上表面。第二部分P2可以具有与第二导电层21A的上表面基本相同的高度，或者可以具有比第二导电层21A的上表面低的高度。
第二导电层21A可以包括诸如多晶硅、钨、钼或金属之类的导电材料。第二导电图案21B可以具有与第二导电层21A相同或不同的材料。第二导电图案21B的比电阻可以等于或小于第二导电层21A的比电阻。第二导电图案21B可以包括多晶硅、金属、金属氮化物、金属硅化物等。根据一个实施方式，第二导电图案21B可以包括钨、氮化钨、硅化钨、钼、氮化钼、硅化钼、钛、氮化钛、硅化钛或其组合。
沟道层16可以在第三方向III上穿过层叠结构ST和导电结构21。第三方向III可以指第一导电层11和绝缘层12的层叠方向。沟道层16可以在导电结构21的上表面上方突出。沟道焊盘18可以布置在导电结构21上并在导电结构21的上表面上方突出。
沟道焊盘18中的每一者均可以与沟道层16中的每一者联接。参照图1C，沟道层16可以突出到沟道焊盘18中。由于沟道焊盘18与沟道层16的上表面和侧壁接触，因此可以增加接触面积。沟道焊盘18可以形成在绝缘芯17、沟道层16和隧道绝缘层15上。
沟道层16中的每一者均可以具有填满的中央区域或开放的中央区域。沟道层16中的每一者的开放的中央区域可以填充有绝缘芯17。绝缘芯17可以包括诸如氧化物、氮化物或气隙之类的绝缘材料。沟道层16、形成在沟道层16中的绝缘芯17以及与沟道层16联接的沟道焊盘18可以形成单沟道结构CH。
隧道绝缘层15、数据储存图案14和阻挡图案13可以插设在沟道层16与阻挡图案13之间。数据储存图案14可以包括浮置栅极、电荷捕获材料、多晶硅、氮化物、可变电阻材料、相变材料、纳米结构等。
隧道绝缘层15、数据储存图案14和阻挡图案13可以围绕沟道层16。数据储存图案14和阻挡图案13可以位于导电结构21的下方。根据一个实施方式，数据储存图案14和阻挡图案13可以位于第二导电图案21B的下方。在剖面图中，每个第二导电图案21B在第一方向I上的厚度均可以与数据储存图案14在第一方向I上的厚度和阻挡图案13在第一方向I上的厚度之和基本相同。第一方向I可以与第三方向III相交。
数据储存图案14的上表面和阻挡图案13的上表面可以位于彼此基本相同或不同的高度。数据储存图案14的上表面和阻挡图案13的上表面可以位于比最上第一导电层11的上表面更高的高度。数据储存图案14的上表面和阻挡图案13的上表面可以位于导电结构21的上表面与导电结构21的下表面之间，或者位于导电结构21的下表面与最上第一导电层11的上表面之间。可以通过确保数据储存图案14的上表面与最上第一导电层11之间的距离来确保第二导电图案21B与最上第一导电层11之间的距离。另选地，可以通过确保阻挡图案13的上表面与最上第一导电层11之间的距离来确保第二导电图案21B与最上第一导电层11之间的距离。因此，可以确保击穿电压。
隧道绝缘层15可以在沟道层16和第二导电图案21B之间延伸。根据一个实施方式，隧道绝缘层15中的每一者均可以插设在沟道层16与数据储存图案14之间以及沟道层16与第二导电图案21B之间。隧道绝缘层15可以在导电结构21的上表面上方突出。
绝缘保护层19可以围绕沟道焊盘18。绝缘保护层19可以围绕沟道焊盘18和隧道绝缘层15，并且可以沿导电结构21的上表面延伸。绝缘保护层19可以插设在沟道焊盘18与层间绝缘层23之间、隧道绝缘层15与层间绝缘层23之间以及导电结构21与层间绝缘层23之间。绝缘保护层19可以包括诸如氧化物或氮化物之类的绝缘材料。
绝缘层IL可以位于导电结构21上。绝缘层IL可以包括隔离绝缘图案22和层间绝缘层23。绝缘层IL可以具有单层或多层结构。
隔离绝缘图案22可以层叠在层叠结构ST上。隔离绝缘图案22可以在第三方向III上穿过导电结构21并延伸至层间绝缘层23。隔离绝缘图案22可以插设在第二导电层21A之间，并使第二导电层相互绝缘。隔离绝缘图案22可以在其两侧接触第二导电层21A。第二导电图案21B中的至少一者可以接触隔离绝缘图案22。隔离绝缘图案22可以包括诸如氧化物、氮化物或气隙之类的绝缘材料。层间绝缘层23可以位于导电结构21上。层间绝缘层23可以包括诸如氧化物或氮化物之类的绝缘材料。
根据一个实施方式，层间绝缘层23和隔离绝缘图案22可以联接成单个层。参照图1A，绝缘层IL的穿过导电结构21的部分可以是隔离绝缘图案22，并且绝缘层IL的形成在导电结构21上方的部分可以是层间绝缘层23。
根据一个实施方式，绝缘层IL可以具有多层结构。参照图1B，绝缘层IL可以包括隔离绝缘图案22'和层间绝缘层23'。隔离绝缘图案22'与层间绝缘层23'之间可以限定有界面。隔离绝缘图案22'和层间绝缘层23'可以包括不同的材料。隔离绝缘图案22'可以包括诸如氧化物和氮化物之类的绝缘材料。层间绝缘层23'可以包括非晶碳层。隔离绝缘图案22'可以穿过导电结构21以在沟道焊盘18之间延伸。隔离绝缘图案22'可以穿过层间绝缘层23'。
狭缝结构SLS可以穿过层间绝缘层23、导电结构21和层叠结构ST。狭缝结构SLS可以位于在第一方向I上彼此相邻的沟道层16之间。狭缝结构SLS可以在第二导电层21A之间和沟道焊盘18之间延伸。狭缝结构SLS可以穿过层间绝缘层23。
狭缝结构SLS可以包括源极接触结构24和绝缘间隔件25，并且还可以包括阻挡层26。源极接触结构24可以包括诸如多晶硅、钨、钼或金属之类的导电材料。源极接触结构24可以具有单层结构或多层结构。根据一个实施方式，源极接触结构24可以包括多晶硅单层。根据一个实施方式，源极接触结构24可以包括第一接触结构24A以及比电阻比第一接触结构24A低的第二接触结构24B。第一接触结构24A可以包括多晶硅，并且第二接触结构24B可以包括金属。第二接触结构24B可以与第一导电层11的最上第一导电层11分离。第二接触结构24B的下表面可以位于比最上第一导电层11的上表面更高的高度。
阻挡层26可以围绕源极接触结构24。阻挡层26可以插设在源极接触结构24与绝缘间隔件25之间。阻挡层26可以插设在第一接触结构24A与第二接触结构24B之间。阻挡层26可以包括氮化钨、氮化钼、氮化钨、氮化钽等。
绝缘间隔件25可以插设在源极接触结构24与第一导电层11之间以及源极接触结构24与导电结构21之间。绝缘间隔件25可以围绕源极接触结构24的侧壁，并且可以包括诸如氧化物、氮化物或气隙之类的绝缘材料。
根据上述结构，存储单元可以位于沟道结构CH与第一导电层11之间的交点处。选择晶体管可以位于沟道结构CH和导电结构21之间的交点处。存储单元可以沿第三方向III定位，并且至少一个选择晶体管可以层叠在存储单元上。上下彼此层叠的存储单元和至少一个选择晶体管可以共用沟道层16和隧道绝缘层15。虽然选择晶体管具有与存储单元类似的结构，但选择晶体管可以包括第二导电图案21B而不是包括数据储存图案14和阻挡图案13。
参照图1A和图1D，第一导电层11中的每一者均可以包括第一开口OP1。第一开口OP1可以沿第一方向I以及与第一方向I相交的第二方向II布置。第一开口OP1中的每一者均可以具有圆形截面、椭圆形截面、多边形截面等。沟道层16、隧道绝缘层15和数据储存图案14可以位于每个第一开口OP1中。此外，阻挡图案13和绝缘芯17可以位于每个第一开口OP1中。
参照图1A和图1E，导电结构21可以包括第二开口OP2。第二开口OP2可以沿第一方向I和第二方向II布置。第二开口OP2可以位于与第一开口OP1对应的位置。第二开口OP2中的每一者均可以具有圆形截面、椭圆形截面、多边形截面等。沟道层16和隧道绝缘层15可以位于每个第二开口OP2中。换句话说，数据储存图案14和阻挡图案13可以不位于第二开口OP2中。
在平面图中，第二开口OP2可以具有比第一开口OP1小的宽度。根据一个实施方式，第一开口OP1中的每一者均可以在第一方向I上具有第一宽度W1，并且第二开口OP2中的每一者均可以在第一方向I上具有第二宽度W2。第二宽度W2可以小于第一宽度W1。
在平面图中，第二开口OP2之间的距离可以大于第一开口OP1之间的距离。根据一个实施方式，第一开口OP1可以在第一方向I上以第一距离D1相互间隔开，并且第二开口OP2可以在第一方向I上以第二距离D2相互间隔开。第二距离D2可以大于第一距离D1。
隔离绝缘图案22可以在第二开口OP2之间穿过导电结构21。两侧的第二导电层21A可以借助隔离绝缘图案22相互绝缘。隔离绝缘图案22可以沿第二方向II延伸。隔离绝缘图案22可以接触其两侧的第二导电图案21B。隧道绝缘层15和第二导电图案21B可以插设在隔离绝缘图案22与沟道层16之间。
根据上述结构，由于第二开口OP2的宽度比第一开口OP1的宽度小，因此可以选择性地增加第二开口OP2之间的距离。在没有形成隔离绝缘图案22的第一层LV1中，第一开口OP1之间可以维持第一距离D1。在形成有隔离绝缘图案22的第二层LV2中，第二开口OP2之间可以充分地维持第二距离D2。因此，在第二层LV2中，能够确保在沟道结构CH之间形成隔离绝缘图案22的空间。
此外，沟道层16的邻近隔离绝缘图案22定位的侧壁可以完全被第二导电图案21B围绕。因此，邻近隔离绝缘图案22定位的沟道层16可以作为真正的沟道层，而不是虚拟沟道层。此外，由于选择晶体管具有全环绕栅极(GAA)结构，因此它们可以具有均匀的特性。
图2A至图2F、图3A至图3C、图4A至图4D、图5A至图5C、图6A至图6C、图7A至图7D以及图8A至图8D是示出根据本公开的一个实施方式的半导体装置的制造方法的图。图2A、3A、4A、5A、6A、7A、8A和图2B、3B、4B、5B、6B、7B、8B是平面图，并且图2C、3C、4C、5C、6C、7C、8C以及图2D、4D、7D、8D是剖面图。下文中，将省略已经在上面提到的部件的任何重复性详细描述。
参照图2A至图2F，可以形成层叠结构ST、导电层33、牺牲层34、第一开口OP1、沟道结构CH和存储层M。首先，参照图2A至图2C，层叠结构ST可以形成在包括下部结构的基板(未示出)上。下部结构可以包括外围电路、互连结构、源极结构等。
层叠结构ST可以包括彼此交替层叠的第一材料层31和第二材料层32。第一材料层31可以包括相对于第二材料层32具有高蚀刻选择性的材料。例如，第一材料层31可以包括诸如氮化物之类的牺牲材料，并且第二材料层32可以包括诸如氧化物之类的绝缘材料。例如，第一材料层31可以包括诸如多晶硅、钨或钼之类的导电材料，并且第二材料层32可以包括诸如氧化物之类的绝缘材料。第一材料层31可以具有彼此相同或不同的厚度。根据一个实施方式，至少一个最下第一材料层31可以具有比其它第一材料层31更大的厚度。第二材料层32中的每一者彼此相比均可以具有相同或不同的厚度。根据一个实施方式，至少一个最上第二材料层32可以具有比其它第二材料层32更大的厚度。
层叠结构ST上可以形成有导电层33。导电层33可以是选择晶体管的栅电极，或者可以是选择线。导电层33可以包括诸如多晶硅、钨或钼之类的导电材料。导电层33上可以形成有牺牲层34。牺牲层34可以包括氮化物层、碳层、非晶碳层等。牺牲层34可以在随后的工艺中作为硬掩模。
第一开口OP1可以形成为穿过牺牲层34、导电层33和层叠结构ST。第一开口OP1可以沿第一方向I以及与第一方向I相交的第二方向II布置。
参照图2A、图2B和图2D，第一开口OP1中可以形成有存储层M。存储层M可以包括阻挡层35、数据储存层36和隧道绝缘层37中的至少一者。存储层M可以沿第一开口OP1的内表面形成，并且可以形成在层叠结构ST的上表面上。根据一个实施方式，阻挡层35、数据储存层36和隧道绝缘层37可以依次形成。可以在存储层M形成之前形成缓冲层(未示出)。当在随后的工艺中去除第一材料层31时，缓冲层可以起到保护存储层M的作用。缓冲层可以包括氮化物。
随后，可以在第一开口OP1中形成沟道层38。沟道层38可以包括诸如硅或锗之类的半导体材料，或者可以包括纳米结构。沟道层38可以沿存储层M的表面形成。随后，可以在第一开口OP1中形成绝缘芯39。绝缘芯39可以包括诸如氧化物、氮化物或气隙之类的绝缘材料。
随后，参照图2A、图2B和图2E，可以通过蚀刻绝缘芯39形成凹陷区域。可以提供凹陷区域以形成沟道焊盘。蚀刻的绝缘芯39A的上表面可以位于比导电层33的上表面高的高度。沟道层38的上部可以被蚀刻的绝缘芯39A暴露。随后，可以通过蚀刻沟道层38形成沟道层38A。然后，可以通过蚀刻隧道绝缘层37形成隧道绝缘层37A。隧道绝缘层37A的上表面可以位于与绝缘芯39的上表面基本相同的高度。沟道层38A的上表面可以在绝缘芯39的上表面或隧道绝缘层37A的上表面上方突出。
随后，沟道焊盘41可以分别联接至沟道层38A。根据一个实施方式，在形成导电层之后，可以通过对导电层进行平面化直到牺牲层34的上表面被暴露而形成沟道焊盘41。可以利用化学机械抛光(CMP)工艺进行该平面化。当导电层被平面化时，阻挡层35和数据储存层36的形成在层叠结构ST的上表面上的部分也可以被平面化。因此，阻挡层35A和数据储存层36A可以分别形成在第一开口OP1中。可以形成包括沟道层38A和沟道焊盘41的沟道结构CH。沟道结构CH还可以包括绝缘芯39A。沟道层38A可以突出到沟道焊盘41中。沟道焊盘41可以包括诸如多晶硅、钨或钼之类的导电材料。
沟道焊盘41、数据储存层36A和阻挡层35A的上表面相互比较可以位于基本相同或不同的高度。根据沟道焊盘41、数据储存层36A和阻挡层35A的蚀刻速率，其上表面相互比较可以位于不同的高度。具有较低蚀刻速率的材料的层或焊盘在平面化期间可能被蚀刻得较少，从而其上表面可以位于较高的高度。根据一个实施方式，沟道焊盘41的上表面可以位于比数据储存层36A的上表面高的高度。数据储存层36A的上表面可以位于比阻挡层35A的上表面高的高度。
随后，参照图2A、图2B和图2F，可以去除牺牲层34。可以利用浸出工艺去除牺牲层34。因此，沟道结构CH可以在导电层33的上表面上方突出，并且沟道焊盘41可以在导电层33的上表面上方突出。此外，围绕沟道结构CH的存储层M可以被暴露。
参照图3A至图3C，第二开口OP2可以形成在沟道结构CH与导电层33之间。可以通过蚀刻存储层M形成第二开口OP2。第二开口OP2中的每一者均可以具有围绕每个沟道结构CH的环状。根据一个实施方式，可以通过选择性地蚀刻阻挡层35A形成阻挡图案35B。可以利用干洗工艺蚀刻阻挡层35A。随后，可以通过选择性地蚀刻数据储存层36A来形成数据储存图案36B。可以利用干洗工艺蚀刻数据储存层36A。可以在阻挡层35A和数据储存层36A被蚀刻的部分处形成第二开口OP2。
数据储存层36A和阻挡层35A可以被蚀刻到一定深度以暴露最上第二材料层32。数据储存层36A和阻挡层35A可以被蚀刻到最上第一材料层31不暴露的深度。当最上第二材料层32具有比其它第二材料层32更大的厚度时，最上第二材料层32可以在数据储存层36A和阻挡层35A被蚀刻时防止最上第一材料层31暴露。
参照图4A至图4D，可以在第二开口OP2中形成导电图案42A。首先，参照图4A至图4C，可以在导电焊盘41和导电材料层33的上表面上形成导电材料层42。导电材料层42可以具有与导电材料层33的材料相同或不同的材料。导电材料层42可以包括比电阻比导电层33的材料的比电阻低的材料。导电材料层42可以包括诸如多晶硅、掺杂多晶硅、金属、金属氮化物或金属硅化物之类的导电材料。根据一个实施方式，导电材料层42可以包括钨、氮化钨、硅化钨、钛、氮化钛、硅化钛、钽、氮化钽、硅化钽、钼、氮化钼、硅化钼或其组合。
导电材料层42可以填充第二开口OP2并围绕沟道焊盘41。导电材料层42可以包括第一部分P1和第二部分P2。第一部分P1可以形成在第二开口OP2中。第二部分P2可以围绕沟道结构CH的突出部分。此外，导电材料层42可以包括第三部分P3，该第三部分P3可以形成在导电层33的上表面上。可以利用沉积工艺形成导电材料层42。在沉积工艺期间，可以在导电材料层42中形成缝隙。根据一个实施方式，缝隙可以形成在对应于第二部分P2的位置处，或者形成在第一部分P1和第二部分P2相互联接的位置处。
随后，可以相对于导电层33和导电材料层42的材料进行附加工艺。根据一个实施方式，当导电层33包括多晶硅并且导电材料层42包括金属时，可以通过对导电层33进行热处理而使导电层33硅化。
参照图4A、图4B和图4D，可以蚀刻导电材料层42以形成导电图案42A。通过蚀刻导电材料层42的第二部分P2，可以形成导电图案42A。当蚀刻第二部分P2时，第三部分P3也可以被蚀刻。可以利用干洗工艺形成导电材料层42。因此，沟道焊盘41和导电图案42A可以彼此分离。当在导电材料层42的蚀刻工艺期间暴露出缝隙时，相应部分与其它部分相比，其蚀刻速率可以提高。因此，导电图案42A可能具有不规则的上表面。例如，导电图案42A的上表面中可以形成有突起或凹陷。
导电图案42A可以分别插设在隧道绝缘层37A与导电层33之间。导电图案42A中的每一者均可以具有包括第三开口OP3的环状。导电图案42A可以与导电层33电联接。
参照图5A至图5C，可以形成绝缘保护层43。绝缘保护层43可以围绕沟道结构CH的突出部分。绝缘保护层43可以围绕暴露的沟道焊盘41和隧道绝缘层37A。绝缘保护层43可以围绕导电层33的上表面。绝缘保护层43可以包括诸如氧化物或氮化物之类的绝缘材料。可以利用沉积工艺形成绝缘保护层43，并且可以沿沟道焊盘41的轮廓共形地形成该绝缘保护层43。
随后，可以在绝缘保护层43上形成间隔材料层44。间隔材料层44可以在随后的工艺期间作为蚀刻屏障，并包括比导电层33具有更大蚀刻选择性的材料。间隔材料层44可以包括碳层、非晶碳层等。
间隔材料层44可以包括围绕沟道结构CH的第一部分P1以及联接第一部分P1的第二部分P2。第一部分P1之间可以存在没有沉积间隔材料的空间SP。第一部分P1可以具有比第二部分P2更大的厚度。第一部分P1中的每一者均可以具有悬垂结构，从而其上部可以比下部厚。可以利用台阶覆盖性差的沉积工艺形成间隔材料层44。根据一个实施方式，可以利用等离子体增强化学气相沉积(PE-CVD)、物理气相沉积(PVD)等形成间隔材料层44。
参照图6A至图6C，可以在间隔材料层44上形成掩模图案45。掩模图案45可以包括在第二方向II上延伸的线图案。掩模图案45可以覆盖沟道结构CH并暴露形成隔离绝缘图案的第一区域R1以及形成狭缝结构的第二区域R2。
通过利用掩模图案45作为蚀刻屏障蚀刻间隔材料层44，可以在沟道结构CH的侧壁上形成间隔件44A。可以蚀刻间隔材料层44的第二部分P2。可以从沟道结构CH的上部蚀刻第一部分P1的比其它区域厚的区域。因此，可以暴露绝缘保护层43。
参照图7A至图7D，第四开口OP4可以形成为穿过导电层33，并且第四开口OP4中可以形成有隔离绝缘图案46A。首先，参照图7A至图7C，可以利用掩模图案45和间隔件44A作为蚀刻屏障蚀刻绝缘保护层43和导电层33。根据一个实施方式，在导电层33相对于间隔件44A具有高蚀刻选择性的条件下，导电层33可以被选择性地蚀刻。因此，可以形成第四开口OP4和第五开口OP5。第四开口OP4和第五开口OP5可以穿过导电层33并在间隔件44A之间延伸。
第四开口OP4和第五开口OP5可以穿过导电层33，并且具有不暴露最上第一材料层31的深度。第四开口OP4可以位于对应于第一区域R1的部分。第五开口OP5可以位于对应于第二区域R2的部分。第四开口OP4可以具有比第五开口OP5更小的宽度。
当蚀刻导电层33时，导电图案42A可以被暴露。然而，当蚀刻导电层33时，导电图案42A可以被蚀刻。邻近第一区域R1定位的导电图案42A中的至少一者可以被蚀刻或被暴露。因此，可以形成沿第二方向II延伸的导电结构CS。导电结构CS中的每一者均可以包括导电层33A和导电图案42A。随后，可以去除掩模图案45和间隔件44A，并可以进行清洁工艺。
随后，参照图7A、图7B和图7D，第四开口OP4中可以形成有隔离绝缘图案46A。当形成隔离绝缘图案46A时，还可以在第五开口OP5中形成牺牲图案46B。当形成隔离绝缘图案46A时，还可以形成层间绝缘层46C。隔离绝缘图案46A、牺牲图案46B和层间绝缘层46C可以联接成单层。
根据一个实施方式，可以在导电结构CS上形成绝缘材料层。绝缘材料层可以形成在第四开口OP4和第五开口OP5中，并且可以形成在绝缘保护层43上。在绝缘材料层形成后，对其进行平面化工艺，从而形成绝缘层46。绝缘层46可以包括隔离绝缘图案46A、牺牲图案46B和层间绝缘层46C。
然而，可以在不去除间隔件44A的情况下形成绝缘层46。剩余的间隔件44A可以与绝缘层46一起作为层间绝缘层。
参照图8A至图8D，狭缝结构SLS可以穿过导电结构CS和层叠结构ST。
首先，参照图8A至图8C，可以在绝缘层46上形成掩模图案47。掩模图案47可以形成为暴露第二区域R2。随后，可以利用掩模图案47作为蚀刻屏障蚀刻绝缘层46和层叠结构ST。因此，第六开口OP6可以穿过绝缘层46、导电结构CS和层叠结构ST。根据一个实施方式，第六开口OP6可以具有使得位于层叠结构ST下方的源极结构暴露的深度。
随后，可以通过经由第六开口OP6去除第一材料层31来形成第七开口OP7。第七开口OP7中可以形成有第三材料层51。根据一个实施方式，第三材料层51可以包括诸如多晶硅、钨、钼或金属之类的导电材料。在第三材料层51中，至少一个最下第三材料层51可以是源极选择线，并且其它第三材料层51可以是字线。
参照图8A、图8B和图8D，第六开口OP6中可以形成有狭缝结构SLS。在第六开口OP6中形成绝缘间隔件48后，可以在绝缘间隔件48中形成源极接触结构50。根据一个实施方式，源极接触结构50可以通过用导电材料层填充绝缘间隔件48而形成单个层。该单个层可以包括多晶硅。根据一个实施方式，可以在第六开口OP6中依次形成第一接触结构50A、阻挡层49和第二接触结构50B。第二接触结构50B可以包括与第一接触结构50A相比具有较低比电阻的材料。
根据上述制造方法，利用导电层33的上表面与沟道结构CH的上表面之间的阶梯差，形成间隔件44A。此外，可以利用间隔件44A和掩模图案45作为蚀刻屏障蚀刻导电层33。因此，通过自对准地蚀刻导电层33，可以限定形成隔离绝缘图案46A的区域。此外，通过在与导电结构CS相对应的高度中用导电图案42A替换数据储存层和阻挡层，可以确保形成隔离绝缘图案46A的区域，并且可以形成具有GAA结构的选择晶体管。
图9是示出根据本公开的一个实施方式的存储系统1000的框图。
参照图9，存储系统1000可以包括：存储装置1200，其构造成存储数据；以及控制器1100，其构造成进行存储装置1200和主机2000之间的通信。
主机2000可以是构造成在存储系统1000中储存数据或从存储系统1000检索数据的装置或系统。主机2000可以生成各种操作的请求，并将生成的请求输出至存储系统1000。请求可以包括用于编程操作的编程请求、用于读取操作的读取请求以及用于擦除操作的擦除请求。主机2000可以通过使用例如外围元件互连Express(PCIe)、先进技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、串行连接SCSI(SAS)、非易失性存储器Express(NVMe)、通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)和电子集成驱动器(IDE)中的至少一种接口协议与存储系统1000通信。
主机2000可以包括计算机、便携式数字装置、平板电脑、数码相机、数字音频播放器、电视、无线通信装置或蜂窝电话中的至少一种。然而，本公开技术的实施方式并不限于此。
控制器1100可以控制存储系统1000的整体操作。控制器1100可以响应于主机2000的请求而控制存储装置1200。控制器1100可以应主机2000的请求控制存储装置1200进行编程操作、读取操作和擦除操作。另选地，控制器1100可以在没有来自主机2000的请求的情况下进行后台操作以提高存储系统1000的性能。
为了控制存储装置1200的操作，控制器1100可以将控制信号和数据信号传输至存储装置1200。控制信号和数据信号可以借助不同的输入/输出线传输至存储装置1200。数据信号可以包括命令、地址或数据。控制信号可以用于区分数据信号被输入的时段。
存储装置1200可以响应于控制器1100的控制而进行编程操作、读取操作和擦除操作。存储装置1200可以是当电源被阻挡时丢失数据的易失性存储器，或者是在没有电源时保留数据的非易失性存储器。存储装置1200可以具有如上参照图1A至图1E所述的结构。此外，存储装置1200可以是如上参照图2A至图8D所述方法制造的半导体装置。根据一个实施方式，半导体存储装置可以包括：层叠结构，其包括相互交替地层叠的第一导电层和绝缘层；第二导电层，其位于层叠结构上；第一开口，其穿过第二导电层和层叠结构并具有第一宽度；第二导电图案，其形成在第一开口中并位于层叠结构上以与第二导电层电联接；数据储存图案，其形成在第一开口中并位于第二导电图案下方；以及沟道层，其形成在数据储存图案和第二导电图案中。
图10是示出根据本公开的一个实施方式的存储系统30000的框图。
参照图10，存储系统30000可以集成到蜂窝电话、智能手机、平板电脑、个人计算机(PC)、个人数字助理(PDA)或无线通信装置中。存储系统30000可以包括存储装置2200和存储控制器2100，该存储控制器2100控制存储装置2200的操作。
存储控制器2100可以响应于处理器3100的控制来控制存储装置2200的数据访问操作，例如，控制存储装置2200的编程操作、擦除操作或读取操作。
编程到存储装置2200中的数据响应于存储控制器2100的控制可以经由显示器3200输出。
无线电收发器3300可以经由天线ANT交换无线电信号。例如，无线电收发器3300可以将经由天线ANT接收的无线电信号改变为可由处理器3100处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号，并将处理后的信号传输至存储控制器2100或显示器3200。存储控制器2100可以将由处理器3100处理的信号传输到存储装置2200中。此外，无线电收发器3300可以将从处理器3100输出的信号改变为无线电信号，并经由天线ANT将无线电信号输出到外部装置。用于控制主机的操作的控制信号或由处理器3100处理的数据可以由输入装置3400输入，并且输入装置3400可以包括定点设备，例如触摸板和计算机鼠标、按键或键盘。处理器3100可以控制显示器3200的操作，以便从存储控制器2100输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据可以经由显示器3200输出。
根据一个实施方式，能够控制存储装置2200的操作的存储控制器2100可以实现为处理器3100的一部分，或者实现为与处理器3100分离的芯片。
图11是示出根据本公开的一个实施方式的存储系统40000的框图。
参照图11，存储系统40000可以集成到个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器中。
存储系统40000可以包括存储装置2200和存储控制器2100，该存储控制器2100控制存储装置2200的数据处理操作。
处理器4100可以根据经由输入装置4200输入的数据，经由显示器4300输出储存在存储装置2200中的数据。输入装置4200的实施例可以包括定点设备，例如触摸板或计算机鼠标、按键或键盘。
处理器4100可以控制存储系统40000的整体操作并控制存储控制器2100的操作。根据一个实施方式，能够控制存储装置2200的操作的存储控制器2100可以实现为处理器4100的一部分，或者实现为与处理器4100分离的芯片。
图12是示出根据本公开的一个实施方式的存储系统50000的框图。
参照图12，存储系统50000可以集成到图像处理器(例如，数码相机、附接有数码相机的蜂窝电话、附接有数码相机的智能手机或附接有数码相机的台式PC)中。
存储系统50000可以包括存储装置2200和存储控制器2100，存储控制器2100控制存储装置2200的数据处理操作(例如，编程操作、擦除操作或读取操作)。
存储系统50000的图像传感器5200可以将光学图像转换成数字信号。转换后的数字信号可以传输至处理器5100或存储控制器2100。响应于处理器5100的控制，转换后的数字信号可以经由显示器5300输出或经由存储控制器2100储存在存储装置2200中。此外，储存在存储装置2200中的数据可以响应于处理器5100或存储控制器2100的控制而经由显示器5300输出。
根据一个实施方式，能够控制存储装置2200的操作的存储控制器2100可以形成为处理器5100的一部分，或者形成为与处理器5100分离的芯片。
图13是示出根据本公开的一个实施方式的存储系统70000的框图。
参考图13，存储系统70000可以包括存储卡或智能卡。存储系统70000可以包括存储装置2200、存储控制器2100和卡接口7100。
存储控制器2100可以控制存储装置2200与卡接口7100之间的数据交换。根据一个实施方式，卡接口7100可以是但不限于安全数字(SD)卡接口或多媒体卡(MMC)接口。
卡接口7100可以根据主机60000的协议来对接主机60000与存储控制器2100之间的数据交换。根据一个实施方式，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可以指能够支持由主机60000使用的协议的硬件、安装在硬件中的软件或信号传输方法。
当存储系统70000连接至主机60000的主机接口6200(例如PC、平板PC、数码相机、数字音频播放器、蜂窝电话、视频游戏机硬件或数字机顶盒)时，主机接口6200可以响应于微处理器6100的控制，经由卡接口7100和存储控制器2100与存储装置2200进行数据通信。
可以提供一种具有结构稳定并且可靠性改善的半导体装置。此外，可以以低成本简化半导体装置的制造方法。
相关申请的交叉引用
本申请要求2020年9月22日在韩国知识产权局递交的10-2020-0122210的韩国专利申请要求优先权，该专利申请的全部公开内容通过引用并入本文中。

Claims (31)

1.一种半导体装置，所述半导体装置包括：
层叠结构，所述层叠结构具有相互交替地层叠的第一导电层和绝缘层；
第二导电层，所述第二导电层位于所述层叠结构上；
第一开口，所述第一开口穿过所述第二导电层和所述层叠结构并具有第一宽度；
第二导电图案，所述第二导电图案形成在所述第一开口中并位于所述层叠结构上，以与所述第二导电层电联接；
数据储存图案，所述数据储存图案形成在所述第一开口中并位于所述第二导电图案下方；以及
沟道层，所述沟道层形成在所述数据储存图案和所述第二导电图案中。
2.根据权利要求1所述的半导体装置，所述半导体装置还包括隔离绝缘图案，所述隔离绝缘图案位于所述层叠结构上并插设在所述第二导电层之间。
3.根据权利要求2所述的半导体装置，其中，所述第二导电图案中的至少一者与所述隔离绝缘图案接触。
4.根据权利要求2所述的半导体装置，所述半导体装置还包括形成在所述第二导电层上的层间绝缘层，
其中，所述隔离绝缘图案和所述层间绝缘层联接成单个层。
5.根据权利要求1所述的半导体装置，所述半导体装置还包括隧道绝缘层，所述隧道绝缘层插设在所述沟道层与所述数据储存图案之间以及所述沟道层与所述第二导电图案之间。
6.根据权利要求1所述的半导体装置，其中，所述第二导电图案插设在所述沟道层与所述第二导电层之间。
7.根据权利要求1所述的半导体装置，所述半导体装置还包括：
沟道焊盘，所述沟道焊盘分别联接至所述沟道层，并在所述第二导电层的上表面上方突出；以及
绝缘保护层，所述绝缘保护层围绕所述沟道焊盘。
8.根据权利要求1所述的半导体装置，所述半导体装置还包括狭缝结构，所述狭缝结构在所述第一开口之间穿过所述层叠结构并在所述第二导电层之间延伸。
9.根据权利要求8所述的半导体装置，其中，所述狭缝结构包括：
源极接触结构；以及
绝缘间隔件，所述绝缘间隔件围绕所述源极接触结构的侧壁。
10.一种半导体装置，所述半导体装置包括：
层叠结构，所述层叠结构包括相互交替地层叠的字线和绝缘层，其中所述字线包括具有第一宽度的第一开口；
选择线，所述选择线位于所述层叠结构上并包括具有第二宽度的第二开口，所述第二宽度小于所述第一宽度；
隔离绝缘图案，所述隔离绝缘图案位于所述层叠结构上，并使所述选择线相互绝缘；
数据储存图案，所述数据储存图案形成在所述第一开口中并位于所述选择线下方；以及
沟道层，所述沟道层形成在所述数据储存图案中并延伸至所述第二开口。
11.根据权利要求10所述的半导体装置，其中，所述选择线中的每一者均包括：
导电层，所述导电层共同围绕所述沟道层的侧壁；以及
导电图案，所述导电图案分别围绕所述沟道层的所述侧壁，并插设在所述沟道层与所述导电层之间。
12.根据权利要求11所述的半导体装置，其中，所述导电图案相对于所述导电层具有相同或不同的材料。
13.根据权利要求11所述的半导体装置，其中，所述导电图案中的至少一者与所述隔离绝缘图案接触。
14.根据权利要求10所述的半导体装置，所述半导体装置还包括隧道绝缘层，所述隧道绝缘层插设在所述沟道层与所述数据储存图案之间以及所述沟道层与所述选择线之间。
15.根据权利要求10所述的半导体装置，所述半导体装置还包括：
沟道焊盘，所述沟道焊盘分别联接到所述沟道层，并在所述选择线的上表面上方突出；以及
绝缘保护层，所述绝缘保护层围绕所述沟道焊盘。
16.根据权利要求10所述的半导体装置，所述半导体装置还包括狭缝结构，所述狭缝结构在所述第一开口之间穿过所述层叠结构并在所述选择线之间延伸。
17.根据权利要求16所述的半导体装置，其中，所述狭缝结构包括：
源极接触结构；以及
绝缘间隔件，所述绝缘间隔件围绕所述源极接触结构的侧壁。
18.一种制造半导体装置的方法，所述方法包括以下步骤：
形成层叠结构，所述层叠结构包括相互交替地层叠的第一材料层和第二材料层；
在所述层叠结构上形成导电层；
在所述导电层上形成牺牲层；
形成穿过所述牺牲层、所述导电层和所述层叠结构的第一开口；
在所述第一开口中形成数据储存层；
在所述数据储存层中形成沟道结构；
去除所述牺牲层，使所述沟道结构在所述导电层上方突出；
通过蚀刻所述数据储存层，在所述沟道结构和所述导电层之间形成第二开口；
在所述第二开口中形成导电图案；以及
穿过所述导电图案形成隔离绝缘图案。
19.根据权利要求18所述的方法，其中，形成沟道结构的步骤包括以下步骤：
在所述第一开口中形成沟道层；
在所述沟道层中形成绝缘芯；以及
形成与所述第一开口中的所述沟道层联接的沟道焊盘。
20.根据权利要求19所述的方法，其中，通过去除所述牺牲层，所述沟道焊盘在所述导电层上方突出。
21.根据权利要求18所述的方法，所述方法还包括在所述沟道结构形成之前，在所述数据储存层中形成隧道绝缘层。
22.根据权利要求21所述的方法，其中，所述导电图案形成在所述隧道绝缘层和所述导电层之间。
23.根据权利要求18所述的方法，所述方法还包括在形成所述数据储存层之前形成阻挡层，
其中，通过在蚀刻所述阻挡层之后蚀刻所述数据储存层形成所述第二开口。
24.根据权利要求18所述的方法，其中，形成导电图案的步骤包括以下步骤：
形成导电材料层，所述导电材料层包括形成在所述第二开口中的第一部分和围绕所述沟道结构的第二部分；以及
通过蚀刻所述导电材料层的所述第二部分形成所述导电图案。
25.根据权利要求18所述的方法，所述方法还包括在形成所述导电图案后，形成绝缘保护层，所述绝缘保护层围绕在所述导电层上方突出的所述沟道结构。
26.根据权利要求18所述的方法，其中，形成隔离绝缘图案的步骤包括以下步骤：
在所述导电层和在所述导电层上方突出的所述沟道结构上形成间隔材料层；
在所述间隔材料层上形成掩模图案；
通过利用所述掩模图案作为蚀刻屏障蚀刻所述间隔材料层而在所述沟道结构的侧壁上形成间隔件；
通过利用所述掩模图案和所述间隔件作为蚀刻屏障蚀刻所述导电层而形成第三开口；以及
在所述第三开口中形成所述隔离绝缘图案。
27.根据权利要求26所述的方法，其中，所述间隔材料层包括非晶碳。
28.根据权利要求26所述的方法，其中，形成间隔材料层的步骤包括：
使用台阶覆盖性差的沉积工艺形成所述间隔材料层。
29.根据权利要求26所述的方法，所述方法还包括以下步骤：
通过使用所述掩模图案和所述间隔件作为蚀刻屏障蚀刻所述导电层和所述层叠结构来形成第四开口；以及
在所述第四开口处形成狭缝结构。
30.根据权利要求29所述的方法，所述方法还包括以下步骤：
通过经由所述第四开口去除所述第一材料层来形成第五开口；以及
在所述第五开口中形成第三材料层。
31.根据权利要求29所述的方法，其中，形成狭缝结构的步骤包括以下步骤：
在所述第四开口中形成绝缘间隔件；以及
在所述绝缘间隔件中形成源极接触结构。
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KR102516088B1 (ko) * 2018-07-23 2023-03-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102633034B1 (ko) * 2018-10-02 2024-02-05 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20200112013A (ko) * 2019-03-20 2020-10-05 삼성전자주식회사 수직형 반도체 소자

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