KR102593706B1 - 부분적으로 확대된 채널 홀을 갖는 반도체 소자 - Google Patents

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Abstract

반도체 소자는 기판 상의 하부 적층 구조체를 포함한다. 상기 하부 적층 구조체 상에 상부 적층 구조체가 배치된다. 상기 상부 적층 구조체 및 상기 하부 적층 구조체를 관통하는 채널 홀이 제공된다. 상기 채널 홀 내에 채널 구조체가 배치된다. 상기 채널 홀은 상기 하부 적층 구조체 내의 하부 채널 홀, 상기 상부 적층 구조체 내의 상부 채널 홀, 및 상기 하부 적층 구조체 및 상기 상부 적층 구조체 사이의 계면에 인접하고 상기 하부 채널 홀 및 상기 상부 채널 홀에 연통된 부분 확장부를 포함한다. 상기 부분 확장부의 수평 폭은 인접한 상기 상부 채널 홀보다 넓고 인접한 상기 하부 채널 홀보다 넓다.

Description

부분적으로 확대된 채널 홀을 갖는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING PARTIALLY ENLARGED CHANNEL HOLE}
부분적으로 확대된 채널 홀을 갖는 멀티-스택(multi-stack) 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자의 고집적화 필요에 의하여 다수의 절연층 및 다수의 도전층이 번갈아 적층된 적층 구조체를 이용하는 기술이 연구되고 있다. 상기 적층 구조체를 관통하는 채널 패턴이 형성될 수 있다. 상기 적층 구조체의 높이는 점점 증가하고 있으며, 상기 채널 패턴을 균일하고 연속적으로 형성하는 것은 점점 어려워지고 있다.
본 개시의 실시예들에 따른 과제는 전기적 특성이 우수한 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상에 다수의 하부 절연층 및 다수의 하부 도전층이 번갈아 적층된 하부 적층 구조체를 포함한다. 상기 하부 적층 구조체 상에 다수의 상부 절연층 및 다수의 상부 도전층이 번갈아 적층된 상부 적층 구조체가 배치된다. 상기 상부 적층 구조체 및 상기 하부 적층 구조체를 관통하는 채널 홀이 제공된다. 상기 채널 홀 내에 채널 구조체가 배치된다. 상기 채널 홀은 상기 하부 적층 구조체 내의 하부 채널 홀, 상기 상부 적층 구조체 내의 상부 채널 홀, 및 상기 하부 적층 구조체 및 상기 상부 적층 구조체 사이의 계면에 인접하고 상기 하부 채널 홀 및 상기 상부 채널 홀에 연통된 부분 확장부를 포함한다. 상기 부분 확장부의 수평 폭은 인접한 상기 상부 채널 홀보다 넓다. 상기 부분 확장부의 수평 폭은 인접한 상기 하부 채널 홀보다 넓다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상에 다수의 하부 절연층 및 다수의 하부 도전층이 번갈아 적층된 하부 적층 구조체를 포함한다. 상기 하부 적층 구조체 상에 다수의 상부 절연층 및 다수의 상부 도전층이 번갈아 적층된 상부 적층 구조체가 배치된다. 상기 상부 적층 구조체 및 상기 하부 적층 구조체를 관통하는 채널 홀이 제공된다. 상기 채널 홀 내에 채널 구조체가 배치된다. 상기 채널 구조체는 채널 패턴, 상기 채널 패턴의 외측을 둘러싸는 터널 절연층, 상기 터널 절연층의 외측을 둘러싸는 전하 저장층, 상기 전하 저장층 및 상기 하부 적층 구조체 사이의 하부 블로킹 층, 및 상기 전하 저장층 및 상기 상부 적층 구조체 사이의 상부 블로킹 층을 포함한다. 상기 상부 블로킹 층은 상기 하부 블로킹 층과 이격된다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상에 다수의 하부 절연층 및 다수의 하부 도전층이 번갈아 적층된 하부 적층 구조체를 포함한다. 상기 하부 적층 구조체 상에 다수의 상부 절연층 및 다수의 상부 도전층이 번갈아 적층된 상부 적층 구조체가 배치된다. 상기 상부 적층 구조체 및 상기 하부 적층 구조체를 관통하는 채널 홀이 제공된다. 상기 채널 홀 내에 채널 구조체가 배치된다. 상기 채널 홀은 상기 하부 적층 구조체 내의 하부 채널 홀, 상기 상부 적층 구조체 내의 상부 채널 홀, 및 상기 하부 적층 구조체 및 상기 상부 적층 구조체 사이의 계면에 인접하고 상기 하부 채널 홀 및 상기 상부 채널 홀에 연통된 부분 확장부를 포함한다. 상기 부분 확장부의 수평 폭은 인접한 상기 상부 채널 홀보다 넓다. 상기 부분 확장부의 수평 폭은 인접한 상기 하부 채널 홀보다 넓다. 상기 채널 구조체는 채널 패턴, 상기 채널 패턴의 외측을 둘러싸는 터널 절연층, 상기 터널 절연층의 외측을 둘러싸는 전하 저장층, 및 상기 전하 저장층의 외측을 둘러싸는 내측 블로킹 층을 포함한다.
본 개시의 실시예들에 따르면, 하부 적층 구조체 및 상부 적층 구조체를 관통하는 다수의 채널 홀이 제공된다. 상기 다수의 채널 홀의 각각은 하부 채널홀, 상부 채널홀, 그리고 상기 하부 채널홀 및 상기 상부 채널홀 사이에 연통된 부분 확장부를 포함한다. 상기 채널 홀 내에 채널 패턴을 갖는 채널 구조체가 배치된다. 상기 부분 확장부에 기인하여 상기 채널 패턴은 균일하고 연속적으로 형성될 수 있다. 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있다.
도 1은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이다.
도 2는 도 1의 일부분을 상세히 보여주는 부분 확대도이다.
도 3은 본 개시에 따른 실시예로서, 반도체 소자의 주요 구성을 설명하기 위한 레이아웃(layout)이다.
도 4 내지 도 6은 본 개시에 따른 실시예로서, 반도체 소자의 일부분을 상세히 보여주는 부분 확대도들이다.
도 7은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이다.
도 8 내지 도10, 도 13, 도 16, 도 19, 도 22, 도 28, 도 31, 도 34, 및 도 39는 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 11, 도 12, 도 14, 도 15, 도 17, 도 18, 도 20, 도 21, 도 23 내지 도 27, 도 29, 도 30, 도 32, 도 33, 및 도 35 내지 도 38은 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 부분 확대도들이다.
도 1은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이고, 도 2는 도 1의 일부분(E1)을 상세히 보여주는 부분 확대도이며, 도 3은 상기 반도체 소자의 주요 구성을 설명하기 위한 레이아웃(layout)이다. 도 1은 도 3의 절단선 I-I'에 따라 취해진 단면도일 수 있다. 본 개시의 실시예에 따른 반도체 소자는 VNAND 또는 3D 플래시 메모리와 같은 비-휘발성 메모리를 포함할 수 있다.
도 1을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 매립 도전층(25), 대체 도전성 라인(93), 지지대(50), 하부 적층 구조체(60), 상부 적층 구조체(160), 다수의 채널 홀(70H), 다수의 채널 구조체(70), 제1 층간 절연층(89), 분리 트렌치(91), 불순물 영역(94), 절연 스페이서(97), 트렌치 매립층(98), 제2 층간 절연층(102), 다수의 서브-비트 플러그(sub-bit plug; 103), 제3 층간 절연층(104), 다수의 서브-비트 라인(sub-bit line; 105), 제4 층간 절연층(106), 비트 플러그(bit plug; 107), 및 비트 라인(bit line; 109)을 포함할 수 있다.
상기 하부 적층 구조체(60)는 번갈아 가며 반복적으로 적층된 다수의 하부 절연층(61) 및 다수의 하부 도전층(95)을 포함할 수 있다. 상기 상부 적층 구조체(160)는 번갈아 가며 반복적으로 적층된 다수의 상부 절연층(161) 및 다수의 상부 도전층(195)을 포함할 수 있다. 상기 다수의 하부 도전층(95) 중 최하층은 접지 선택 라인(ground selection line; GSL) 또는 소스 선택 라인(source selection line; SSL)에 해당될 수 있다. 상기 다수의 상부 도전층(195) 중 최상층은 스트링 선택 라인(string selection line; SSL) 또는 드레인 선택 라인(drain selection line; DSL)에 해당될 수 있다. 상기 다수의 하부 도전층(95) 및 상기 다수의 상부 도전층(195) 중 몇몇은 워드 라인(word line)에 해당될 수 있다. 상기 분리 트렌치(91)는 워드 라인 컷(word line cut)에 해당될 수 있다. 상기 대체 도전성 라인(93)은 공통 소스 라인(common source line; CSL)에 해당될 수 있다.
상기 다수의 채널 홀(70H)의 각각은 상기 상부 적층 구조체(160), 상기 하부 적층 구조체(60), 상기 지지대(50), 및 상기 대체 도전성 라인(93)을 관통할 수 있다. 상기 다수의 채널 홀(70H)의 각각은 하부 채널 홀(71), 상부 채널 홀(171), 및 부분 확장부(171EH)를 포함할 수 있다. 상기 하부 채널 홀(71)은 상기 하부 적층 구조체(60)내에 배치될 수 있다. 상기 상부 채널 홀(171)은 상기 상부 적층 구조체(160) 내에 배치될 수 있다. 상기 부분 확장부(171EH)는 상기 하부 적층 구조체(60) 및 상기 상부 적층 구조체(160) 사이의 계면(S1)에 인접하고 상기 하부 채널 홀(71) 및 상기 상부 채널 홀(171)에 연통될 수 있다.
상기 다수의 채널 구조체(70)의 각각은 정보 저장 패턴(85), 채널 패턴(86), 코어 패턴(87), 및 패드(88)를 포함할 수 있다. 상기 정보 저장 패턴(85)은 하부 블로킹 층(72), 상부 블로킹 층(172), 전하 저장층(82), 및 터널 절연층(83)을 포함할 수 있다. 상기 다수의 채널 구조체(70)는 상기 다수의 채널 홀(70H) 내에 배치될 수 있다.
도 2를 참조하면, 상기 부분 확장부(171EH)의 수평 폭은 인접한 상기 상부 채널 홀(171)의 수평 폭보다 넓을 수 있으며, 상기 부분 확장부(171EH)의 수평 폭은 인접한 상기 하부 채널 홀(71)의 수평 폭보다 넓을 수 있다.
상기 부분 확장부(171EH)의 최상단은 상기 하부 적층 구조체(60) 및 상기 상부 적층 구조체(160) 사이의 상기 계면(S1)보다 높은 레벨에 배치될 수 있다. 상기 부분 확장부(171EH)의 최하단은 상기 계면(S1)보다 낮은 레벨에 배치될 수 있다. 상기 채널 패턴(86)은 상기 코어 패턴(87)의 외측을 둘러쌀 수 있다. 상기 터널 절연층(83)은 상기 채널 패턴(86)의 외측을 둘러쌀 수 있다. 상기 전하 저장층(82)은 상기 터널 절연층(83)의 외측을 둘러쌀 수 있다. 상기 하부 블로킹 층(72)은 상기 전하 저장층(82) 및 상기 하부 적층 구조체(60) 사이에 배치될 수 있다. 상기 상부 블로킹 층(172)은 상기 전하 저장층(82) 및 상기 상부 적층 구조체(160) 사이에 배치될 수 있다.
상기 상부 블로킹 층(172)은 상기 하부 블로킹 층(72)과 이격될 수 있다. 상기 상부 블로킹 층(172)의 최하단은 상기 계면(S1)보다 높은 레벨에 배치될 수 있다. 상기 상부 블로킹 층(172)의 최하단은 상기 다수의 상부 도전층(195) 중 최하층보다 낮은 레벨에 배치될 수 있다. 상기 하부 블로킹 층(72)의 최상단은 상기 계면(S1)보다 낮은 레벨에 배치될 수 있다. 상기 하부 블로킹 층(72)의 최상단은 상기 다수의 하부 도전층(95) 중 최상층보다 높은 레벨에 배치될 수 있다. 상기 상부 블로킹 층(172) 및 상기 하부 블로킹 층(72) 사이에 있어서, 상기 전하 저장층(82)은 상기 다수의 상부 절연층(161) 중 최하층에 직접적으로 접촉될 수 있다. 상기 상부 블로킹 층(172) 및 상기 하부 블로킹 층(72) 사이에 있어서, 상기 전하 저장층(82)은 상기 다수의 하부 절연층(61) 중 최상층에 직접적으로 접촉될 수 있다.
상기 부분 확장부(171EH) 내의 상기 전하 저장층(82)은 상기 다수의 상부 절연층(161) 중 최하층에 직접적으로 접촉될 수 있다. 상기 부분 확장부(171EH) 내의 상기 전하 저장층(82)은 상기 다수의 하부 절연층(61) 중 최상층에 직접적으로 접촉될 수 있다. 상기 부분 확장부(171EH) 내의 상기 전하 저장층(82)은 상기 계면(S1)에 직접적으로 접촉될 수 있다.
도 3을 참조하면, 기판(21) 상에 적층 구조체(60, 160), 다수의 채널 홀(70H), 다수의 분리 트렌치(91), 다수의 비트 라인(109), 선택 라인 분리 패턴(112)이 배치될 수 있다. 상기 적층 구조체(60, 160)는 하부 적층 구조체(60) 및 상부 적층 구조체(160)를 포함할 수 있다.
도 4 내지 도 6은 본 개시에 따른 실시예로서, 반도체 소자의 일부분을 상세히 보여주는 부분 확대도들이다.
도 4를 참조하면, 정보 저장 패턴(85)은 하부 블로킹 층(72), 상부 블로킹 층(172), 내측 블로킹 층(272), 전하 저장층(82), 및 터널 절연층(83)을 포함할 수 있다.
상기 내측 블로킹 층(272)은 상기 전하 저장층(82)의 외측을 둘러쌀 수 있다. 상기 내측 블로킹 층(272)은 상기 전하 저장층(82) 및 상기 하부 적층 구조체(60) 사이와 상기 전하 저장층(82) 및 상기 상부 적층 구조체(160) 사이에 배치될 수 있다. 상기 상부 블로킹 층(172) 및 상기 하부 블로킹 층(72) 사이에 있어서, 상기 내측 블로킹 층(272)은 상기 다수의 상부 절연층(161) 중 최하층에 직접적으로 접촉될 수 있다. 상기 내측 블로킹 층(272)은 상기 다수의 상부 절연층(161) 중 상기 최하층 및 상기 전하 저장층(82) 사이에 배치될 수 있다. 상기 상부 블로킹 층(172) 및 상기 하부 블로킹 층(72) 사이에 있어서, 상기 내측 블로킹 층(272)은 상기 다수의 하부 절연층(61) 중 최상층에 직접적으로 접촉될 수 있다. 상기 내측 블로킹 층(272)은 상기 다수의 하부 절연층(61) 중 상기 최상층 및 상기 전하 저장층(82) 사이에 배치될 수 있다.
도 5를 참조하면, 정보 저장 패턴(85)은 하부 블로킹 층(72), 상부 블로킹 층(172), 내측 블로킹 층(272), 외측 블로킹 층(372), 전하 저장층(82), 및 터널 절연층(83)을 포함할 수 있다.
상기 외측 블로킹 층(372)은 다수의 하부 도전층(95) 및 다수의 상부 도전층(195)의 상면, 하면 및 측면을 덮을 수 있다. 상기 외측 블로킹 층(372)은 상기 하부 블로킹 층(72) 및 상기 다수의 하부 도전층(95) 사이와, 상기 상부 블로킹 층(172) 및 상기 다수의 상부 도전층(195) 사이에 배치될 수 있다. 상기 외측 블로킹 층(372)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물, 또는 이들의 조합을 포함할 수 있다. 상기 외측 블로킹 층(372)은 상기 내측 블로킹 층(272), 상기 상부 블로킹 층(172), 및 상기 하부 블로킹 층(72)과 동일한 물질을 포함할 수 있다. 예를들면, 상기 외측 블로킹 층(372), 상기 내측 블로킹 층(272), 상기 상부 블로킹 층(172), 및 상기 하부 블로킹 층(72)은 실리콘 산화물을 포함할 수 있다.
일 실시예에서, 상기 외측 블로킹 층(372)은 생략될 수 있다. 일 실시예에서, 상기 상부 블로킹 층(172) 및 상기 하부 블로킹 층(72)은 생략될 수 있다.
도 6을 참조하면, 상부 채널 홀(171)의 중심은 하부 채널 홀(71)의 중심과 어긋나게 배치될 수 있다. 상기 하부 블로킹 층(72)의 최상단은 상기 계면(S1)과 실질적으로 동일한 레벨에 배치될 수 있다. 상기 하부 블로킹 층(72)의 상면 중 적어도 일부분은 상기 계면(S1)보다 낮은 레벨에 배치될 수 있다.
도 7은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이다.
도 7을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 소자 분리 층(213), 다수의 트랜지스터(215), 하부 층간 절연층(217), 주변 회로 배선(219), 매립 도전층(25), 대체 도전성 라인(93), 지지대(50), 하부 적층 구조체(60), 상부 적층 구조체(160), 다수의 하부 채널 홀(71), 다수의 상부 채널 홀(171), 부분 확장부(171EH), 다수의 채널 구조체(70), 제1 층간 절연층(89), 분리 트렌치(91), 불순물 영역(94), 절연 스페이서(97), 트렌치 매립층(98), 제2 층간 절연층(102), 다수의 서브-비트 플러그(103), 제3 층간 절연층(104), 다수의 서브-비트 라인(105), 제4 층간 절연층(106), 비트 플러그(107), 및 비트 라인(109)을 포함할 수 있다. 본 개시의 실시예에 따른 반도체 소자는 시오피(cell on peripheral; COP) 구조를 포함하는 것으로 해석될 수 있다.
일 실시예에서, 상기 소자 분리 층(213)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 트랜지스터(215)는 핀펫(fin Field Effect Transistor; finFET), 멀티-브리지 채널 트랜지스터(multi-bridge channel transistor; MBC transistor), 나노와이어 트랜지스터, 수직 트랜지스터, 리세스 채널 트랜지스터(recess channel transistor), 3-D 트랜지스터, 플라나 트랜지스터(planar transistor), 또는 이들의 조합을 포함할 수 있다. 상기 하부 층간 절연층(217)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물, 또는 이들의 조합을 포함할 수 있다. 상기 주변 회로 배선(219)은 금속, 금속 질화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 상기 하부 도전층(25)은 서로 다른 도전형을 갖는 다수의 반도체 층, 금속 층, 금속 질화물 층, 금속 실리사이드 층, 도전성 카본 층, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 트랜지스터(215) 및 상기 주변 회로 배선(219)은 다양한 조합으로 주변 회로를 구성할 수 있다.
도 8 내지 도10, 도 13, 도 16, 도 19, 도 22, 도 28, 도 31, 도 34, 및 도 39는 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위하여 도 3의 절단선 I-I'에 따라 취해진 단면도들이다. 도 11, 도 12, 도 14, 도 15, 도 17, 도 18, 도 20, 도 21, 도 23 내지 도 27, 도 29, 도 30, 도 32, 도 33, 및 도 35 내지 도 38은 상기 반도체 소자의 형성 방법을 설명하기 위한 부분확대도들이다.
도 3 및 도 8을 참조하면, 기판(21) 내의 소정 영역에 매립 도전층(25)이 한정될 수 있다. 상기 매립 도전층(25) 상에 몰드 층(29)이 형성될 수 있다. 상기 몰드 층(29)은 차례로 적층된 하부 몰드 층(29A), 중간 몰드 층(29M), 및 상부 몰드 층(29C)을 포함할 수 있다. 상기 몰드 층(29) 상에 지지대(50)가 형성될 수 있다. 상기 지지대(50) 상에 다수의 하부 절연층(61) 및 다수의 하부 희생층(62)이 번갈아 가며 반복적으로 적층된 예비 하부 적층 구조체(60T)가 형성될 수 있다.
상기 기판(21)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI)웨이퍼와 같은 반도체 기판을 포함할 수 있다. 예를들면, 상기 기판(21)은 P형 단결정 실리콘 웨이퍼일 수 있다. 상기 매립 도전층(25)은 상기 기판(21)의 표면으로부터 소정 깊이까지 형성될 수 있다. 상기 매립 도전층(25)은 P형 또는 N형일 수 있다. 예를들면, 상기 매립 도전층(25)은 N형 단결정 실리콘을 포함할 수 있다. 일 실시예에서, 상기 매립 도전층(25)은 폴리실리콘과 같은 반도체 층을 포함할 수 있다. 상기 매립 도전층(25)은 생략될 수 있다.
상기 몰드 층(29)은 산화물, 질화물, 반도체, 또는 이들의 조합을 포함할 수 있다. 상기 몰드 층(29)은 상기 매립 도전층(25)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 상기 중간 몰드 층(29M)은 상기 매립 도전층(25), 상기 하부 몰드 층(29A), 및 상기 상부 몰드 층(29C)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 하부 몰드 층(29A)은 실리콘 산화물을 포함할 수 있으며, 상기 중간 몰드 층(29M)은 실리콘 질화물을 포함할 수 있고, 상기 상부 몰드 층(29C)은 실리콘 산화물을 포함할 수 있다. 상기 중간 몰드 층(29M)의 두께는 상기 하부 몰드 층(29A) 또는 상기 상부 몰드 층(29C)보다 두꺼울 수 있다. 상기 지지대(50)는 상기 몰드 층(29) 상을 덮을 수 있다. 상기 지지대(50)는 상기 몰드 층(29)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 예를들면, 상기 지지대(50)는 폴리실리콘을 포함할 수 있다.
상기 다수의 하부 절연층(61)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연물을 포함할 수 있다. 상기 다수의 하부 희생층(62)은 상기 다수의 하부 절연층(61)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 예를들면, 상기 다수의 하부 절연층(61)은 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 다수의 하부 희생층(62)은 실리콘 질화물과 같은 질화물을 포함할 수 있다. 상기 예비 하부 적층 구조체(60T)의 최하층은 상기 다수의 하부 절연층(61)의 최하층일 수 있으며, 상기 예비 하부 적층 구조체(60T)의 최상층은 상기 다수의 하부 절연층(61)의 최상층일 수 있다.
도 3 및 도 9를 참조하면, 패터닝공정을 이용하여 상기 예비 하부 적층 구조체(60T), 상기 지지대(50), 및 상기 몰드 층(29)을 관통하는 다수의 하부 채널홀(71)이 형성될 수 있다. 상기 다수의 하부 채널홀(71)의 각각은 상기 예비 하부 적층 구조체(60T), 상기 지지대(50), 및 상기 몰드 층(29)을 완전히 관통하고 상기 매립 도전층(25) 내에 침투할 수 있다. 상기 다수의 하부 채널홀(71) 내에 하부 블로킹 층(72), 하부 희생 라이너(73), 및 하부 희생 매립층(74)이 형성될 수 있다.
상기 하부 블로킹 층(72)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 하부 블로킹 층(72)은 실리콘 산화물을 포함할 수 있다. 상기 하부 희생 라이너(73)는 상기 하부 블로킹 층(72) 및 상기 하부 희생 매립층(74)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 상기 하부 희생 라이너(73)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 하부 희생 라이너(73)는 실리콘 질화물을 포함할 수 있다. 상기 하부 희생 매립층(74)은 상기 하부 희생 라이너(73)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 상기 하부 희생 매립층(74)은 폴리실리콘, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 하부 희생 매립층(74)은 폴리실리콘을 포함할 수 있다.
상기 하부 블로킹 층(72), 상기 하부 희생 라이너(73), 및 상기 하부 희생 매립층(74)을 형성하는 것은 다수의 박막 형성 공정 및 다수의 평탄화 공정을 포함할 수 있다. 상기 다수의 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing; CMP)공정, 에치-백(etch-back)공정, 또는 이들의 조합을 포함할 수 있다. 상기 하부 희생 라이너(73)는 상기 하부 희생 매립층(74)의 측면 및 바닥을 감쌀 수 있다. 상기 하부 블로킹 층(72)은 상기 하부 희생 라이너(73)의 외측면 및 바닥을 감쌀 수 있다. 상기 하부 블로킹 층(72)은 상기 다수의 하부 채널 홀(71)의 내벽들에 직접적으로 접촉될 수 있다. 상기 하부 블로킹 층(72)은 상기 다수의 하부 절연층(61), 상기 다수의 하부 희생층(62), 상기 지지대(50), 상기 몰드 층(29), 및 상기 매립 도전층(25)에 직접적으로 접촉될 수 있다.
도 3 및 도 10을 참조하면, 상기 예비 하부 적층 구조체(60T) 상에 다수의 상부 절연층(161) 및 다수의 상부 희생층(162)이 번갈아 가며 반복적으로 적층된 예비 상부 적층 구조체(160T)가 형성될 수 있다. 상기 예비 하부 적층 구조체(60T) 및 상기 예비 상부 적층 구조체(160T) 사이에 계면(S1)이 형성될 수 있다. 상기 예비 상부 적층 구조체(160T) 상에 마스크 패턴(169)이 형성될 수 있다. 패터닝 공정을 이용하여 상기 예비 상부 적층 구조체(160T)를 관통하는 다수의 상부 채널홀(171)이 형성될 수 있다.
상기 다수의 상부 절연층(161)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연물을 포함할 수 있다. 상기 다수의 상부 절연층(161)은 상기 다수의 하부 절연층(61)과 실질적으로 동일한 물질을 포함할 수 있다. 상기 다수의 상부 희생층(162)은 상기 다수의 상부 절연층(161)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 상기 다수의 상부 희생층(162)은 상기 다수의 하부 희생층(62)과 실질적으로 동일한 물질을 포함할 수 있다. 예를들면, 상기 다수의 상부 절연층(161)은 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 다수의 상부 희생층(162)은 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 예비 상부 적층 구조체(160T)의 최하층은 상기 다수의 상부 절연층(161)의 최하층일 수 있으며, 상기 예비 상부 적층 구조체(160T)의 최상층은 상기 다수의 상부 절연층(161)의 최상층일 수 있다. 상기 다수의 상부 절연층(161)의 최하층은 상기 다수의 하부 절연층(61)의 최상층 상에 직접적으로 접촉될 수 있다. 상기 다수의 하부 절연층(61)의 최상층 및 상기 다수의 상부 절연층(161)의 최하층 사이에 상기 계면(S1)이 형성될 수 있다. 상기 다수의 상부 채널홀(171)의 각각은 상기 계면(S1)보다 낮은 레벨에 침투될 수 있다.
도 11 및 도 12는 도 10의 일부분(E1)을 상세히 보여주는 부분확대도들이다. 도 11을 참조하면, 상부 채널홀(171)의 중심은 하부 채널홀(71)의 중심과 수직 정렬될 수 있다. 상기 상부 채널홀(171)의 바닥에 상기 하부 희생 매립층(74)이 노출될 수 있다. 상기 상부 채널홀(171)의 바닥은 상기 하부 희생 매립층(74)의 상단보다 낮은 레벨에 형성될 수 있다.
도 12를 참조하면, 상부 채널홀(171)의 중심은 하부 채널홀(71)의 중심과 어긋날 수 있다. 상기 상부 채널홀(171)의 바닥에 상기 하부 희생 매립층(74), 상기 하부 희생 라이너(73), 및 상기 하부 블로킹 층(72)이 노출될 수 있다.
도 14 및 도 15는 도 13의 일부분(E1)을 상세히 보여주는 부분확대도들이다. 도 3, 도 13, 및 도 14를 참조하면, 상기 다수의 상부 채널홀(171) 내에 상부 블로킹 층(172), 상부 희생 라이너(173), 및 상부 채널 희생층(174)이 형성될 수 있다. 상기 상부 블로킹 층(172)의 하단은 상기 하부 블로킹 층(72)의 최상단보다 낮은 레벨에 형성될 수 있다.
상기 상부 블로킹 층(172)은 상기 다수의 상부 채널홀(171)의 측벽 및 바닥을 실질적으로 콘포말(conformal)하게 덮을 수 있다. 상기 상부 블로킹 층(172)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물, 또는 이들의 조합을 포함할 수 있다. 상기 상부 블로킹 층(172)은 상기 하부 블로킹 층(72)과 동일한 물질을 포함할 수 있다. 예를들면, 상기 하부 블로킹 층(72) 및 상기 상부 블로킹 층(172)은 실리콘 산화물을 포함할 수 있다.
상기 상부 희생 라이너(173)는 상기 상부 블로킹 층(172)의 표면을 실질적으로 콘포말하게 덮을 수 있다. 상기 상부 희생 라이너(173)는 상기 상부 블로킹 층(172) 및 상기 상부 채널 희생층(174)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 상기 상부 희생 라이너(173)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물, 또는 이들의 조합을 포함할 수 있다. 상기 상부 희생 라이너(173)는 상기 하부 희생 라이너(73)와 동일한 물질을 포함할 수 있다. 예를들면, 상기 하부 희생 라이너(73) 및 상기 상부 희생 라이너(173)는 실리콘 질화물을 포함할 수 있다.
상기 상부 채널 희생층(174)은 상기 상부 희생 라이너(173)의 표면을 실질적으로 콘포말하게 덮을 수 있다. 상기 상부 채널 희생층(174)은 상기 상부 희생 라이너(173)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 상기 상부 채널 희생층(174)은 폴리실리콘, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 상기 상부 채널 희생층(174)은 상기 하부 희생 매립층(74)과 동일한 물질을 포함할 수 있다. 예를들면, 상기 하부 희생 매립층(74) 및 상기 상부 채널 희생층(174)은 폴리실리콘을 포함할 수 있다.
도 15를 참조하면, 상부 블로킹 층(172)은 상기 하부 블로킹 층(72) 및 상기 하부 희생 라이너(73)에 직접적으로 접촉될 수 있다.
도 17 및 도 18은 도 16의 일부분(E1)을 상세히 보여주는 부분확대도들이다. 도 3, 도 16, 도 17, 및 도 18을 참조하면, 이방성 식각 공정을 이용하여 상기 다수의 상부 채널홀(171)의 바닥들에 상기 하부 희생 매립층(74)이 노출될 수 있다. 상기 다수의 상부 채널홀(171)의 측벽들에 상기 상부 블로킹 층(172) 및 상기 상부 희생 라이너(173)가 노출될 수 있다. 상기 상부 채널 희생층(174)은 상기 다수의 상부 채널홀(171)의 측벽들 상에 보존될 수 있다.
도 20 및 도 21은 도 19의 일부분(E1)을 상세히 보여주는 부분확대도들이다. 도 3, 도 19, 도 20, 및 도 21을 참조하면, 등방성 식각 공정을 이용하여 상기 다수의 상부 채널홀(171)의 측벽들에 노출된 상기 상부 희생 라이너(173)를 부분적으로 제거하여 다수의 제1 갭 영역(173G)이 형성될 수 있다. 상기 다수의 제1 갭 영역(173G)에 의하여 상기 상부 블로킹 층(172)이 부분적으로 노출될 수 있다. 상기 다수의 제1 갭 영역(173G)의 최상단은 상기 예비 하부 적층 구조체(60T) 및 상기 예비 상부 적층 구조체(160T) 사이의 상기 계면(S1)보다 높은 레벨에 형성될 수 있다.
도 3 및 도 22를 참조하면, 등방성 식각 공정을 이용하여 상기 상부 블로킹 층(172)을 부분적으로 제거하여 부분 확장부(171EH)가 형성될 수 있다.
도 23 및 도 24는 도 22의 일부분(E1)을 상세히 보여주는 부분확대도들이다. 도 23을 참조하면, 상기 부분 확장부(171EH)의 최상단은 상기 예비 하부 적층 구조체(60T) 및 상기 예비 상부 적층 구조체(160T) 사이의 상기 계면(S1)보다 높은 레벨에 형성될 수 있다. 상기 상부 블로킹 층(172)의 최하단은 상기 계면(S1)보다 높은 레벨에 보존될 수 있다.
상기 상부 블로킹 층(172)을 부분적으로 제거하는 동안 상기 다수의 상부 절연층(161) 중 최하층, 상기 다수의 하부 절연층(61) 중 최상층, 및 상기 하부 블로킹 층(72)이 부분적으로 제거될 수 있다. 상기 부분 확장부(171EH)의 수평 폭은 인접한 상부 채널홀(171)의 수평 폭보다 넓을 수 있으며, 상기 부분 확장부(171EH)의 수평 폭은 인접한 하부 채널홀(71)의 수평 폭보다 넓을 수 있다. 상기 부분 확장부(171EH)의 최하단은 상기 계면(S1)보다 낮은 레벨에 형성될 수 있다. 상기 하부 블로킹 층(72)의 최상단은 상기 계면(S1)보다 낮은 레벨에 보존될 수 있다.
도 24를 참조하면, 상기 하부 블로킹 층(72)의 최상단은 상기 계면(S1)과 실질적으로 동일한 레벨에 보존될 수 있다. 상기 하부 블로킹 층(72)의 상면 중 일부는 상기 계면(S1)보다 낮은 레벨에 형성될 수 있다.
도 25 내지 도 27은 상기 반도체 소자의 형성 방법을 설명하기 위한 부분확대도들이다. 도 25를 참조하면, 일 실시예에서, 상부 채널홀(171)의 바닥에 하부 희생 매립층(74)이 노출된 후, 상부 채널 희생층(174) 및 상기 하부 희생 매립층(74) 내에 표면 산화층(1740)이 형성될 수 있다. 상기 표면 산화층(1740)을 형성하는 것은 열 산화 방법, 플라즈마 산화 방법, 또는 이들의 조합을 포함할 수 있다.
도 26을 참조하면, 상기 상부 채널홀(171)의 측벽에 노출된 상부 희생 라이너(173)를 부분적으로 제거하여 제1 갭 영역(173G)이 형성될 수 있다.
도 27을 참조하면, 등방성 식각 공정을 이용하여 상부 블로킹 층(172)을 부분적으로 제거하여 부분 확장부(171EH)가 형성될 수 있다. 상기 상부 블로킹 층(172)을 부분적으로 제거하는 동안 상기 표면 산화층(1740)이 제거될 수 있다.
도 29 및 도 30은 도 28의 일부분(E1)을 상세히 보여주는 부분확대도들이다. 도 3, 도 28, 도 29, 및 도 30을 참조하면, 등방성 식각 공정을 이용하여 상기 상부 채널 희생층(174) 및 상기 하부 희생 매립층(74)이 제거될 수 있다.
도 3 및 도 31을 참조하면, 등방성 식각 공정을 이용하여 상기 상부 희생 라이너(173) 및 상기 하부 희생 라이너(73)가 제거될 수 있다. 상기 하부 채널 홀(71), 상기 부분 확장부(171EH), 및 상기 상부 채널 홀(171)은 채널 홀(70H)을 구성할 수 있다. 일 실시예에서, 상기 상부 희생 라이너(173) 및 상기 하부 희생 라이너(73)를 제거한 후, 상기 하부 블로킹 층(72) 및 상기 상부 블로킹 층(172)의 식각 손상을 회복하기 위하여 열 산화 방법, 플라즈마 산화 방법, 세정 산화(cleaning oxidation) 방법, 또는 이들의 조합과 같은 회복(recovery) 공정이 수행될 수 있다.
도 32 및 도 33은 도 31의 일부분(E1)을 상세히 보여주는 부분확대도들이다. 도 32를 참조하면, 상기 부분 확장부(171EH)는 상기 계면(S1)에 인접하게 형성될 수 있다. 상기 부분 확장부(171EH) 내에 상기 다수의 하부 절연층(61)의 최상층 및 상기 다수의 상부 절연층(161)의 최하층이 부분적으로 노출될 수 있다. 상기 부분 확장부(171EH)는 상기 하부 채널홀(71) 및 상기 상부 채널홀(171) 사이에 연통될 수 있다. 상기 하부 채널홀(71)의 측벽 상에 상기 하부 블로킹 층(72)이 보존될 수 있다. 상기 하부 블로킹 층(72)의 최상단은 상기 계면(S1)보다 낮은 레벨에 보존될 수 있다. 상기 상부 채널홀(171)의 측벽 상에 상기 상부 블로킹 층(172)이 보존될 수 있다. 상기 상부 블로킹 층(172)의 최하단은 상기 계면(S1)보다 높은 레벨에 보존될 수 있다.
도 33을 참조하면, 상기 상부 채널홀(171)의 중심은 상기 하부 채널홀(71)의 중심과 어긋나게 형성될 수 있다. 상기 부분 확장부(171EH)는 상기 하부 채널홀(71) 및 상기 상부 채널홀(171) 사이에 연통될 수 있다. 상기 하부 블로킹 층(72)의 최상단은 상기 계면(S1)과 실질적으로 동일한 레벨에 보존될 수 있다. 상기 하부 블로킹 층(72)의 상면 중 일부는 상기 계면(S1)보다 낮은 레벨에 형성될 수 있다.
도 35 내지 도 38은 도 34의 일부분(E1)을 상세히 보여주는 부분확대도들이다. 도 3, 도 34, 도 35, 및 도 36을 참조하면, 다수의 박막 형성 공정 및 평탄화 공정을 이용하여 상기 채널 홀(70H) 내에 전하 저장층(82), 터널 절연층(83), 채널 패턴(86), 및 코어 패턴(87)이 형성될 수 있다. 상기 마스크 패턴(169)은 제거될 수 있다. 상기 하부 블로킹 층(72), 상기 상부 블로킹 층(172), 상기 전하 저장층(82), 및 상기 터널 절연층(83)은 정보 저장 패턴(85)을 구성할 수 있다.
상기 코어 패턴(87)은 상기 채널 홀(70H) 내부를 채울 수 있다. 상기 채널 패턴(86)은 상기 코어 패턴(87)의 바닥 및 측면을 감쌀 수 있다. 상기 터널 절연층(83)은 상기 채널 패턴(86)의 바닥 및 외측면을 감쌀 수 있다. 상기 전하 저장층(82)은 상기 터널 절연층(83)의 바닥 및 외측면을 감쌀 수 있다. 상기 전하 저장층(82)은 상기 하부 블로킹 층(72) 및 상기 터널 절연층(83) 사이와 상기 상부 블로킹 층(172) 및 상기 터널 절연층(83) 사이에 형성될 수 있다. 상기 부분 확장부(171EH) 내에서, 상기 전하 저장층(82)은 상기 다수의 하부 절연층(61)의 최상층 및 상기 다수의 상부 절연층(161)의 최하층에 직접적으로 접촉될 수 있다.
상기 전하 저장층(82)은 실리콘 질화물을 포함할 수 있다. 상기 터널 절연층(83)은 실리콘 산화물을 포함할 수 있다. 상기 채널 패턴(86)은 폴리실리콘과 같은 반도체 층을 포함할 수 있다. 예를들면, 상기 채널 패턴(86)은 P형 폴리실리콘 층을 포함할 수 있다. 상기 코어 패턴(87)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연층을 포함할 수 있다. 일 실시예에서, 상기 코어 패턴(87)은 생략될 수 있다. 상기 채널 패턴(86)은 상기 다수의 하부 채널홀(71), 상기 부분 확장부(171EH), 및 상기 다수의 상부 채널홀(171)의 내부를 채울 수 있다.
도 37을 참조하면, 일 실시예에서, 상기 전하 저장층(82)을 형성하기 전에 내측 블로킹 층(272)이 형성될 수 있다. 상기 내측 블로킹 층(272)은 상기 채널 홀(70H)의 측벽 및 바닥을 실질적으로 콘포말(conformal)하게 덮을 수 있다. 상기 내측 블로킹 층(272)은 상기 하부 블로킹 층(72) 및 상기 상부 블로킹 층(172)의 측면들을 덮을 수 있다. 상기 부분 확장부(171EH) 내에서, 상기 내측 블로킹 층(272)은 상기 다수의 하부 절연층(61)의 최상층 및 상기 다수의 상부 절연층(161)의 최하층에 직접적으로 접촉될 수 있다. 상기 내측 블로킹 층(272)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물, 또는 이들의 조합을 포함할 수 있다. 상기 내측 블로킹 층(272)은 상기 상부 블로킹 층(172) 및 상기 하부 블로킹 층(72)과 동일한 물질을 포함할 수 있다. 예를들면, 상기 내측 블로킹 층(272), 상기 상부 블로킹 층(172), 및 상기 하부 블로킹 층(72)은 실리콘 산화물을 포함할 수 있다.
일 실시예에서, 상기 내측 블로킹 층(272)을 형성하기 전에, 상기 상부 블로킹 층(172) 및 상기 하부 블로킹 층(72)은 제거될 수 있다.
도 38을 참조하면, 상기 내측 블로킹 층(272) 상에 전하 저장층(82), 터널 절연층(83), 채널 패턴(86), 및 코어 패턴(87)이 차례로 형성될 수 있다. 상기 전하 저장층(82)은 상기 내측 블로킹 층(272) 상을 실질적으로 콘포말(conformal)하게 덮을 수 있다. 상기 터널 절연층(83)은 상기 전하 저장층(82) 상을 실질적으로 콘포말하게 덮을 수 있다. 상기 채널 패턴(86)은 상기 터널 절연층(83) 상을 실질적으로 콘포말하게 덮을 수 있다.
도 10 내지 도 38을 다시 한번 참조하면, 본 개시의 실시예에 따른 반도체 소자의 형성 방법은 상기 상부 블로킹 층(172)을 부분적으로 제거하는 공정을 포함한다. 상기 상부 블로킹 층(172)의 최하단은 상기 예비 하부 적층 구조체(60T) 및 상기 예비 상부 적층 구조체(160T) 사이의 상기 계면(S1)보다 높은 레벨에 형성될 수 있다. 상기 상부 블로킹 층(172)은 상기 하부 블로킹 층(72)과 이격될 수 있다. 상기 상부 블로킹 층(172)을 부분적으로 제거하는 공정이 수행되는 동안, 상기 계면(S1)에 인접한 상기 다수의 상부 절연층(161) 중 최하층, 상기 다수의 하부 절연층(61) 중 최상층, 및 상기 하부 블로킹 층(72)의 상부 영역이 부분적으로 제거되어 상기 부분 확장부(171EH)가 형성될 수 있다. 상기 부분 확장부(171EH)의 수평 폭은 인접한 상기 상부 채널 홀(171)의 수평 폭보다 넓을 수 있으며, 상기 부분 확장부(171EH)의 수평 폭은 인접한 상기 하부 채널 홀(71)의 수평 폭보다 넓을 수 있다. 상기 부분 확장부(171EH) 및 상기 상부 블로킹 층(172)의 구성은 상기 내측 블로킹 층(272), 상기 전하 저장층(82), 상기 터널 절연층(83), 및 상기 채널 패턴(86)의 균일하고 연속적인 형성에 유리하게 작용할 수 있다.
도 3 및 도 39를 참조하면, 상기 다수의 상부 채널홀(171) 내에 다수의 패드(88)가 형성될 수 있다. 상기 다수의 패드(88) 및 상기 예비 상부 적층 구조체(160T) 상에 제1 층간 절연층(89)이 형성될 수 있다. 상기 제1 층간 절연층(89), 상기 예비 상부 적층 구조체(160T), 상기 예비 하부 적층 구조체(60T), 상기 지지대(50), 및 상기 몰드 층(29)을 관통하여 상기 매립 도전층(25)을 노출하는 분리 트렌치(91)가 형성될 수 있다. 상기 몰드 층(29)을 제거하고 대체 도전성 라인(93)이 형성될 수 있다. 상기 분리 트렌치(91)의 바닥에 노출된 상기 매립 도전층(25) 내에 불순물 영역(94)이 형성될 수 있다. 상기 다수의 하부 희생층(62) 및 상기 다수의 상부 희생층(162)을 제거하고 다수의 하부 도전층(95) 및 다수의 상부 도전층(195)이 형성될 수 있다. 상기 분리 트렌치(91)의 측벽 상에 절연 스페이서(97)가 형성될 수 있다. 상기 분리 트렌치(91)의 내부를 채우고 상기 불순물 영역(94)에 접촉된 트렌치 매립층(98)이 형성될 수 있다.
상기 다수의 패드(88)의 각각은 상기 채널 패턴(86)에 직접적으로 접촉될 수 있다. 상기 다수의 패드(88)는 폴리실리콘과 같은 반도체 층을 포함할 수 있다. 예를들면, 상기 다수의 패드(88)는 N형 폴리실리콘 층을 포함할 수 있다. 일 실시예에서, 상기 다수의 패드(88)의 각각은 드레인 영역의 역할을 할 수 있다. 일 실시예에서, 상기 다수의 패드(88)는 금속 실리사이드, 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합과 같은 도전층을 포함할 수 있다. 상기 정보 저장 패턴(85), 상기 채널 패턴(86), 상기 코어 패턴(87), 및 상기 패드(88)는 채널 구조체(70)를 구성할 수 있다.
상기 대체 도전성 라인(93)은 상기 정보 저장 패턴(85)의 측면을 관통하여 상기 채널 패턴(86)에 접촉될 수 있다. 상기 대체 도전성 라인(93)은 상기 채널 패턴(86)의 측면에 직접적으로 접촉될 수 있다. 상기 대체 도전성 라인(93)은 N형 또는 P형 폴리실리콘과 같은 도전물을 포함할 수 있다. 일 실시예에서, 상기 대체 도전성 라인(93)은 금속, 금속 실리사이드, 금속 질화물, 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 상기 불순물 영역(94)은 N형 불순물들을 포함할 수 있다.
상기 다수의 하부 도전층(95) 및 상기 다수의 상부 도전층(195)은 금속, 금속 실리사이드, 금속 질화물, 금속 산화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전층을 포함할 수 있다. 번갈아 가며 반복적으로 적층된 상기 다수의 하부 절연층(61) 및 상기 다수의 하부 도전층(95)은 하부 적층 구조체(60)를 구성할 수 있다. 번갈아 가며 반복적으로 적층된 상기 다수의 상부 절연층(161) 및 상기 다수의 상부 도전층(195)은 상부 적층 구조체(160)를 구성할 수 있다. 상기 다수의 하부 도전층(95) 및 상기 다수의 상부 도전층(195)은 금속, 금속 실리사이드, 금속 질화물, 금속 산화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다.
상기 절연 스페이서(97)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물, 고-유전물, 또는 이들의 조합을 포함할 수 있다. 상기 트렌치 매립층(98)은 금속, 금속 실리사이드, 금속 질화물, 금속 산화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전층을 포함할 수 있다. 일 실시예에서, 상기 트렌치 매립층(98)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물, 고-유전물, 또는 이들의 조합과 같은 절연층을 포함할 수 있다.
도 1 및 도 3을 다시 한번 참조하면, 상기 제1 층간 절연층(89) 상에 제2 층간 절연층(102)이 형성될 수 있다. 상기 제2 층간 절연층(102) 및 상기 제1 층간 절연층(89)을 관통하여 상기 다수의 패드(88)에 접촉된 다수의 서브-비트 플러그(103)가 형성될 수 있다. 상기 제2 층간 절연층(102) 상에 제3 층간 절연층(104)이 형성될 수 있다. 상기 제3 층간 절연층(104) 내에 상기 다수의 서브-비트 플러그(103)에 접촉된 다수의 서브-비트 라인(105)이 형성될 수 있다. 상기 제3 층간 절연층(104) 상에 제4 층간 절연층(106)이 형성될 수 있다. 상기 제4 층간 절연층(106)을 관통하여 상기 다수의 서브-비트 라인(105)에 접촉된 비트 플러그(107)가 형성될 수 있다. 상기 제4 층간 절연층(106) 상에 상기 비트 플러그(107)에 접촉된 비트 라인(109)이 형성될 수 있다.
상기 제1 층간 절연층(89), 상기 제2 층간 절연층(102), 상기 제3 층간 절연층(104), 상기 제4 층간 절연층(106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물, 또는 이들의 조합과 같은 절연층을 포함할 수 있다. 상기 다수의 서브-비트 플러그(103), 상기 다수의 서브-비트 라인(105), 상기 다수의 비트 플러그(107), 및 상기 비트 라인(109)은 금속, 금속 실리사이드, 금속 질화물, 금속 산화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전층을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 기판 25: 매립 도전층
29: 몰드 층 29A: 하부 몰드 층
29M: 중간 몰드 층 29C: 상부 몰드 층
50: 지지대 60: 하부 적층 구조체
60T: 예비 하부 적층 구조체 61: 하부 절연층
62: 하부 희생층 70: 채널 구조체
70H: 채널 홀
71: 하부 채널 홀 72: 하부 블로킹 층
73: 하부 희생 라이너 74: 하부 희생 매립층
82: 전하 저장층 83: 터널 절연층
85: 정보 저장 패턴 86: 채널 패턴
87: 코어 패턴 88: 패드
89, 102, 104, 106: 층간 절연층 91: 분리 트렌치
93: 대체 도전성 라인 94: 불순물 영역
95: 하부 도전층 97: 절연 스페이서
98: 트렌치 매립층
103: 서브-비트 플러그(sub-bit plug)
105: 서브-비트 라인(sub-bit line)
107: 비트 플러그(bit plug) 109: 비트 라인(bit line)
112: 선택 라인 분리 패턴 160: 상부 적층 구조체
160T: 예비 상부 적층 구조체 161: 상부 절연층
162: 상부 희생층 171: 상부 채널 홀
171EH: 부분 확장부 172: 상부 블로킹 층
173: 상부 희생 라이너 174: 상부 채널 희생층
195: 상부 도전층 213: 소자 분리 층
215: 트랜지스터 217: 하부 층간 절연층
219: 주변 회로 배선 272: 내측 블로킹 층
372: 외측 블로킹 층 1740: 표면 산화층

Claims (10)

  1. 기판 상에 다수의 하부 절연층 및 다수의 하부 도전층이 번갈아 적층된 하부 적층 구조체;
    상기 하부 적층 구조체 상에 다수의 상부 절연층 및 다수의 상부 도전층이 번갈아 적층된 상부 적층 구조체;
    상기 상부 적층 구조체 및 상기 하부 적층 구조체를 관통하는 채널 홀; 및
    상기 채널 홀 내의 채널 구조체를 포함하되,
    상기 채널 홀은
    상기 하부 적층 구조체 내의 하부 채널 홀;
    상기 상부 적층 구조체 내의 상부 채널 홀; 및
    상기 하부 적층 구조체 및 상기 상부 적층 구조체 사이의 계면에 인접하고 상기 하부 채널 홀 및 상기 상부 채널 홀에 연통된 부분 확장부를 포함하며,
    상기 부분 확장부의 수평 폭은 인접한 상기 상부 채널 홀보다 넓고,
    상기 부분 확장부의 수평 폭은 상기 다수의 상부 도전층 중 최하층을 관통하는 부분의 상기 상부 채널 홀보다 넓고,
    상기 부분 확장부의 수평 폭은 인접한 상기 하부 채널 홀보다 넓고,
    상기 부분 확장부는 상기 하부 채널 홀을 향하면서 수평 폭이 점진적으로 증가하여 라운드 형상을 갖는 영역을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 부분 확장부의 최상단은 상기 계면보다 높은 레벨에 배치되고,
    상기 부분 확장부의 최상단은 상기 다수의 상부 도전층 중 최하층의 하부표면보다 낮은 레벨에 배치된 반도체 소자.
  3. 제1 항에 있어서,
    상기 부분 확장부의 최하단은 상기 계면보다 낮은 레벨에 배치된 반도체 소자.
  4. 제1 항에 있어서,
    상기 채널 구조체는
    채널 패턴;
    상기 채널 패턴의 외측을 둘러싸는 터널 절연층;
    상기 터널 절연층의 외측을 둘러싸는 전하 저장층;
    상기 전하 저장층 및 상기 하부 적층 구조체 사이의 하부 블로킹 층; 및
    상기 전하 저장층 및 상기 상부 적층 구조체 사이의 상부 블로킹 층을 포함하는 반도체 소자.
  5. 제4 항에 있어서,
    상기 상부 블로킹 층은 상기 하부 블로킹 층과 이격된 반도체 소자.
  6. 제4 항에 있어서,
    상기 부분 확장부 내의 상기 전하 저장층은 상기 다수의 상부 절연층 중 최하층에 직접적으로 접촉된 반도체 소자.
  7. 기판 상에 다수의 하부 절연층 및 다수의 하부 도전층이 번갈아 적층된 하부 적층 구조체;
    상기 하부 적층 구조체 상에 다수의 상부 절연층 및 다수의 상부 도전층이 번갈아 적층된 상부 적층 구조체;
    상기 상부 적층 구조체 및 상기 하부 적층 구조체를 관통하는 채널 홀; 및
    상기 채널 홀 내의 채널 구조체를 포함하되,
    상기 채널 홀은
    상기 하부 적층 구조체 내의 하부 채널 홀;
    상기 상부 적층 구조체 내의 상부 채널 홀; 및
    상기 하부 적층 구조체 및 상기 상부 적층 구조체 사이의 계면에 인접하고 상기 하부 채널 홀 및 상기 상부 채널 홀에 연통된 부분 확장부를 포함하며,
    상기 부분 확장부의 수평 폭은 인접한 상기 상부 채널 홀보다 넓고,
    상기 부분 확장부의 수평 폭은 상기 다수의 상부 도전층 중 최하층을 관통하는 부분의 상기 상부 채널 홀보다 넓고,
    상기 부분 확장부의 수평 폭은 인접한 상기 하부 채널 홀보다 넓고,
    상기 부분 확장부는 수평 폭이 점진적으로 증가하여 라운드 형상을 갖는 영역을 포함하고,
    상기 채널 구조체는
    채널 패턴;
    상기 채널 패턴의 외측을 둘러싸는 터널 절연층;
    상기 터널 절연층의 외측을 둘러싸는 전하 저장층;
    상기 전하 저장층 및 상기 하부 적층 구조체 사이의 하부 블로킹 층; 및
    상기 전하 저장층 및 상기 상부 적층 구조체 사이의 상부 블로킹 층을 포함하며,
    상기 부분 확장부 내의 상기 전하 저장층은 상기 다수의 하부 절연층 중 최상층에 직접적으로 접촉된 반도체 소자.
  8. 기판 상에 다수의 하부 절연층 및 다수의 하부 도전층이 번갈아 적층된 하부 적층 구조체;
    상기 하부 적층 구조체 상에 다수의 상부 절연층 및 다수의 상부 도전층이 번갈아 적층된 상부 적층 구조체;
    상기 상부 적층 구조체 및 상기 하부 적층 구조체를 관통하는 채널 홀; 및
    상기 채널 홀 내의 채널 구조체를 포함하되,
    상기 채널 구조체는
    채널 패턴;
    상기 채널 패턴의 외측을 둘러싸는 터널 절연층;
    상기 터널 절연층의 외측을 둘러싸는 전하 저장층;
    상기 전하 저장층의 외측을 둘러싸는 내측 블로킹 층;
    상기 내측 블로킹 층 및 상기 하부 적층 구조체 사이의 하부 블로킹 층; 및
    상기 내측 블로킹 층 및 상기 상부 적층 구조체 사이의 상부 블로킹 층을 포함하며,
    상기 상부 블로킹 층은 상기 하부 블로킹 층과 이격되고,
    상기 내측 블로킹층은, 상기 전하 저장층과 상기 상부 적층 구조체의 사이 및 상기 전하 저장층과 상기 하부 적층 구조체의 사이에서, 연속적으로 연장되는 반도체 소자.
  9. 제8 항에 있어서,
    상기 상부 블로킹 층의 최하단은 상기 하부 적층 구조체 및 상기 상부 적층 구조체 사이의 계면보다 높은 레벨에 배치된 반도체 소자.
  10. 기판 상에 다수의 하부 절연층 및 다수의 하부 도전층이 번갈아 적층된 하부 적층 구조체;
    상기 하부 적층 구조체 상에 다수의 상부 절연층 및 다수의 상부 도전층이 번갈아 적층된 상부 적층 구조체;
    상기 상부 적층 구조체 및 상기 하부 적층 구조체를 관통하는 채널 홀; 및
    상기 채널 홀 내의 채널 구조체를 포함하되,
    상기 채널 홀은
    상기 하부 적층 구조체 내의 하부 채널 홀;
    상기 상부 적층 구조체 내의 상부 채널 홀; 및
    상기 하부 적층 구조체 및 상기 상부 적층 구조체 사이의 계면에 인접하고 상기 하부 채널 홀 및 상기 상부 채널 홀에 연통된 부분 확장부를 포함하며,
    상기 부분 확장부의 수평 폭은 인접한 상기 상부 채널 홀보다 넓고,
    상기 부분 확장부의 수평 폭은 인접한 상기 하부 채널 홀보다 넓고,
    상기 채널 구조체는
    채널 패턴;
    상기 채널 패턴의 외측을 둘러싸는 터널 절연층;
    상기 터널 절연층의 외측을 둘러싸는 전하 저장층; 및
    상기 하부 채널 홀에서 상기 전하 저장층의 외측을 둘러싸는 하부 블로킹 층 및 상기 상부 채널 홀에서 상기 전하 저장층의 외측을 둘러싸는 상부 블로킹 층을 포함하고,
    상기 터널 절연층은 상기 하부 채널 홀과 상기 상부 채널 홀의 사이에서 연속적으로 연장되고,
    상기 하부 블로킹 층 및 상기 상부 블로킹 층은 상기 하부 채널 홀과 상기 상부 채널 홀의 사이에서 서로 이격되는 반도체 소자.
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