KR102578437B1 - 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리 및 그 제조 방법 - Google Patents

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Abstract

개선된 스택 연결 부위를 갖는 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따른 3차원 플래시 메모리는, 수평 방향으로 각각 연장 형성된 채 수직 방향으로 교번하며 적층된 복수의 워드 라인들 및 복수의 층간 절연층들을 각각 포함하는 복수의 스택 구조체들-상기 복수의 스택 구조체들은 상기 수직 방향으로 적층됨-; 및 상기 복수의 스택 구조체들을 관통하며 상기 수직 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링을 포함하고, 상기 복수의 스택 구조체들 각각에 포함되는 상기 복수의 층간 절연층은, 상기 복수의 스택 구조체들 각각 내에서 상기 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율(Lateral etch ratio)을 갖는 것을 특징으로 한다.

Description

개선된 스택 연결 부위를 갖는 3차원 플래시 메모리 및 그 제조 방법{3D FLASH MEMORY WITH IMPROVED STACK CONNECTION AND MANUFACTURING METHOD THEREOF}
아래의 실시예들은 스택 적층 공정을 이용하여 제조되는 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는, 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리 및 그 제조 방법에 대한 기술이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다. 그러나 이에 제한되거나 한정되지 않고 ONO층으로 정의되는 전하 저장막(225) 및 터널 절연막(226)은, 수직 구조체들(230)에만 포함되도록 구현될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는 수직 집적도 향상을 위해 증가된 수직 단수를 갖도록 제조되는 추세이며, 이를 위해 스택 반도체들을 적층하는 스택 적층 공정이 제안되었다.
그러나 기존의 스택 적층 공정을 통해 제조되는 3차원 플래시 메모리의 문제점을 설명하기 위한 도 3을 참조하면, 기존의 스택 적층 공정을 통해 제조되는 3차원 플래시 메모리는 스택 내 홀(Hole)의 단면적이 하단으로 갈수록 좁아져 스택 연결 부위(310)를 통해 형성되는 메모리 셀 스트링(320)에서 불량(321)이 발생되는 문제를 갖는다.
이에, 상기 문제를 해결하기 위한 기술이 요구된다.
일 실시예들은 스택 내 홀의 단면적을 조절하여 스택 연결 부위를 통해 형성되는 메모리 셀 스트링에서 불량이 발생되지 않도록 하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
일 실시예에 따르면, 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리는, 수평 방향으로 각각 연장 형성된 채 수직 방향으로 교번하며 적층된 복수의 워드 라인들 및 복수의 층간 절연층들을 각각 포함하는 복수의 스택 구조체들-상기 복수의 스택 구조체들은 상기 수직 방향으로 적층됨-; 및 상기 복수의 스택 구조체들을 관통하며 상기 수직 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링을 포함하고, 상기 복수의 스택 구조체들 각각에 포함되는 상기 복수의 층간 절연층은, 상기 복수의 스택 구조체들 각각 내에서 상기 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율(Lateral etch ratio)을 갖는 것을 특징으로 한다.
일측에 따르면, 상기 복수의 스택 구조체들 각각에 포함되는 상기 복수의 층간 절연층들은, 상기 적어도 하나의 메모리 셀 스트링 중 상기 복수의 스택 구조체들의 스택 연결 부위에 해당되는 단면적이 상기 적어도 하나의 메모리 셀 스트링 중 양단 부위에 해당되는 단면적 이상이 되도록 상기 복수의 스택 구조체들 각각 내에서 상기 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 갖는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 복수의 스택 구조체들 각각에 포함되는 상기 복수의 층간 절연층들은, 상기 복수의 스택 구조체들 각각 내에서 상기 복수의 스택 구조체들의 스택 연결 부위에 가까울수록 높은 측면 에칭 비율을 갖는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 복수의 스택 구조체들 각각에 포함되는 상기 복수의 층간 절연층들은, 상기 복수의 스택 구조체들 각각 내에서 하단으로 갈수록 높은 측면 에칭 비율을 갖는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 복수의 스택 구조체들 각각에 포함되는 상기 복수의 층간 절연층들은, 상기 복수의 스택 구조체들 각각 내에서 상기 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 갖도록 서로 상이한 조성비에 의한 구성 물질들로 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 복수의 스택 구조체들 각각에 포함되는 상기 복수의 워드 라인들은, 상기 복수의 스택 구조체들 각각 내에서 상기 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 갖는 복수의 워드 라인용 희생층들이 제거된 공간들에 형성됨에 따라, 서로 다른 프로파일(Profile)을 갖는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리의 제조 방법은, 수평 방향으로 각각 연장 형성된 채 수직 방향으로 교번하며 적층된 복수의 워드 라인들 및 복수의 층간 절연층들과, 상기 복수의 워드 라인들 및 상기 복수의 층간 절연층들을 상기 수직 방향으로 관통하는 적어도 하나의 홀(Hole)을 각각 포함하는 복수의 스택 구조체들을 준비하는 단계-상기 복수의 스택 구조체들 각각에 포함되는 상기 복수의 워드 라인들은, 상기 복수의 스택 구조체들 각각에 포함되는 복수의 워드 라인용 희생층들이 제거된 공간들에 형성됨-; 상기 복수의 스택 구조체들을 상기 수직 방향으로 적층하는 단계; 및 상기 적어도 하나의 홀 내에 어도 하나의 메모리 셀 스트링을 연장 형성하는 단계를 포함하고, 상기 준비하는 단계는, 상기 복수의 스택 구조체들 각각 내에서 상기 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율(Lateral etch ratio)을 갖는 상기 복수의 층간 절연층들이 각각 포함되는 상기 복수의 스택 구조체들을 준비하는 단계인 것을 특징으로 한다.
일측에 따르면, 상기 준비하는 단계는, 상기 적어도 하나의 홀 중 상기 복수의 스택 구조체들의 스택 연결 부위에 해당되는 단면적이 상기 적어도 하나의 홀 중 상단 부위 또는 하단 부위에 해당되는 단면적 이상이 되도록 상기 복수의 스택 구조체들 각각 내에서 상기 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 갖는 상기 복수의 층간 절연층들이 각각 포함되는 상기 복수의 스택 구조체들을 준비하는 단계인 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 준비하는 단계는, 상기 복수의 스택 구조체들 각각 내에서 상기 복수의 스택 구조체들의 스택 연결 부위에 가까울수록 높은 측면 에칭 비율을 갖는 상기 복수의 층간 절연층들이 각각 포함되는 상기 복수의 스택 구조체들을 준비하는 단계인 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 준비하는 단계는, 상기 복수의 스택 구조체들 각각 내에서 하단으로 갈수록 높은 측면 에칭 비율을 갖는 상기 복수의 층간 절연층들이 각각 포함되는 상기 복수의 스택 구조체들을 준비하는 단계인 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 준비하는 단계는, 상기 복수의 스택 구조체들 각각 내에서 상기 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 갖도록 서로 상이한 조성비에 의한 구성 물질들로 형성되는 상기 복수의 층간 절연층들이 각각 포함되는 상기 복수의 스택 구조체들을 준비하는 단계인 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 준비하는 단계는, 상기 복수의 스택 구조체들 각각 내에서 상기 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 갖는 상기 복수의 워드 라인용 희생층들이 각각 포함되는 상기 복수의 스택 구조체들을 준비하는 단계; 상기 복수의 스택 구조체들 각각 내에서 상기 적어도 하나의 홀을 통해 상기 복수의 워드 라인용 희생층들을 제거하는 단계; 및 상기 복수의 워드 라인용 희생층들이 제거된 공간들에 상기 복수의 워드 라인들을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리의 제조 방법은, 수평 방향으로 각각 연장 형성된 채 수직 방향으로 교번하며 적층된 복수의 워드 라인용 희생층들 및 복수의 층간 절연층들과, 상기 복수의 워드 라인용 희생층들 및 상기 복수의 층간 절연층들을 상기 수직 방향으로 관통하는 적어도 하나의 홀(Hole)을 각각 포함하는 복수의 스택 구조체들을 준비하는 단계; 상기 복수의 스택 구조체들을 상기 수직 방향으로 적층하는 단계; 상기 적어도 하나의 홀을 통해 상기 복수의 워드 라인용 희생층들을 제거하는 단계; 상기 복수의 워드 라인용 희생층들이 제거된 공간들에 복수의 워드 라인들을 형성하는 단계; 및 상기 적어도 하나의 홀 내에 적어도 하나의 메모리 셀 스트링을 연장 형성하는 단계를 포함하고, 상기 준비하는 단계는, 상기 복수의 스택 구조체들 각각 내에서 상기 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율(Lateral etch ratio)을 갖는 상기 복수의 층간 절연층들이 각각 포함되는 상기 복수의 스택 구조체들을 준비하는 단계인 것을 특징으로 한다.
일측에 따르면, 상기 준비하는 단계는, 상기 복수의 스택 구조체들 각각 내에서 상기 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 갖는 상기 복수의 워드 라인용 희생층들이 각각 포함되는 상기 복수의 스택 구조체들을 준비하는 단계인 것을 특징으로 할 수 있다.
일 실시예들은 스택 내 홀의 단면적을 조절하여 스택 연결 부위를 통해 형성되는 메모리 셀 스트링에서 불량이 발생되지 않도록 하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 기존의 스택 적층 공정을 통해 제조되는 3차원 플래시 메모리의 문제점을 설명하기 위한 도면이다.
도 4a 내지 4b는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 6a 내지 6c는 도 5에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위해 3차원 플래시 메모리를 나타낸 측면 단면도이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
이하, 3차원 플래시 메모리를 나타낸 측면 단면도에서는 설명의 편의를 위해 적어도 하나의 메모리 셀 스트링의 하부에 위치하는 소스 라인 등의 구성요소가 생략된 채 3차원 플래시 메모리가 도시 및 설명될 수 있다. 그러나 후술되는 3차원 플래시 메모리는 이에 제한되거나 한정되지 않고 도 2를 참조하여 도시된 기존의 3차원 플래시 메모리의 구조에 기초하여 추가적인 구성요소를 더 포함할 수 있다.
도 4a 내지 4b는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 4a 내지 4b를 참조하면, 3차원 플래시 메모리(400)는 스택 적층 공정을 통해 제조되므로, 복수의 스택 구조체들(410, 420)이 적층된 구조를 가지며 복수의 스택 구조체들(410, 420)을 관통하며 수직 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링(430)을 포함할 수 있다.
여기서, 복수의 스택 구조체들(410, 420) 각각은, 복수의 워드 라인들(411, 421) 및 복수의 층간 절연층들(412, 422)을 포함할 수 있다.
복수의 스택 구조체들(410, 420) 각각에 포함되는 복수의 워드 라인들(411, 421)은 수평 방향으로 연장 형성된 채 수직 방향으로 순차적으로 적층되며, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)로 형성되어 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(이하, 메모리 동작은 판독 동작, 프로그램 동작 및 소거 동작을 포함함)이 수행되도록 할 수 있다.
이러한 복수의 워드 라인들(411, 421)의 상단에는 SSL(String Selection Line)(미도시)이 배치될 수 있으며, 하단에는 GSL(Ground Selection Line)(미도시)이 배치될 수 있다.
복수의 스택 구조체들(410, 420) 각각에 포함되는 복수의 층간 절연층들(412, 422)은 복수의 워드 라인들(411, 421)의 사이에 수평 방향으로 연장되며 SiO2 또는 Si3N4 등의 절연 물질로 형성될 수 있다.
이에, 복수의 워드 라인들(411, 421) 및 복수의 층간 절연층들(412, 422)은 복수의 스택 구조체들(410, 420) 각각 내에서 수직 방향으로 교번하며 적층될 수 있다.
적어도 하나의 메모리 셀 스트링(430)은 복수의 스택 구조체들(410, 420)을 관통하며 수직 방향으로 연장 형성되는 가운데, 채널층(미도시) 및 전하 저장층(미도시)을 포함함으로써, 복수의 워드 라인들(411, 421)에 대응하는 복수의 메모리 셀들을 구성할 수 있다.
채널층은 수직 방향으로 연장되며 단결정질의 실리콘(Single crystal silicon) 또는 다결정 실리콘(Poly-silicon)으로 형성된 채, 복수의 워드 라인들(411, 421), SSL, GSL, 비트 라인을 통해 인가되는 전압에 의해 전하 또는 홀을 전하 저장층으로 전달할 수 있다. 이러한 채널층은 내부가 빈 마카로니 형태로 구성됨에 따라 그 내부에 산화물(Oxide)의 매립막을 포함할 수 있다.
전하 저장층은 채널층을 감싸도록 연장 형성된 채, 복수의 워드 라인들(411, 421)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예를 들어, 전하들의 분극 상태)를 유지하는 구성요소로서, 복수의 워드 라인들(411, 421)에 대응하는 영역들로 구분되며 채널층과 함께 복수의 메모리 셀들을 구성하여 3차원 플래시 메모리(400)에서 데이터 저장소의 역할을 할 수 있다. 일례로, 전하 저장층으로는 ONO(Oxide-Nitride-Oxide)층 또는 강유전체층이 사용될 수 있다.
이와 같은 구조의 3차원 플래시 메모리(400)에서는 적어도 하나의 메모리 셀 스트링(430)이 형성되는 적어도 하나의 홀(Hole)의 단면적을 조절하기 위하여, 복수의 스택 구조체들(410, 420) 각각에 포함되는 복수의 층간 절연층들(412, 422)이 복수의 스택 구조체들(410, 420) 각각 내에서 수직 방향으로의 높이에 따라 서로 다른 에칭 비율(Lateral etch ratio; E/R)를 가질 수 있다.
보다 상세하게, 복수의 스택 구조체들(410, 420) 각각에 포함되는 복수의 층간 절연층들(412, 422)은, 적어도 하나의 메모리 셀 스트링(430) 중 복수의 스택 구조체들(410, 420)의 스택 연결 부위에 해당되는 단면적(431)이 적어도 하나의 메모리 셀 스트링(430) 중 양단 부위에 해당되는 단면적(432, 433) 이상이 되도록 복수의 스택 구조체들(410, 420) 각각 내에서 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 가질 수 있다.
예를 들어, 복수의 스택 구조체들(410, 420) 각각에 포함되는 복수의 층간 절연층들(412, 422)은, 복수의 스택 구조체들(410, 420) 각각 내에서 복수의 스택 구조체들(410, 420)의 스택 연결 부위(440)에 가까울수록 높은 측면 에칭 비율을 가질 수 있다. 보다 구체적인 예를 들면, 도 4a에 도시된 바와 같이, 상단 스택 구조체(410)에 포함되는 층간 절연층들(412)은 스택 연결 부위(440)에 가까울수록 높은 측면 에칭 비율을 갖고, 하단 스택 구조체(420)에 포함되는 층간 절연층들(422) 역시 스택 연결 부위(440)에 가까울수록 높은 측면 에칭 비율을 가질 수 있다.
다른 예들 들면, 도 4b에 도시된 바와 같이, 복수의 스택 구조체들(410, 420) 각각에 포함되는 복수의 층간 절연층들(412, 422)은, 복수의 스택 구조체들(410, 420) 각각 내에서 하단으로 갈수록 높은 측면 에칭 비율을 가질 수 있다. 보다 구체적인 예를 들면, 도 4b에 도시된 바와 같이, 상단 스택 구조체(410)에 포함되는 층간 절연층들(412)은 하단으로 갈수록 높은 측면 에칭 비율을 갖고, 하단 스택 구조체(420)에 포함되는 층간 절연층들(422) 역시 하단으로 갈수록 높은 측면 에칭 비율을 가질 수 있다.
이상 설명된 층간 절연층들(412, 422)이 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 갖는 것은, 일정 영역 단위로 구분될 수 있다. 일례로, 스택 구조체(410, 420) 내에서 상단 영역에 해당되는 층간 절연층들은 제1 측면 에칭 비율(예컨대, A)을 가질 수 있고, 중단 영역에 해당되는 층간 절연층들은 제2 측면 에칭 비율(예컨대, B)를 가질 수 있으며, 하단 영역에 해당되는 층간 절연층들은 제3 측면 에칭 비율(예컨대, C)를 가질 수 있다. 즉, 층간 절연층들(412, 422)은 동일한 영역 내에서는 동일한 측면 에칭 비율을 가지며, 상이한 영역들에서 서로 상이한 측면 에칭 비율을 가질 수 있다.
이처럼 복수의 스택 구조체들(410, 420) 각각에 포함되는 복수의 층간 절연층들(412, 422)이 복수의 스택 구조체들(410, 420) 각각 내에서 수직 방향으로의 높이에 따라 서로 다른 에칭 비율을 갖는 것은, 복수의 층간 절연층들(412, 422)이 수직 방향으로의 높이에 따라 서로 상이한 조성비에 의한 구성 물질로 형성되는 것으로 달성될 수 있다. 즉, 복수의 스택 구조체들(410, 420) 각각에 포함되는 복수의 층간 절연층들(412, 422)은 복수의 스택 구조체들(410, 420) 각각 내에서 수직 방향으로의 높이에 따라 서로 다른 에칭 비율을 갖도록 서로 상이한 조성비에 의한 구성 물질로 형성될 수 있다.
예를 들어, 절연층을 구성하는 구성 물질이 SiO2인 경우, SiO2의 공유 결합을 깨뜨리게 되면 측면 에칭 비율이 증가할 수 있다. 이에, 복수의 층간 절연층들(412, 422) 중 가장 낮은 측면 에칭 비율을 갖는 절연층은 깨지지 않은 공유 결합을 갖도록 형성되고(예컨대, SiO2), 높은 측면 에칭 비율을 갖는 절연층은 깨진 공유 결합을 갖도록 형성될 수 있다(예컨대, SiO1.5 등).
마찬가지로 설명된 층간 절연층들(412, 422)이 수직 방향으로의 높이에 따라 서로 상이한 조성비에 의한 구성 물질로 형성되는 것은, 일정 영역 단위로 구분될 수 있다. 일례로, 스택 구조체(410, 420) 내에서 상단 영역에 해당되는 층간 절연층들은 제1 측면 에칭 비율(예컨대, A)을 갖도록 하는 제1 조성비에 의한 구성 물질로 형성될 수 있고, 중단 영역에 해당되는 층간 절연층들은 제2 측면 에칭 비율(예컨대, B)를 갖도록 제2 조성비에 의한 구성 물질로 형성될 수 있으며, 하단 영역에 해당되는 층간 절연층들은 제3 측면 에칭 비율(예컨대, C)를 갖도록 제3 조성비에 의한 구성 물질로 형성될 수 있다. 즉, 층간 절연층들(412, 422)은 동일한 영역 내에서는 동일한 조성비에 의한 구성 물질로 형성될 수 있으며, 상이한 영역들에서 서로 상이한 조성비에 의한 구성 물질로 형성될 수 있다.
이처럼 복수의 층간 절연층들(412, 422)은, 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 갖는 특징을 통해, 서로 다른 프로파일(Profile)을 갖게 될 수 있다. 예를 들어, 복수의 층간 절연층들(412, 422)은 복수의 스택 구조체들(410, 420) 각각 내에서 스택 연결 부위(440)에 가까울수록 높은 측면 에칭 비율을 갖는 특징을 토대로, 스택 연결 부위(440)에 가까울수록 적어도 하나의 메모리 셀 스트링(430)을 향한 측면 연장 길이가 짧은 프로파일을 갖게 될 수 있다.
반면에, 복수의 층간 절연층들(412, 422)은 복수의 스택 구조체들(410, 420) 각각 내에서 하단으로 갈수록 높은 측면 에칭 비율을 갖는 경우, 수직 방향으로의 높이에 따라 동일한 프로파일을 가질 수 있다.
이상, 3차원 플래시 메모리(400)에서 층간 절연층들(412, 422)이 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 갖는 것만이 설명되었으나, 이에 제한되거나 한정되지 않고 복수의 스택 구조체들(410, 420) 각각에 포함되는 복수의 워드 라인들(411, 421)이 형성되는데 활용되는 복수의 워드 라인용 희생층들(미도시) 역시, 복수의 스택 구조체들(410, 420) 각각 내에서 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 가질 수 있다. 마찬가지로, 복수의 스택 구조체들(410, 420) 각각에 포함되는 복수의 워드 라인용 희생층들은, 적어도 하나의 메모리 셀 스트링(430) 중 복수의 스택 구조체들(410, 420)의 스택 연결 부위에 해당되는 단면적(431)이 적어도 하나의 메모리 셀 스트링(430) 중 양단 부위에 해당되는 단면적(432, 433) 이상이 되도록 복수의 스택 구조체들(410, 420) 각각 내에서 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 가질 수 있다. 예를 들어, 복수의 스택 구조체들(410, 420) 각각에 포함되는 복수의 워드 라인용 희생층들은, 복수의 스택 구조체들(410, 420) 각각 내에서 복수의 스택 구조체들(410, 420)의 스택 연결 부위(440)에 가까울수록 높은 측면 에칭 비율을 갖거나, 다른 예를 들면, 복수의 스택 구조체들(410, 420) 각각에 포함되는 복수의 워드 라인용 희생층들은, 복수의 스택 구조체들(410, 420) 각각 내에서 하단으로 갈수록 높은 측면 에칭 비율을 가질 수 있다. 이를 위해 복수의 스택 구조체들(410, 420) 각각에 포함되는 복수의 워드 라인용 희생층들은, 복수의 스택 구조체들(410, 420) 각각 내에서 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 갖도록 서로 상이한 조성비에 의한 구성 물질들로 형성될 수 있다.
이처럼 복수의 워드 라인용 희생층들이 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 갖는 특징을 통해, 복수의 워드 라인들(411, 421)은 서로 다른 프로파일(Profile)을 갖게 될 수 있다. 예를 들어, 복수의 워드 라인용 희생층들이 복수의 스택 구조체들(410, 420) 각각 내에서 스택 연결 부위(440)에 가까울수록 높은 측면 에칭 비율을 갖게 됨에 따라, 복수의 워드 라인용 희생층들이 제거된 공간들에 형성되는 복수의 워드 라인들(411, 421)은 스택 연결 부위(440)에 가까울수록 적어도 하나의 메모리 셀 스트링(430)을 향한 측면 연장 길이가 짧은 프로파일을 갖게 될 수 있다.
반면에, 복수의 워드 라인용 희생층들이 복수의 스택 구조체들(410, 420) 각각 내에서 하단으로 갈수록 높은 측면 에칭 비율을 갖는 경우, 복수의 워드 라인용 희생층들이 제거된 공간들에 형성되는 복수의 워드 라인들(411, 421)은 수직 방향으로의 높이에 따라 동일한 프로파일을 가질 수 있다.
또한, 복수의 스택 구조체들(410, 420) 각각에 포함되는 복수의 워드 라인들(411, 421)이 복수의 워드 라인용 희생층들을 이용하여 제조되는 대신에, 단순 적층되어 제조되는 경우에는, 복수의 스택 구조체들(410, 420) 각각에 포함되는 복수의 워드 라인들(411, 421) 역시 복수의 스택 구조체들(410, 420) 각각 내에서 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 가질 수 있다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 6a 내지 6c는 도 5에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위해 3차원 플래시 메모리를 나타낸 측면 단면도이다. 이하, 설명되는 제조 방법을 수행하는 주체는 자동화 및 기계화된 제조 시스템이며, 제조 방법을 통해 제조 완료되는 3차원 플래시 메모리는 도 4에 도시된 구조를 갖게 될 수 있다.
도 5를 참조하면, 단계(S510)에서 제조 시스템은, 도 6a와 같이 복수의 스택 구조체들(610, 620)을 준비할 수 있다.
여기서, 복수의 스택 구조체들(610, 620) 각각은 수평 방향으로 연장 형성된 채 수직 방향으로 교번하며 적층된 복수의 워드 라인들(611, 621) 및 복수의 층간 절연층들(612, 622)과 복수의 워드 라인들(611, 621) 및 복수의 층간 절연층들(612, 622)을 수직 방향으로 관통하는 적어도 하나의 홀(Hole)(613, 623)을 각각 포함할 수 있다.
특히, 적어도 하나의 홀(613, 623)의 단면적이 조절되기 위하여, 복수의 스택 구조체들(610, 620) 각각에 포함되는 복수의 층간 절연층들(612, 622)은 복수의 스택 구조체들(610, 620) 각각 내에서 수직 방향으로의 높이에 따라 서로 다른 에칭 비율(Lateral etch ratio)를 가질 수 있다.
즉, 단계(S510)에서 제조 시스템은, 복수의 스택 구조체들(610, 620) 각각 내에서 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 갖는 복수의 층간 절연층들(612, 622)이 각각 포함되는 복수의 스택 구조체들(610, 620)을 준비할 수 있다.
보다 상세하게, 제조 시스템은 적어도 하나의 홀(613, 623) 중 복수의 스택 구조체들(610, 620)의 스택 연결 부위에 해당되는 단면적이 적어도 하나의 홀(613, 623) 중 상단 부위 또는 하단 부위에 해당되는 단면적 이상이 되도록 복수의 스택 구조체들(610, 620) 각각 내에서 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 갖는 복수의 층간 절연층들(612, 622)이 각각 포함되는 복수의 스택 구조체들(610, 620)을 준비할 수 있다.
예를 들어, 제조 시스템은 도면과 같이 복수의 스택 구조체들(610, 620) 각각 내에서 복수의 스택 구조체들(610, 620)의 스택 연결 부위에 가까울수록 높은 측면 에칭 비율을 갖는 복수의 층간 절연층들(612, 622)이 각각 포함되는 복수의 스택 구조체들(610, 620)을 준비할 수 있다.
다른 예를 들면, 제조 시스템은 도면과 달리 복수의 스택 구조체들(610, 620) 각각 내에서 하단으로 갈수록 높은 측면 에칭 비율을 갖는 복수의 층간 절연층들(612, 622)이 각각 포함되는 복수의 스택 구조체들(610, 620)을 준비할 수 있다.
이처럼 복수의 스택 구조체들(610, 620) 각각에 포함되는 복수의 층간 절연층들(612, 622)이 복수의 스택 구조체들(610, 620) 각각 내에서 수직 방향으로의 높이에 따라 서로 다른 에칭 비율을 갖는 것은, 복수의 층간 절연층들(612, 622)이 수직 방향으로의 높이에 따라 서로 상이한 조성비에 의한 구성 물질로 형성되는 것으로 달성될 수 있다.
이 때, 복수의 스택 구조체들(610, 620) 각각에 포함되는 복수의 워드 라인들(611, 621)은, 복수의 스택 구조체들(610, 620) 각각에 포함되는 복수의 워드 라인용 희생층들이 제거된 공간들에 형성될 수 있다,
이를 위해, 단계(S510)에서 제조 시스템은, 복수의 워드 라인용 희생층들이 각각 포함되는 복수의 스택 구조체들(610, 620)을 준비한 뒤, 복수의 스택 구조체들(610, 620) 각각 내에서 적어도 하나의 홀(613, 623)을 통해 복수의 워드 라인용 희생층들을 제거하고 복수의 워드 라인용 희생층들이 제거된 공간들에 복수의 워드 라인들(611, 621)을 형성할 수 있다.
마찬가지로, 복수의 워드 라인용 희생층들 역시 복수의 층간 희생층들(612, 622)과 동일하게 복수의 스택 구조체들(610, 620) 각각 내에서 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 가질 수 있다.
이어서 단계(S520)에서 제조 시스템은, 도 6b와 같이 복수의 스택 구조체들(610, 620)을 수직 방향으로 적층할 수 있다.
이 때, 제조 시스템은 복수의 스택 구조체들(610, 620) 각각 내에서 복수의 층간 절연층들(612, 622)이 갖는 서로 다른 에칭 비율을 고려하여, 복수의 스택 구조체들(610, 620) 각각을 적층하는 순서를 결정할 수 있다. 예를 들어, 제조 시스템은 복수의 층간 절연층들(612, 622) 중 높은 측면 에칭 비율을 갖는 절연층이 상단에 위치하는 스택 구조체(620)를 하단에 배치시킨 뒤 높은 측면 에칭 비율을 갖는 절연층이 하단에 위치하는 스택 구조체(610)를 그 상단에 적층할 수 있다.
그 후 단계(S530)에서 제조 시스템은, 도 6c와 같이 적어도 하나의 홀(613, 623) 내에 적어도 하나의 메모리 셀 스트링(630)을 연장 형성할 수 있다.
이상, 복수의 워드 라인용 희생층들이 제거되어 복수의 워드 라인들이 형성되는 것이 복수의 스택 구조체들(610, 620)별로 각기 수행되는 경우가 설명되었으나, 이에 제한되거나 한정되지 않고 복수의 스택 구조체들(610, 620)이 적층된 이후에 수행될 수도 있다.
이러한 경우 제조 시스템은 제조 방법의 첫 번째 단계로, 수평 방향으로 각각 연장 형성된 채 수직 방향으로 교번하며 적층된 복수의 워드 라인용 희생층들 및 복수의 층간 절연층들과, 복수의 워드 라인용 희생층들 및 복수의 층간 절연층들을 수직 방향으로 관통하는 적어도 하나의 홀(Hole)을 각각 포함하는 복수의 스택 구조체들을 준비하고, 두 번째 단계로 복수의 스택 구조체들을 수직 방향으로 적층하며, 세 번째 단계로 적어도 하나의 홀을 통해 복수의 워드 라인용 희생층들을 제거하고, 네 번째 단계로 복수의 워드 라인용 희생층들이 제거된 공간들에 복수의 워드 라인들을 형성한 뒤, 다섯 번째 단계로 적어도 하나의 홀 내에 적어도 하나의 메모리 셀 스트링을 연장 형성할 수 있다.
마찬가지로, 제조 시스템은 첫 번째 단계에서, 복수의 스택 구조체들 각각 내에서 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율(Lateral etch ratio)을 갖는 복수의 층간 절연층들이 각각 포함되는 복수의 스택 구조체들을 준비할 수 있으며, 복수의 워드 라인용 희생층들 역시 복수의 스택 구조체들 각각 내에서 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 가질 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (14)

  1. 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리에 있어서,
    수평 방향으로 각각 연장 형성된 채 수직 방향으로 교번하며 적층된 복수의 워드 라인들 및 복수의 층간 절연층들을 각각 포함하는 복수의 스택 구조체들-상기 복수의 스택 구조체들은 상기 수직 방향으로 적층됨-; 및
    상기 복수의 스택 구조체들을 관통하며 상기 수직 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링
    을 포함하고,
    상기 복수의 스택 구조체들 각각에 포함되는 상기 복수의 층간 절연층은,
    상기 적어도 하나의 메모리 셀 스트링 중 상기 복수의 스택 구조체들의 스택 연결 부위에 해당되는 단면적이 상기 적어도 하나의 메모리 셀 스트링 중 양단 부위에 해당되는 단면적 이상이 되도록 상기 복수의 스택 구조체들 각각 내에서 상기 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율(Lateral etch ratio)을 갖는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 삭제
  3. 제1항에 있어서,
    상기 복수의 스택 구조체들 각각에 포함되는 상기 복수의 층간 절연층들은,
    상기 복수의 스택 구조체들 각각 내에서 상기 복수의 스택 구조체들의 스택 연결 부위에 가까울수록 높은 측면 에칭 비율을 갖는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 제1항에 있어서,
    상기 복수의 스택 구조체들 각각에 포함되는 상기 복수의 층간 절연층들은,
    상기 복수의 스택 구조체들 각각 내에서 하단으로 갈수록 높은 측면 에칭 비율을 갖는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 제1항에 있어서,
    상기 복수의 스택 구조체들 각각에 포함되는 상기 복수의 층간 절연층들은,
    상기 복수의 스택 구조체들 각각 내에서 상기 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 갖도록 서로 상이한 조성비에 의한 구성 물질들로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  6. 제1항에 있어서,
    상기 복수의 스택 구조체들 각각에 포함되는 상기 복수의 워드 라인들은,
    상기 복수의 스택 구조체들 각각 내에서 상기 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 갖는 복수의 워드 라인용 희생층들이 제거된 공간들에 형성됨에 따라, 서로 다른 프로파일(Profile)을 갖는 것을 특징으로 하는 3차원 플래시 메모리.
  7. 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리의 제조 방법에 있어서,
    수평 방향으로 각각 연장 형성된 채 수직 방향으로 교번하며 적층된 복수의 워드 라인들 및 복수의 층간 절연층들과, 상기 복수의 워드 라인들 및 상기 복수의 층간 절연층들을 상기 수직 방향으로 관통하는 적어도 하나의 홀(Hole)을 각각 포함하는 복수의 스택 구조체들을 준비하는 단계-상기 복수의 스택 구조체들 각각에 포함되는 상기 복수의 워드 라인들은, 상기 복수의 스택 구조체들 각각에 포함되는 복수의 워드 라인용 희생층들이 제거된 공간들에 형성됨-;
    상기 복수의 스택 구조체들을 상기 수직 방향으로 적층하는 단계; 및
    상기 적어도 하나의 홀 내에 적어도 하나의 메모리 셀 스트링을 연장 형성하는 단계
    를 포함하고,
    상기 준비하는 단계는,
    상기 적어도 하나의 홀 중 상기 복수의 스택 구조체들의 스택 연결 부위에 해당되는 단면적이 상기 적어도 하나의 홀 중 상단 부위 또는 하단 부위에 해당되는 단면적 이상이 되도록 상기 복수의 스택 구조체들 각각 내에서 상기 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율(Lateral etch ratio)을 갖는 상기 복수의 층간 절연층들이 각각 포함되는 상기 복수의 스택 구조체들을 준비하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  8. 삭제
  9. 제7항에 있어서,
    상기 준비하는 단계는,
    상기 복수의 스택 구조체들 각각 내에서 상기 복수의 스택 구조체들의 스택 연결 부위에 가까울수록 높은 측면 에칭 비율을 갖는 상기 복수의 층간 절연층들이 각각 포함되는 상기 복수의 스택 구조체들을 준비하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  10. 제7항에 있어서,
    상기 준비하는 단계는,
    상기 복수의 스택 구조체들 각각 내에서 하단으로 갈수록 높은 측면 에칭 비율을 갖는 상기 복수의 층간 절연층들이 각각 포함되는 상기 복수의 스택 구조체들을 준비하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  11. 제7항에 있어서,
    상기 준비하는 단계는,
    상기 복수의 스택 구조체들 각각 내에서 상기 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 갖도록 서로 상이한 조성비에 의한 구성 물질들로 형성되는 상기 복수의 층간 절연층들이 각각 포함되는 상기 복수의 스택 구조체들을 준비하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  12. 제7항에 있어서,
    상기 준비하는 단계는,
    상기 복수의 스택 구조체들 각각 내에서 상기 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 갖는 상기 복수의 워드 라인용 희생층들이 각각 포함되는 상기 복수의 스택 구조체들을 준비하는 단계;
    상기 복수의 스택 구조체들 각각 내에서 상기 적어도 하나의 홀을 통해 상기 복수의 워드 라인용 희생층들을 제거하는 단계; 및
    상기 복수의 워드 라인용 희생층들이 제거된 공간들에 상기 복수의 워드 라인들을 형성하는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  13. 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리의 제조 방법에 있어서,
    수평 방향으로 각각 연장 형성된 채 수직 방향으로 교번하며 적층된 복수의 워드 라인용 희생층들 및 복수의 층간 절연층들과, 상기 복수의 워드 라인용 희생층들 및 상기 복수의 층간 절연층들을 상기 수직 방향으로 관통하는 적어도 하나의 홀(Hole)을 각각 포함하는 복수의 스택 구조체들을 준비하는 단계;
    상기 복수의 스택 구조체들을 상기 수직 방향으로 적층하는 단계;
    상기 적어도 하나의 홀을 통해 상기 복수의 워드 라인용 희생층들을 제거하는 단계;
    상기 복수의 워드 라인용 희생층들이 제거된 공간들에 복수의 워드 라인들을 형성하는 단계; 및
    상기 적어도 하나의 홀 내에 적어도 하나의 메모리 셀 스트링을 연장 형성하는 단계
    를 포함하고,
    상기 준비하는 단계는,
    상기 적어도 하나의 홀 중 상기 복수의 스택 구조체들의 스택 연결 부위에 해당되는 단면적이 상기 적어도 하나의 홀 중 상단 부위 또는 하단 부위에 해당되는 단면적 이상이 되도록 상기 복수의 스택 구조체들 각각 내에서 상기 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율(Lateral etch ratio)을 갖는 상기 복수의 층간 절연층들이 각각 포함되는 상기 복수의 스택 구조체들을 준비하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  14. 제13항에 있어서,
    상기 준비하는 단계는,
    상기 복수의 스택 구조체들 각각 내에서 상기 수직 방향으로의 높이에 따라 서로 다른 측면 에칭 비율을 갖는 상기 복수의 워드 라인용 희생층들이 각각 포함되는 상기 복수의 스택 구조체들을 준비하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
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