KR20220109025A - 3차원 플래시 메모리에서 복수의 워드 라인들의 계단 영역을 제조하는 방법 - Google Patents

3차원 플래시 메모리에서 복수의 워드 라인들의 계단 영역을 제조하는 방법 Download PDF

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KR20220109025A
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송윤흡
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한양대학교 산학협력단
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Abstract

3차원 플래시 메모리에서 복수의 워드 라인들의 계단 영역을 제조하는 방법이 개시된다. 일 실시예에 따르면, 복수의 워드 라인들의 계단 영역을 제조하는 방법은, 기판 상 수평 방향으로 연장 형성되며 수직 방향으로 적층되는 상기 복수의 워드 라인들 및 상기 복수의 워드 라인들의 사이에 개재되는 복수의 층간 절연층들을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체의 상면 일부분에 포토레지스트를 배치하는 단계; 및 상기 포토레지스트가 배치된 반도체 구조체에 대한 트림(Trim) 공정 및 에칭(Etching) 공정을 컬럼 디코더(Column decoder)의 방향으로 반복 수행하는 단계를 포함한다.

Description

3차원 플래시 메모리에서 복수의 워드 라인들의 계단 영역을 제조하는 방법{METHOD FOR MANUFACTURING STEPPED REGION OF PLURALITY OF WORD LINES IN 3D FLASH MEMORY}
아래의 실시예들은 3차원 플래시 메모리에서 복수의 워드 라인들의 계단 영역을 제조하는 방법에 대한 기술이다.
플래시 메모리는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어할 수 있어 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도인 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다. 그러나 이에 제한되거나 한정되지 않고 ONO층으로 정의되는 전하 저장막(225) 및 터널 절연막(226)은, 수직 구조체들(230)에만 포함되도록 구현될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
한편, 로우 디코더(Row decoder) 및 컬럼 디코더(Column decoder)를 설명하기 위해 기존의 3차원 플래시 메모리의 구조를 나타낸 평면도인 도 3을 참조하면, 기존의 3차원 플래시 메모리에는, 메모리 셀 블록(310)에 대해 X축의 방향으로 로우 디코더(320)가 배치되고 Y축의 방향으로 컬럼 디코더(330)가 배치될 수 있다.
이에, 기존의 3차원 플래시 메모리는 로우 디코더(320)의 방향으로만 연장 형성된 워드 라인들의 계단 영역(340) 상에 컨택트(341)를 형성함으로써, 외부 배선과 워드 라인들을 연결하는 구조를 갖는다.
따라서, 기존의 3차원 플래시 메모리에서는, 고단 적층 구조가 적용됨에 따라 전체 면적 대비 워드 라인들의 계단 영역(340)이 차지하는 면적이 증가되어 집적도가 저하되는 문제점이 발생되는 바, 상기 문제점을 해결하기 위한 기술이 제안될 필요가 있다.
일 실시예들은 전체 면적 대비 워드 라인들의 계단 영역이 차지하는 면적이 증가되어 집적도가 저하되는 문제점을 해결하고자, 워드 라인들의 계단 영역을 컬럼 디코더 방향으로 연장 형성된 영역 및 로우 디코더 방향으로 연장 형성된 영역으로 구성하는 기술을 제안한다.
특히, 일 실시예들은 워드 라인들의 계단 영역을 컬럼 디코더 방향으로 연장 형성된 영역 및 로우 디코더 방향으로 연장 형성된 영역으로 구성하고자, 컬럼 디코더 방향으로 계단 영역을 연장 형성하는 제조 방법을 제안한다.
일 실시예에 따르면, 3차원 플래시 메모리에서 복수의 워드 라인들의 계단 영역을 제조하는 방법은, 기판 상 수평 방향으로 연장 형성되며 수직 방향으로 적층되는 상기 복수의 워드 라인들 및 상기 복수의 워드 라인들의 사이에 개재되는 복수의 층간 절연층들을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체의 상면 일부분에 포토레지스트를 배치하는 단계; 및 상기 포토레지스트가 배치된 반도체 구조체에 대한 트림(Trim) 공정 및 에칭(Etching) 공정을 컬럼 디코더(Column decoder)의 방향으로 반복 수행하는 단계를 포함한다.
일 측면에 따르면, 상기 트림(Trim) 공정 및 에칭(Etching) 공정을 컬럼 디코더(Column decoder)의 방향으로 반복 수행하는 단계는, 상기 트림 공정 및 에칭 공정을 상기 컬럼 디코더 방향으로 반복 수행함으로써, 상기 복수의 워드 라인들의 계단 영역 중 상기 컬럼 디코더 방향으로의 계단 영역을 연장 형성하는 단계인 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 3차원 플래시 메모리에서 복수의 워드 라인들의 계단 영역을 제조하는 방법은, 상기 트림 공정 및 에칭 공정을 로우 디코더 방향으로 반복 수행하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 트림 공정 및 에칭 공정을 로우 디코더 방향으로 반복 수행하는 단계는, 상기 트림 공정 및 에칭 공정을 상기 로우 디코더 방향으로 반복 수행함으로써, 상기 복수의 워드 라인들의 계단 영역 중 상기 로우 디코더 방향으로의 계단 영역을 연장 형성하는 단계인 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 포토레지스트는, 상기 반도체 구조체의 상면 중 적어도 하나의 메모리 셀 스트링이 형성되는 메모리 셀 영역까지 연장 배치되고, 상기 포토레지스트 중 상기 메모리 셀 영역에 대응하는 부분에서는, 상기 트림 공정 및 에칭 공정이 수행되지 않는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 반도체 구조체의 상면 중 적어도 하나의 메모리 셀 스트링이 형성되는 메모리 셀 영역에는, 상기 트림 공정 및 에칭 공정에서 상기 메모리 셀 영역을 보호하는 블로킹층이 배치되는 것을 특징으로 할 수 있다.
일 실시예들은 워드 라인들의 계단 영역을 컬럼 디코더 방향으로 연장 형성된 영역 및 로우 디코더 방향으로 연장 형성된 영역으로 구성하는 기술을 제안함으로써, 전체 면적 대비 워드 라인들의 계단 영역이 차지하는 면적이 증가되어 집적도가 저하되는 문제점을 해결할 수 있다.
특히, 일 실시예들은 컬럼 디코더 방향으로 계단 영역을 연장 형성하는 제조 방법을 제안함으로써, 워드 라인들의 계단 영역을 컬럼 디코더 방향으로 연장 형성된 영역 및 로우 디코더 방향으로 연장 형성된 영역으로 구성할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 개념도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 로우 디코더(Row decoder) 및 컬럼 디코더(Column decoder)를 설명하기 위해 기존의 3차원 플래시 메모리의 구조를 나타낸 평면도이다.
도 4는 일 실시예에 따른 복수의 워드 라인들의 계단 영역을 제조하는 방법을 나타낸 플로우 차트이다.
도 5는 도 4에 도시된 복수의 워드 라인들의 계단 영역을 제조하는 방법을 설명하기 위해 3차원 플래시 메모리를 나타낸 평면도이다.
도 6a 내지 6f는 도 4에 도시된 복수의 워드 라인들의 계단 영역을 제조하는 방법을 설명하기 위해 도 5에 도시된 절단선 A-A'을 기준으로 3차원 플래시 메모리를 나타낸 측면 단면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 4는 일 실시예에 따른 복수의 워드 라인들의 계단 영역을 제조하는 방법을 나타낸 플로우 차트이고, 도 5는 도 4에 도시된 복수의 워드 라인들의 계단 영역을 제조하는 방법을 설명하기 위해 3차원 플래시 메모리를 나타낸 평면도이며, 도 6a 내지 6f는 도 4에 도시된 복수의 워드 라인들의 계단 영역을 제조하는 방법을 설명하기 위해 도 5에 도시된 절단선 A-A'을 기준으로 3차원 플래시 메모리를 나타낸 측면 단면도이다.
이하, 후술되는 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 제조 방법을 통해 제조 완료되는 3차원 플래시 메모리는 로우 디코더(Row decoder)의 방향으로 연장 형성된 영역 및 컬럼 디코더(Column decoder)의 방향으로 연장 형성된 영역으로 구성된 워드 라인들의 계단 영역을 포함하게 될 수 있다.
도 4 내지 7b를 참조하면, 제조 시스템은 단계(S410)에서, 반도체 구조체를 준비할 수 있다.
여기서, 반도체 구조체에는 기판 상 수평 방향으로 연장 형성되며 수직 방향으로 적층되는 복수의 워드 라인들 및 복수의 워드 라인들의 사이에 개재되는 복수의 층간 절연층들이 포함될 수 있다. 복수의 워드 라인들은 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 순차적으로 적층되며, 각각이 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)로 형성되어 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(판독 동작, 프로그램 동작 및 소거 동작 등)을 수행할 수 있다. 복수의 층간 절연층들은 복수의 워드 라인들을 서로 절연하는 물질(일례로 실리콘 산화막)로 수평 방향으로 연장 형성될 수 있다.
이하, 워드 라인들의 계단 영역을 제조하는 방법은 적어도 하나의 메모리 셀 스트링이 반도체 구조체 상에 형성되는 것과 무관하게 수행될 수 있다. 즉, 단계(S410)에서 준비되는 반도체 구조체는, 적어도 하나의 메모리 셀 스트링이 복수의 워드 라인들 및 복수의 층간 절연들을 관통하며 기판 상 수직 방향으로 연장 형성된 적어도 하나의 메모리 셀 스트링을 이미 포함하고 있거나, 적어도 하나의 메모리 셀 스트링이 연장 형성되기 이전의 것일 수 있다. 후자의 경우, 워드 라인들의 계단 영역을 제조하는 방법이 수행된 이후, 반도체 구조체 상에 적어도 하나의 메모리 셀 스트링이 연장 형성되는 공정이 별도로 수행될 수 있다.
이어서 제조 시스템은 단계(S420)에서, 반도체 구조체의 상면 일부분에 포토레지스트를 배치할 수 있다.
예를 들어, 제조 시스템은 도 5에 도시된 바와 같이 반도체 구조체(510)의 상면 일부분에 포토레지스트(520)를 배치할 수 있다. 이 때, 포토레지스트(520)는 반도체 구조체(510)의 상면 중 적어도 하나의 메모리 셀 스트링이 형성되는 메모리 셀 영역(511)까지 연장 배치될 수 있으며, 이러한 경우 포토레지스트(520) 중 메모리 셀 영역(511)에 대응하는 부분에서는, 트림 공정 및 에칭 공정이 수행되지 않을 수 있다.
반면, 포토레지스트(520)는 도 5와 달리 반도체 구조체(510)의 상면 중 트림 공정 및 에칭 공정이 수행될 영역(512)에만 배치될 수도 있다. 이러한 경우 반도체 구조체(510)의 상면 중 메모리 셀 영역(511)에 대응하는 부분에는 트림 공정 및 에칭 공정에서 메모리 셀 영역(511)을 보호하는 블로킹층(미도시)이 배치될 수 있다.
그 다음 제조 시스템은 단계(S430)에서, 포토레지스트가 배치된 반도체 구조체에 대한 트림(Trim) 공정 및 에칭(Etching) 공정을 컬럼 디코더(Column decoder)의 방향(Y축의 방향)으로 반복 수행할 수 있다. 따라서, 제조 시스템은 단계(S430)를 통해, 복수의 워드 라인들의 계단 영역 중 컬럼 디코더 방향으로의 계단 영역을 연장 형성할 수 있다.
예를 들어, 제조 시스템은 도 5에 도시된 컬럼 디코더 방향인 Y축의 방향(530)으로 트림 공정 및 에칭 공정이 도 6a 내지 6f와 같이 반복 수행됨으로써, 최종적으로 도 6f와 같이 컬럼 디코더 방향으로의 계단 영역을 연장 형성하고, 계단 영역에 컨택트를 형성할 수 있다.
또한, 별도의 단계로 도시하지는 않았으나, 제조 시스템은 트림 공정 및 에칭 공정을 로우 디코더(Row decoder)의 방향(X축의 방향)으로 반복 수행할 수 있다. 이에, 제조 시스템은 복수의 워드 라인들의 계단 영역 중 로우 디코더 방향으로의 계단 영역을 연장 형성할 수 있다.
이처럼 제조 시스템은 컬럼 디코더 방향으로의 계단 영역을 연장 형성하고, 로우 디코더 방향으로의 계단 영역을 연장 형성함으로써, 복수의 워드 라인들의 계단 영역을 컬럼 디코더 방향으로 연장 형성된 영역 및 로우 디코더 방향으로 연장 형성된 영역으로 구성할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (6)

  1. 3차원 플래시 메모리에서 복수의 워드 라인들의 계단 영역을 제조하는 방법에 있어서,
    기판 상 수평 방향으로 연장 형성되며 수직 방향으로 적층되는 상기 복수의 워드 라인들 및 상기 복수의 워드 라인들의 사이에 개재되는 복수의 층간 절연층들을 포함하는 반도체 구조체를 준비하는 단계;
    상기 반도체 구조체의 상면 일부분에 포토레지스트를 배치하는 단계; 및
    상기 포토레지스트가 배치된 반도체 구조체에 대한 트림(Trim) 공정 및 에칭(Etching) 공정을 컬럼 디코더(Column decoder)의 방향으로 반복 수행하는 단계
    를 포함하는 3차원 플래시 메모리에서 복수의 워드 라인들의 계단 영역을 제조하는 방법.
  2. 제1항에 있어서,
    상기 트림(Trim) 공정 및 에칭(Etching) 공정을 컬럼 디코더(Column decoder)의 방향으로 반복 수행하는 단계는,
    상기 트림 공정 및 에칭 공정을 상기 컬럼 디코더 방향으로 반복 수행함으로써, 상기 복수의 워드 라인들의 계단 영역 중 상기 컬럼 디코더 방향으로의 계단 영역을 연장 형성하는 단계인 것을 특징으로 하는 3차원 플래시 메모리에서 복수의 워드 라인들의 계단 영역을 제조하는 방법.
  3. 제1항에 있어서,
    상기 트림 공정 및 에칭 공정을 로우 디코더 방향으로 반복 수행하는 단계
    를 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리에서 복수의 워드 라인들의 계단 영역을 제조하는 방법.
  4. 제3항에 있어서,
    상기 트림 공정 및 에칭 공정을 로우 디코더 방향으로 반복 수행하는 단계는,
    상기 트림 공정 및 에칭 공정을 상기 로우 디코더 방향으로 반복 수행함으로써, 상기 복수의 워드 라인들의 계단 영역 중 상기 로우 디코더 방향으로의 계단 영역을 연장 형성하는 단계인 것을 특징으로 하는 3차원 플래시 메모리에서 복수의 워드 라인들의 계단 영역을 제조하는 방법.
  5. 제1항에 있어서,
    상기 포토레지스트는,
    상기 반도체 구조체의 상면 중 적어도 하나의 메모리 셀 스트링이 형성되는 메모리 셀 영역까지 연장 배치되고,
    상기 포토레지스트 중 상기 메모리 셀 영역에 대응하는 부분에서는,
    상기 트림 공정 및 에칭 공정이 수행되지 않는 것을 특징으로 하는 3차원 플래시 메모리에서 복수의 워드 라인들의 계단 영역을 제조하는 방법.
  6. 제1항에 있어서,
    상기 반도체 구조체의 상면 중 적어도 하나의 메모리 셀 스트링이 형성되는 메모리 셀 영역에는,
    상기 트림 공정 및 에칭 공정에서 상기 메모리 셀 영역을 보호하는 블로킹층이 배치되는 것을 특징으로 하는 3차원 플래시 메모리에서 복수의 워드 라인들의 계단 영역을 제조하는 방법.
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