CN110896101A - 包括具有焊盘区域的栅极图案的半导体器件 - Google Patents

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李东益
金大洪
任智芸
张世美
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Abstract

本公开提供了包括具有焊盘区域的栅极图案的半导体器件。一种半导体器件包括：栅极图案，设置在下结构之上，并包括栅极电极区域和从栅极电极区域延伸的栅极焊盘区域；以及垂直沟道半导体层，具有面对栅极图案的栅极电极区域的侧表面。栅极焊盘区域包括具有比栅极电极区域的厚度大的厚度的第一焊盘区域。第一焊盘区域包括上表面、与上表面相反的下表面、以及外侧表面。外侧表面具有由边界部分彼此划分的下外侧表面和上外侧表面。下外侧表面从下表面延伸，并且下外侧表面和下表面的连接部分具有圆化的形状。

Description

包括具有焊盘区域的栅极图案的半导体器件
技术领域
本公开涉及半导体器件，更具体地，涉及包括栅极图案的半导体器件，该栅极图案具有增大厚度的焊盘区域。
背景技术
为了提高产品的价格竞争力，对半导体器件的集成度的提高存在增长的需求。此外，为了提高半导体器件的集成度，已经开发了具有三维结构的半导体器件，在该三维结构中栅极在垂直方向上堆叠在基板上。
发明内容
本发明构思的实施方式提供能够提高其集成度的半导体器件。
本发明构思的实施方式提供一种半导体器件，该半导体器件包括：栅极图案，设置在下结构之上，并包括栅极电极区域和从栅极电极区域延伸的栅极焊盘区域；以及垂直沟道半导体层，具有面对栅极图案的栅极电极区域的侧表面。栅极焊盘区域包括具有比栅极电极区域的厚度大的厚度的第一焊盘区域。第一焊盘区域包括上表面、与上表面相反的下表面、以及外侧表面。外侧表面具有由边界部分彼此划分的下外侧表面和上外侧表面。下外侧表面从下表面延伸，并且下外侧表面和下表面的连接部分具有圆化的形状。
本发明构思的实施方式还提供一种半导体器件，该半导体器件包括：第一栅极图案，在下结构之上；第二栅极图案，在第一栅极图案之上；以及层间绝缘层，在第一栅极图案和第二栅极图案之间。第一栅极图案包括与第二栅极图案重叠的栅极电极区域以及从栅极电极区域延伸的栅极焊盘区域。栅极焊盘区域包括具有比栅极电极区域的厚度大的厚度的第一焊盘区域。第一焊盘区域包括下区域和在下区域上的上区域。下区域包括具有凸起的形状的下外侧表面。
本发明构思的实施方式还提供一种半导体器件，该半导体器件包括：下结构；多个栅极图案，在垂直于下结构的上表面的方向上彼此间隔开，所述多个栅极图案包括中间栅极图案；以及垂直沟道半导体层，具有面对中间栅极图案的侧表面。每个中间栅极图案包括与所述多个栅极图案当中的位于相对上部的栅极图案重叠的栅极电极区域以及从栅极电极区域延伸的栅极焊盘区域。栅极焊盘区域包括第一焊盘区域以及在栅极电极区域和第一焊盘区域之间的第二焊盘区域。第一焊盘区域具有比栅极电极区域的厚度和第二焊盘区域的厚度大的厚度。第一焊盘区域包括下外侧表面、上外侧表面、以及在上外侧表面和下外侧表面之间的边界部分。第一焊盘区域的下表面和第一焊盘区域的下外侧表面的连接部分具有圆化的形状。
附图说明
从以下结合附图的详细描述，本发明构思的以上和其它的方面、特征和优点将被更清楚地理解，附图中：
图1A示出根据本发明构思的一实施方式的半导体器件的示意性框图；
图1B示出电路图，概念性地示出根据本发明构思的一实施方式的半导体器件的存储阵列区域；
图2A示出根据本发明构思的一实施方式的半导体器件的概念性平面图；
图2B示出根据本发明构思的一实施方式的半导体器件的概念性剖视图；
图3示出图2B中的部分“A”的局部放大图；
图4A、图4B、图4C、图4D和图4E示出根据本发明构思的实施方式的半导体器件的一部分的各种实施方式的概念性剖视图；
图5A示出根据本发明构思的修改的实施方式的半导体器件的一部分的局部放大剖视图；
图5B示出根据图5A的修改的实施方式的半导体器件的放大概念性剖视图；
图6示出剖视图，概念性地示出根据本发明构思的一实施方式的半导体器件的一部分；
图7示出根据本发明构思的修改的实施方式的半导体器件的概念性剖视图；
图8示出根据本发明构思的修改的实施方式的半导体器件的概念性剖视图；
图9示出根据本发明构思的修改的实施方式的半导体器件的平面图；
图10示出沿着图9中的线II-II’剖取的区域的剖视图；
图11示出沿着图9中的线III-III’剖取的区域的剖视图；
图12示出图10中的部分“B”的实施方式的局部放大图；
图13示出图10中的部分“B”的修改的实施方式的局部放大图；
图14A、图14B、图14C和图14D示出图13中的部分“D”的修改的实施方式的局部放大图；以及
图15、图16、图17、图18、图19、图20和图21示出根据本发明构思的一实施方式的形成半导体器件的方法的剖视图。
具体实施方式
在下文，将参照附图描述本发明构思的示范性实施方式。
在整个本公开中，这里可以使用方向术语诸如“上”、“中间”、“下”等来描述一个元件或特征与另一个的关系，并且本发明构思不应受这些术语限制。因此，这些术语诸如“上”、“中间”、“下”等可以由其它术语诸如“第一”、“第二”、“第三”等代替以描述元件和特征。
为了清楚起见，附图中的层和区域的厚度可以被夸大。相同的附图标记在整个说明书中指代相同的部件。
如在本发明构思的领域中是常规的，实施方式可以按执行描述的一个或多个功能的区块(block)来描述和示出。这里区块(其可以在这里被称为单元或模块等)通过模拟和/或数字电路(诸如逻辑门、集成电路、微处理器、微控制器、存储电路、无源电子部件、有源电子部件、光学部件和硬连线电路等)物理地实现，并可以可选地由固件和/或软件驱动。电路可以例如实施在一个或更多个半导体芯片中，或在基板支撑物诸如印刷电路板等上。构成区块的电路可以通过专用硬件、或通过处理器(例如一个或更多个编程的微处理器和相关电路)、或通过执行区块的某些功能的专用硬件和执行区块的其它功能的处理器的组合来实现。实施方式的每个区块可以物理地分成两个或更多个相互影响且离散的区块而没有脱离本发明构思的范围。类似地，实施方式的区块可以被物理地结合为更加复杂的区块而没有脱离本发明构思的范围。
将参照图1A描述根据本发明构思的一实施方式的半导体器件的示范性实施方式。图1A示出根据本发明构思的一实施方式的半导体器件的示意性框图。
参照图1A，根据本发明构思的实施方式的半导体器件1包括存储阵列区域MA、行解码器3、页缓冲器4、列解码器5和控制电路6。存储阵列区域MA可以包括多个存储块BLK。
存储阵列区域MA可以包括布置成多个行和列的存储单元。包括在存储阵列区域MA中的存储单元可以包括字线WL、至少一个公共源极线CSL、串选择线SSL、至少一个接地选择线GSL(见图1B)，并可以通过位线BL(见图1B)电连接到页缓冲器4和列解码器5。
在一实施方式中，在存储单元当中，布置在同一行中的存储单元可以连接到相同的字线WL，并且布置在同一列中的存储单元可以连接到相同的位线BL。
行解码器3可以公共地连接到存储块BLK，并可以向根据块选择信号选择的存储块BLK的字线WL提供驱动信号。例如，行解码器3可以从外部源(例如主机，未示出)接收地址信息ADDR并解码所接收的地址信息ADDR，以确定供应给电连接到存储块BLK的字线WL、公共源极线CSL、串选择线SSL和接地选择线GSL的至少一部分的相应电压。
页缓冲器4可以通过位线BL电连接到存储阵列区域MA。页缓冲器4可以连接到根据从列解码器5解码的地址选择的位线BL。根据操作模式，页缓冲器4可以临时存储将被存储在存储单元中的数据，或者感测存储在存储单元中的数据。例如，页缓冲器4可以在编程操作模式下作为写驱动器电路操作并在读操作模式下作为感测放大器电路操作。页缓冲器4可以从控制电路6接收电力(例如电压或电流)，并可以将其提供到所选择的位线BL。
列解码器5可以提供页缓冲器4和外部装置(例如存储控制器)之间的数据传输路径。列解码器5可以解码外部输入的地址以选择位线BL中的任何一个。
列解码器5可以公共地连接到存储块BLK，并可以根据块选择信号向所选择的存储块BLK的位线BL提供数据信息。
控制电路6可以控制半导体器件1的整个操作。控制电路6可以接收控制信号和外部电压，并可以根据所接收的控制信号操作。控制电路6可以包括电压发生器，该电压发生器利用外部电压产生内部操作所需的电压(例如编程电压、读取电压、擦除电压等)。控制电路6可以响应于控制信号控制读、写和/或擦除操作。
将参照图1B描述布置在图1A中描述的半导体器件1的存储阵列区域(图1A中的MA)中的电路的示范性实施方式。图1B示出电路图，概念性地示出根据本发明构思的实施方式的半导体器件的存储阵列区域(图1A中的MA)。
参照图1A和图1B，根据本发明构思的实施方式的半导体器件包括公共源极线CSL、位线BL以及布置在公共源极线CSL和位线BL之间的多个单元串CSTR。公共源极线CSL、位线BL和所述多个单元串CSTR可以布置在存储阵列区域MA中。
多个单元串CSTR可以并联连接到每个位线BL。所述多个单元串CSTR可以共同地连接到公共源极线CSL。所述多个单元串CSTR中的每个可以包括可串联连接的下选择晶体管GST、多个存储单元MCT和上选择晶体管SST。
多个存储单元MCT可以串联地连接在下选择晶体管GST和上选择晶体管SST之间。每个存储单元MCT可以包括可存储数据的数据存储区域。
上选择晶体管SST可以电连接到位线BL，并且下选择晶体管GST可以电连接到公共源极线CSL。
上选择晶体管SST可以布置为多个，并可以由串选择线SSL控制。也就是，所述多个单元串CSTR中的每个可以包括串联连接的超过一个的上选择晶体管SST。存储单元MCT可以由多个字线WL控制。
下选择晶体管GST可以由接地选择线GSL控制。公共源极线CSL可以连接到下选择晶体管GST的源极。相应的多个单元串CSTR的下选择晶体管GST的源极可以共同地连接到公共源极线CSL。
在一示范性实施方式中，上选择晶体管SST可以是串选择晶体管，并且下选择晶体管GST可以是接地选择晶体管。
接下来，将参照图2A、图2B、图3和图4A描述根据本发明构思的一实施方式的半导体器件的示范性实施方式。
图2A示出根据本发明构思的实施方式的半导体器件的概念性平面图。图2B示出沿着图2A中的线I-I’剖取的区域的概念性剖视图。图3示出图2B中的部分“A”的局部放大图。图4A示出图2B中的中间栅极图案中的任何一个的一部分的概念性剖视图。
参照图2A、图2B、图3和图4A，堆叠结构160可以设置在下结构50上。下结构50可以是半导体基板。堆叠结构160可以包括多个栅极图案158。
所述多个栅极图案158可以堆叠在下结构50上的第一区域A1中，而在垂直方向D2上彼此间隔开，并可以延伸到下结构50上的第二区域A2中。所述多个栅极图案158可以在垂直于垂直方向D2的水平方向D1上延伸，并可以延伸到下结构50上的第二区域A2中。
在实施方式中，垂直方向D2可以垂直于下结构50的上表面50s。水平方向D1可以是平行于下结构50的上表面50s的方向。
所述多个栅极图案158可以包括下栅极图案158L、在下栅极图案158L上(或之上)的中间栅极图案158M、以及在中间栅极图案158M上(或之上)的上栅极图案158U。电介质层156可以设置在栅极图案158上。
所述多个栅极图案158可以包括栅极电极区域(158Ea、158E和158Eb)以及从栅极电极区域(158Ea、158E和158Eb)延伸的栅极焊盘区域(158Pa、158P和158Pb)。例如，下栅极图案158L可以包括在垂直方向D2上与中间栅极图案158M重叠的下栅极电极区域158Eb以及在垂直方向D2上与中间栅极图案158M不重叠的下栅极焊盘区域158Pb。每个中间栅极图案158M可以包括在垂直方向D2上与位于所述多个栅极图案158的相对上部分中的栅极图案重叠的中间栅极电极区域158E以及在垂直方向D2上与位于所述多个栅极图案158的相对上部分中的栅极图案不重叠并从中间栅极电极区域158E延伸的中间栅极焊盘区域158P。上栅极图案158U可以包括位于第一区域A1中的上栅极电极区域158Ea和位于第二区域A2中的上栅极焊盘区域158Pa。
栅极焊盘区域(158Pa、158P和158Pb)可以以阶梯方式布置在第二区域A2中。栅极焊盘区域(158Pa、158P和158Pb)不限于附图所示的阶梯形状，可以被修改为各种形状。
在实施方式中，第一区域A1可以是存储阵列区域(图1A和图1B中的MA)或其中设置存储阵列区域(图1A和图1B中的MA)的区域，如在图1A和图1B中描述的。因此，第一区域A1可以被称为“存储阵列区域”。
在实施方式中，第二区域A2可以位于第一区域A1的任何一侧或两侧。第二区域A2可以是其中栅极图案158从第一区域A1延伸并且其中设置栅极焊盘区域(158Pa、158P和158Pb)的区域。第二区域A2可以被称为“延伸区域”或“连接区域”。
堆叠结构160可以包括与栅极图案158交替且重复堆叠的层间绝缘层。例如，层间绝缘层可以包括最下面的层间绝缘层103、下层间绝缘层109、中间层间绝缘层114和上层间绝缘层116。所述多个栅极图案158可以由导电材料形成，该导电材料包括例如掺杂的多晶硅、金属氮化物(诸如例如钛氮化物(TiN))、金属硅化物(诸如例如钨硅化物(WSi)、钛硅化物(TiSi)或钽硅化物(TaSi))以及金属(诸如例如钨(W))中的至少一种。掺杂的多晶硅可以是包括N型杂质(诸如例如磷(P)或砷(As))或P型杂质(诸如例如硼(B))的多晶硅。层间绝缘层可以由包括诸如例如硅氧化物的绝缘材料形成。
最下面的层间绝缘层103可以设置在下结构50上(或之上)，并可以设置在比下栅极图案158L的位置低的位置。下层间绝缘层109可以设置在最下面的层间绝缘层103上，可以覆盖下栅极图案158L，并可以设置在比中间栅极图案158M当中的最下面的中间栅极图案的位置低的位置。每个中间层间绝缘层114可以设置在布置于比下栅极图案158L的位置高的位置的中间栅极图案158M和上栅极图案158U当中的在垂直方向D2上彼此间隔开且彼此相邻的两个栅极图案之间。上层间绝缘层116可以设置在上栅极图案158U上(或之上)。每个中间层间绝缘层114可以在向上和向下的方向上相邻的栅极图案158之间具有凹陷的侧表面114s。例如，在向上和向下的方向上相邻的栅极图案158可以具有在平行于下结构50的上表面50s的方向上突出(即延伸)得多于或超过在向上和向下的方向上相邻的栅极图案158之间的中间层间绝缘层114的形状。例如，如图3所示，在向上和向下的方向上相邻的中间栅极图案158M可以包括第一栅极图案158Ma以及在第一栅极图案158Ma上(或之上)的第二栅极图案158Mb，并且任何一个中间层间绝缘层114可以设置在第一栅极图案158Ma和第二栅极图案158Mb之间。中间层间绝缘层114可以具有在第一栅极图案158Ma和第二栅极图案158Mb之间的侧表面，并且第二栅极图案158Mb可以具有在平行于下结构50的上表面50s的方向上突出(即延伸)得多于或超过中间层间绝缘层114的形状。
第一盖绝缘层133可以设置为覆盖下栅极焊盘区域158Pb和中间栅极焊盘区域158P。第一盖绝缘层133可以具有与上层间绝缘层116共平面的上表面。
在一示范性实施方式中，可以设置绝缘衬层130，该绝缘衬层130覆盖中间栅极焊盘区域158P并在上层间绝缘层116和第一盖绝缘层133之间延伸。绝缘衬层130可以由例如硅氧化物形成。
可以设置穿过堆叠结构160的存储垂直结构146。电介质层156可以覆盖每个栅极图案158的上表面和下表面，可以延伸到每个栅极图案158的面对存储垂直结构146的侧表面，并可以延伸到栅极焊盘区域(158Pa、158P和158Pb)中的每个的外侧表面。电介质层156的一部分可以在上栅极图案158U和中间栅极图案158M的每个与绝缘衬层130之间。
可以布置覆盖堆叠结构160和第一盖绝缘层133的第二盖绝缘层149以及在第二盖绝缘层149上的第三盖绝缘层172。
可以设置穿过堆叠结构160和第二盖绝缘层149的沟槽152。分隔结构169可以设置在沟槽152中。分隔结构169可以包括分隔图案166以及在分隔图案166的侧表面上的分隔间隔物163。在一示范性实施方式中，分隔图案166可以由导电材料形成，该导电材料包括例如掺杂的多晶硅、金属氮化物(诸如例如钛氮化物(TiN))、金属硅化物(诸如例如钨硅化物(WSi)、钛硅化物(TiSi)或钽硅化物(TaSi))以及金属(诸如例如钨(W))中的至少一种，并且分隔间隔物163可以由绝缘材料(例如包括诸如硅氧化物)形成。
穿过第二盖绝缘层149和第三盖绝缘层172的位线接触插塞173可以设置在存储垂直结构146上。穿过上层间绝缘层116以及第二盖绝缘层149和第三盖绝缘层172的上栅极接触插塞174a可以设置在上栅极焊盘区域158Pa上。穿过第一至第三盖绝缘层133、149和172的中间栅极接触插塞174b可以设置在中间栅极焊盘区域158P上。穿过第一至第三盖绝缘层133、149和172的下栅极接触插塞174c可以设置在下栅极焊盘区域158Pb上。上栅极接触插塞174a、中间栅极接触插塞174b和下栅极接触插塞174c可以由导电材料形成，该导电材料包括例如掺杂的多晶硅、金属氮化物(诸如例如钛氮化物(TiN))、金属硅化物(诸如例如钨硅化物(WSi)、钛硅化物(TiSi)或钽硅化物(TaSi))以及金属(诸如例如钨(W))中的至少一种。
位线180可以设置在位线接触插塞173上。上栅极连接布线182a可以设置在上栅极接触插塞174a上，中间栅极连接布线182b可以设置在中间栅极接触插塞174b上，下栅极连接布线182c可以设置在下栅极接触插塞174c上。
在一实施方式中，所述多个栅极图案158当中的至少一个或更多个栅极图案的每个可以包括栅极电极区域和栅极焊盘区域，该栅极焊盘区域包括具有比栅极电极区域的厚度大的增大厚度的焊盘区域。例如，在一实施方式中，每个中间栅极图案158M可以包括具有不同厚度的区域。例如，每个中间栅极图案158M的中间栅极焊盘区域158P可以包括具有比中间栅极图案158M的中间栅极电极区域158E的厚度大的相对增大的厚度的焊盘区域。
在下文，将参照图4A描述包括中间栅极焊盘区域158P的中间栅极图案158M的实施方式，该中间栅极焊盘区域158P包括具有增大的厚度的焊盘区域。
图4A示出所述多个栅极图案158中的任何一个中间栅极图案158M的中间栅极焊盘区域158P的概念性剖视图。可以看到图4A的剖视图包括在图2A的栅极焊盘区域158P的平面图中与中间接触插塞174b不重叠的中间栅极焊盘区域158P的截面。
参照图4A连同图1A至图3，中间栅极图案158M可以包括中间栅极电极区域158E以及从中间栅极电极区域158E延伸的中间栅极焊盘区域158P。
中间栅极焊盘区域158P可以包括第一焊盘区域158P1，其具有比中间栅极电极区域158E的厚度T1大的厚度T2。
第一焊盘区域158P1可以具有上表面S1、下表面S2和外侧表面S3a。上表面S1和下表面S2可以彼此相反。
外侧表面S3a可以包括下外侧表面S3L、在下外侧表面S3L上的上外侧表面S3Ua、以及在下外侧表面S3L和上外侧表面S3Ua之间的边界部分Ba。上外侧表面S3Ua和下外侧表面S3L可以由边界部分Ba划分。
下外侧表面S3L以圆化的形状从下表面S2延伸(或延伸为具有圆化的形状)。换言之，下表面S2和下外侧表面S3L的连接部分具有圆化的形状。例如，下外侧表面S3L可以在向外方向上具有凸起的形状。
上外侧表面S3Ua以圆化的形状从上表面S1延伸(延伸为具有圆化的形状)。换言之，上表面S1和上外侧表面S3Ua的连接部分具有圆化的形状。例如，上外侧表面S3Ua可以在向外方向上具有凸起的形状。边界部分Ba可以通过连接具有凸起的形状的上外侧表面S3Ua和具有凸起的形状的下外侧表面S3L而具有凹入的形状。
第一焊盘区域158P1可以包括具有下外侧表面S3L的下区域T2L以及具有上外侧表面S3Ua的上区域T2Ua。
在一示范性实施方式中，下区域T2L的厚度可以大于上区域T2Ua的厚度。
中间栅极焊盘区域158P可以包括在第一焊盘区域158P1和中间栅极电极区域158E之间的第二焊盘区域158P2。
第二焊盘区域158P2可以包括具有比第一焊盘区域158P1的厚度T2小的厚度T3的部分。第二焊盘区域158P2可以具有凹入的上表面S5。
在一示范性实施方式中，在第二焊盘区域158P2中，在凹入的上表面S5的开始处的部分158v具有比中间栅极电极区域158E的厚度T1小的厚度。换言之，开始形成凹入的上表面S5的位置158v定位为与中间栅极电极区域158E间隔开。
在一示范性实施方式中，第一焊盘区域158P1可以包括与上外侧表面S3Ua相反的凸起侧表面S4。凸起侧表面S4可以是第一焊盘区域158P1中的一区域的侧表面。第一焊盘区域158P1在凸起侧表面S4处的厚度大于中间栅极电极区域158E的厚度T1。凸起侧表面S4可以形成为具有与上表面S1形成钝角的斜度。
在本发明构思的实施方式中，上区域T2Ua可以被修改为具有各种不同的形式。上区域被修改为具有各种不同形式的实施方式将分别参照图4B、图4C、图4D和图4E来描述。
图4B、图4C、图4D和图4E的每个示出剖视图，示意性地示出包括中间栅极焊盘区域158P的中间栅极图案158M的修改的实施方式。相同的附图标记在整个说明书中表示相同的元件。在下面参照图4B至图4E的每个的描述中，已经参照图4A描述的相同附图标记的元件可以被直接提及或者可以省略其详细描述。
在如图4B所示的修改的实施方式中，中间栅极焊盘区域158P可以包括可形成在第一焊盘区域158P1中的一个或更多个空隙161。
在如图4C所示的修改的实施方式中，中间栅极图案158M的第一焊盘区域158P1可以包括具有比之前描述的下区域T2L的厚度大的厚度的上区域T2Ub。第一焊盘区域158P1的外侧表面S3b可以包括上区域T2Ub的上外侧表面S3Ub和下区域T2L的下外侧表面S3L。上区域T2Ub的上外侧表面S3Ub可以具有凸起的形状。上区域T2Ub的上外侧表面S3Ub和下区域T2L的下外侧表面S3L之间的边界部分Ba可以具有凹入的形状。
在如图4D所示的修改的实施方式中，中间栅极图案158M的第一焊盘区域158P1可以包括前述的下区域T2L以及在下区域T2L上的上区域T2Uc。
上区域T2Uc可以包括第一上区域T2U1以及在第一上区域T2U1和下区域T2L之间的第二上区域T2U2。
第一焊盘区域158P1的外侧表面S3c可以包括第一上区域T2U1的第一上外侧表面S3U1和第二上区域T2U2的第二上外侧表面S3U2以及下区域T2L的下外侧表面S3L。
第二上外侧表面S3U2可以具有凸起的形状。因此，凸起的形状的第二上外侧表面S3U2和凸起的形状的下外侧表面S3L之间的边界部分Ba可以具有凹入的形状。
第一上外侧表面S3U1可以具有倾斜形状。例如，第一上外侧表面S3U1可以形成为相对于上表面S1形成钝角的斜度。
在一示范性实施方式中，第一上外侧表面S3U1可以延伸为与上表面S1成钝角，并且第二上外侧表面S3U2可以以与第一上外侧表面S3U1不同的斜度从第一上外侧表面S3U1延伸。
在一示范性实施方式中，第一上外侧表面S3U1可以形成为具有与上表面S1形成钝角的斜度，并且第二上外侧表面S3U2可以形成为具有凸起的形状。
第一上区域T2U1和第二上区域T2U2可以基于第一上外侧表面S3U1和第二上外侧表面S3U2之间的边界部分Bb而彼此划分。
在一示范性实施方式中，下外侧表面S3L可以在横向方向上比上外侧表面S3Uc进一步突出。
在一示范性实施方式中，下区域T2L的厚度可以大于上区域T2Uc的厚度。
在如图4E所示的修改的实施方式中，中间栅极图案158M的第一焊盘区域158P1可以包括前述的下区域T2L以及在下区域T2L上的上区域T2Ud。上区域T2Ud可以包括第一上区域T2U1'以及在第一上区域T2U1'和下区域T2L之间的第二上区域T2U2'。
第一焊盘区域158P1的外侧表面S3d可以包括第一上区域T2U1'的第一上外侧表面S3U1'、第二上区域T2U2'的第二上外侧表面S3U2'和下区域T2L的下外侧表面S3L。
第二上外侧表面S3U2'可以具有凹入的形状。因此，第二上外侧表面S3U2'和下外侧表面S3L之间的边界部分Ba'可以是拐点部分，该边界部分Ba'可以将凹入的形状的第二上外侧表面S3U2'与凸起的形状的下外侧表面S3L划分开。
第一上外侧表面S3U1'可以具有凸起的形状。因此，第一上外侧表面S3U1'和第二上外侧表面S3U2'之间的边界部分Bb'可以是拐点部分，该边界部分Bb'可以将凸起的形状的第一上外侧表面S3U1'与凹入的形状的第二上外侧表面S3U2'划分开。
第一上区域T2U1'可以具有与上外侧表面S3Ud相反的凸起侧表面S4'。
第一上区域T2U1'的凸起侧表面S4'可以包括从上表面S1延伸的第一凸起侧表面S4a以及从第一凸起侧表面S4a延伸的第二凸起侧表面S4b。
在一示范性实施方式中，第二凸起侧表面S4b可以形成为具有比第一凸起侧表面S4a更加锐角(acute)的斜度。例如，第一凸起侧表面S4a可以与上表面S1形成钝角。
在一示范性实施方式中，下区域T2L的下外侧表面S3L可以在横向方向上比上区域T2Ud的上外侧表面S3Ud进一步突出。
再次参照图3和图4A，如前所述，中间栅极图案158M的第二焊盘区域158P2可以具有凹入的上表面S5，并因此可以包括具有比栅极电极区域158E的厚度T1小的厚度T3的部分。本发明构思不限于此，并可以如图5A和图5B那样修改。
图5A示出根据本发明构思的修改的实施方式的半导体器件的一部分(对应于图3)的局部放大剖视图。图5B示出根据图5A的修改的实施方式的放大概念剖视图。
在如图5A和图5B所示的修改的实施方式中，在中间栅极图案158M的任何一个中，中间栅极焊盘区域158P可以包括第一焊盘区域158P1以及在
第一焊盘区域158P1和中间栅极电极区域158E之间的第二焊盘区域158P2'。
第二焊盘区域158P2'可以具有与中间栅极电极区域158E的厚度基本上相等的厚度T1。
图5B所示的第一焊盘区域158P1可以与图4A至图4E所示的第一焊盘区域158P1中的任何一个相同。因此，在图5B的情况下，外侧表面、上外侧表面和下外侧表面已经分别被总地标记为S3、S3U和S3L。
再次参照图2B和图3，在上述的中间栅极图案158M的每个中，中间栅极焊盘区域158P的外侧表面S3a可以从上表面S1延伸为圆化的形状(或具有圆化的形状)，并从下表面S2延伸为圆化的形状(或具有圆化的形状)。也就是，上表面S1和外侧表面S3a的连接部分具有圆化的形状，并且下表面S2和外侧表面S3a的连接部分具有圆化的形状。
再次参照图2B，在一示范性实施方式中，下栅极图案158L的下栅极焊盘区域158Pb的外侧表面158LS3可以基本上垂直于下栅极图案158L的下表面158LS2和上表面158LS1。例如，下栅极图案158L的下栅极焊盘区域158Pb的外侧表面158LS3可以具有直线形状。因此，如图3所示的中间栅极焊盘区域158P的外侧表面S3a和下表面S2之间的形状可以具有比如图2B所示的下栅极图案158L的下栅极焊盘区域158Pb的外侧表面158LS3和下表面158LS2之间的形状更加圆化的形状。
在一示范性实施方式中，如图2B所示的上栅极图案158U的上栅极焊盘区域158Pa的外侧表面158US3可以具有凸起的形状，该凸起的形状通过分别在向上和向下的方向上将上栅极焊盘区域158Pa的下表面和上表面延伸为圆化的形状(或具有圆化的形状)而形成。换言之，上栅极焊盘区域158Pa的上表面和外侧表面158US3的连接部分具有圆化的形状，并且上栅极焊盘区域158Pa的下表面和外侧表面158US3的连接部分具有圆化的形状。上栅极图案158U的上栅极焊盘区域158Pa的外侧表面158US3可以具有比下栅极图案158L的下栅极焊盘区域158Pb的外侧表面158LS3更加凸起的形状。因此，上栅极图案158U的上栅极焊盘区域158Pa的外侧表面158US3和上栅极焊盘区域158Pa的下表面之间的形状可以具有比下栅极图案158L的下栅极焊盘区域158Pb的外侧表面158LS3和下表面158LS2之间的形状更加圆化的形状。
接下来，将参照图6描述参照图2A、图2B和图3描述的存储垂直结构146的示范性实施方式。
图6示出剖视图，概念性地示出根据本发明构思的一实施方式的半导体器件的一部分。
参照图6连同图2A、图2B和图3，存储垂直结构146包括垂直沟道半导体层140以及设置在垂直沟道半导体层140和栅极图案158之间的栅极电介质结构138。
在一示范性实施方式中，存储垂直结构146还可以包括半导体图案136、在半导体图案136上的垂直芯图案142以及在垂直芯图案142上的焊盘图案144。
垂直沟道半导体层140可以设置为接触半导体图案136并围绕垂直芯图案142的外侧表面。栅极电介质结构138可以设置为围绕垂直沟道半导体层140的外侧表面。半导体图案136可以是可通过SEG工艺形成的外延材料层。垂直芯图案142可以由绝缘材料(例如硅氧化物等)形成。焊盘图案144可以例如由具有N型导电性的多晶硅形成。焊盘图案144可以设置在比上栅极图案158U高的水平面上。存储垂直结构146的焊盘图案144可以与前述的位线接触插塞173接触并与其电连接。
在一示范性实施方式中，垂直沟道半导体层140可以具有面对中间栅极图案158M和上栅极图案158U的侧表面。当半导体图案136被省略时，垂直沟道半导体层140可以穿过栅极图案(158L、158M和158U)。当存储垂直结构146还包括半导体图案136时，半导体图案136可以穿过下栅极图案158L，垂直沟道半导体层140可以穿过中间栅极图案158M和上栅极图案158U。垂直沟道半导体层140可以由多晶硅层形成。另外的电介质层155可以在下栅极图案158L和半导体图案136之间。
在一示范性实施方式中，半导体图案136可以被称为沟道半导体层。例如，半导体图案136可以被称为位于相对下部处的下垂直沟道半导体层，垂直沟道半导体层140可以被称为位于相对上部处的上垂直沟道半导体层。因此，半导体图案136与上述垂直沟道半导体层140一起可以被称为沟道半导体层。
栅极电介质结构138可以包括隧道电介质层138a、数据存储层138b和阻挡电介质层138c。
数据存储层138b可以设置在隧道电介质层138a和阻挡电介质层138c之间。数据存储层138b可以设置在栅极图案158和垂直沟道半导体层140之间。
阻挡电介质层138c可以设置在数据存储层138b和堆叠结构160之间。隧道电介质层138a可以设置在数据存储层138b和垂直沟道半导体层140之间。隧道电介质层138a可以包括硅氧化物和/或杂质掺杂的硅氧化物。阻挡电介质层138c可以包括硅氧化物和/或高k电介质。数据存储层138b可以由能够存储数据的材料形成，例如硅氮化物。
数据存储层138b可以包括在垂直沟道半导体层140和中间栅极图案158M之间的能够存储数据的区域，中间栅极图案158M可以是字线(图1A和图1B中的WL)。例如，根据非易失性存储器件(诸如闪存器件)的操作条件，从垂直沟道半导体层140通过隧道电介质层138a注入的电子可以被捕获并被保持，或者数据存储层138b中的被捕获的电子可以被擦除。
因此，如上所述，位于中间栅极图案158M(其可以是图1B所示的字线)和垂直沟道半导体层140之间的数据存储层138b可以被定义为数据存储区域，其可以构成如参照图1B描述的存储单元(图1B的MCT)。
再次参照图2B和图3，下结构50可以是半导体基板，其可以由单晶硅形成。然而，本发明构思不限于此，可以如图7所示地修改。
图7示出根据本发明构思的修改的实施方式的半导体器件的概念性剖视图。
在如图7所示的修改的实施方式中，如图2B所示的下结构50可以在图7中被修改为下结构50'，下结构50'包括第一基板55、在第一基板55上的外围电路结构70以及在外围电路结构70上的第二基板80。例如，第一基板55可以是可由单晶硅形成的半导体基板，第二基板80可以是可由多晶硅形成的半导体基板。外围电路结构70可以包括外围电路布线60以及覆盖外围电路布线60的下绝缘层65。
再次参照图2A、图2B和图3，如上所述，在下栅极图案158L中，下栅极焊盘区域158Pb可以为与下栅极电极区域158Eb基本上相同的厚度，并且在上栅极图案158U中，上栅极焊盘区域158Pa可以为与上栅极电极区域158Ea基本上相同的厚度。然而，本发明构思不限于此，可以被如图8所示地修改。
图8示出根据本发明构思的修改的实施方式的半导体器件的概念性剖视图。
在如图8所示的修改的实施方式中，在下栅极图案158L中，下栅极焊盘区域158Pb'可以包括具有比下栅极电极区域158Eb的厚度大的厚度的焊盘区域，并且在上栅极图案158U中，上栅极焊盘区域158Pa'可以包括具有比上栅极电极区域158Ea的厚度大的厚度的焊盘区域。下栅极焊盘区域158Pb'和上栅极焊盘区域158Pa'可以具有与之前参照图4A-图4E描述的中间栅极焊盘区域158P相同的厚度或相同的结构。
在图8的堆叠结构160中，诸如图2B所示的下层间绝缘层109可以被修改成下层间绝缘层109'，其具有与每个中间层间绝缘层114的厚度相同的厚度，并且诸如图2B所示的上绝缘层116可以被修改为暴露上栅极焊盘区域158Pa'的上绝缘层116'。此外在图8中，诸如图2B所示的最下面的层间绝缘层103可以被修改为暴露下结构50的上表面50s的最下面的层间绝缘层103'。
再次参照图2A、图2B和图3，栅极焊盘区域(158Pa、158P和158Pb)可以布置为其中它们在第二区域A2中在任何一个方向上顺序地降低的阶梯形状。如上所述，栅极焊盘区域(158Pa、158P和158Pb)不限于图2B所示的阶梯形状，而是可以修改为各种形状。将参照图9至图12描述可如上所述修改为各种形状的阶梯形状的示范性实施方式。
图9、图10、图11和图12示出根据本发明构思的修改的实施方式的半导体器件的视图。图9示出根据本发明构思的实施方式的半导体器件的平面图。图10示出沿着图9中的线II-II'剖取的一区域的剖视图。图11示出沿着图9中的线III-III'剖取的一区域的剖视图。图12示出图10中的部分“B”的实施方式的局部放大图。在图10中，由“C”表示的部分可以具有与图3中的由“A”表示的部分基本上相同的结构和相同的形状。图3示出图2B中的由“A”表示的放大部分，可以对应于图10中的部分“C”。因此，尽管没有关于图10中的由“C”表示的部分的描述，但是图10中的由“C’表示的部分可以被理解为对应于图3。
参照图9至图12，堆叠结构260可以如前所述设置在下结构50上。堆叠结构260可以包括多个栅极图案258。
所述多个栅极图案258可以堆叠在下结构50上的第一区域A1'中并同时在垂直方向Z上彼此间隔开，并可以延伸到下结构50上的第二区域A2'中。所述多个栅极图案258可以在垂直于垂直方向Z的第一水平方向X上延伸，并可以延伸到下结构50上的第二区域A2'中。
在实施方式中，垂直方向Z可以垂直于下结构50的上表面。第一水平方向X可以平行于下结构50的上表面。
所述多个栅极图案258可以包括下栅极图案258L、在下栅极图案258L上(或之上)的中间栅极图案258M以及在中间栅极图案258M上(或之上)的上栅极图案258U。
所述多个栅极图案258可以包括栅极电极区域以及从栅极电极区域延伸的栅极焊盘区域(258Pa、258P和258Pb)。栅极焊盘区域(258Pa、258P和258Pb)可以在第二区域A2'中布置为阶梯形状。例如，栅极焊盘区域(258Pa、258P和258Pb)可以为具有如图9所示的平面图和如图10和图11所示的剖视图的阶梯形状。例如，当在如图10所示的剖视图中示出时，栅极焊盘区域(258Pa、258P和258Pb)的阶梯形状可以包括在第一水平方向X上可降低一个栅极图案高度的阶梯部分、可增大一个栅极图案高度的阶梯部分、以及可降低四个栅极图案高度的阶梯部分。当如图11所示在任何一个阶梯高度上的剖视图中示出时，即在垂直于第一水平方向X的第二水平方向Y上，栅极焊盘区域(258Pa、258P和258Pb)的阶梯形状可以是包括可在两侧降低一个栅极图案高度的阶梯部分的形状。本发明构思不限于栅极焊盘区域(258Pa、258P和258Pb)的上述阶梯形状，可以包括可修改为各种形状的所有阶梯形状。
以与图2B所述的那些类似的方式，下栅极图案258L可以包括在垂直方向Z上不与中间栅极图案258M重叠的下栅极焊盘区域258Pb。此外，每个中间栅极图案258M可以包括在垂直方向Z上不与位于所述多个栅极图案258的相对上部处的栅极图案重叠的中间栅极焊盘区域258P。上栅极图案258U可以包括位于第二区域A2'内的上栅极焊盘区域258Pa。
第一区域A1'可以是在图1A和图1B中描述的存储阵列区域(图1A和图1B中的MA)或者其中可设置存储阵列区域(图1A和图1B中的MA)的区域。第二区域A2'可以是其中可设置栅极焊盘区域(258Pa、258P和258Pb)的区域。
堆叠结构260可以包括与所述多个栅极图案258交替且重复堆叠的层间绝缘层。例如，层间绝缘层可以包括最下面的层间绝缘层203、下层间绝缘层209、中间层间绝缘层214和上层间绝缘层216。层间绝缘层可以例如由硅氧化物形成。
最下面的层间绝缘层203可以设置在下结构50上(或之上)，并可以设置在比下栅极图案258L的位置低的位置。下层间绝缘层209可以设置在最下面的层间绝缘层203上，可以覆盖下栅极图案258L，并可以设置在比中间栅极图案258M当中的最下面的中间栅极图案的位置低的位置。每个中间层间绝缘层214可以设置在位于比下栅极图案258L的位置高的位置的中间栅极图案258M和上栅极图案258U当中的在垂直方向Z上彼此间隔开且彼此相邻的两个栅极图案之间。上层间绝缘层216可以设置在上栅极图案258U上。
第一盖绝缘层133可以设置为覆盖下栅极焊盘区域258Pb和中间栅极焊盘区域258P。第一盖绝缘层133可以具有与上层间绝缘层216共平面的上表面。
在一示范性实施方式中，绝缘衬层230可以设置为覆盖中间栅极焊盘区域258P并在上层间绝缘层216和第一盖绝缘层133之间延伸。绝缘衬层230可以例如由硅氧化物形成。
存储垂直结构146可以设置为穿过堆叠结构260。存储垂直结构146可以与参照图6描述的相同。电介质层256可以覆盖每个栅极图案258的上表面和下表面，可以延伸到每个栅极图案258的面对存储垂直结构146的侧表面，并可以延伸到每个栅极图案258的外侧表面。电介质层256的一部分可以在绝缘衬层230与上栅极图案258U和中间栅极图案258M的每个之间。
第二盖绝缘层149可以布置为覆盖堆叠结构260和第一盖绝缘层133，并且第三盖绝缘层172可以布置在第二盖绝缘层149上。
分隔结构269(见图9和图11)可以设置在穿过堆叠结构260和第二盖绝缘层149的沟槽中。分隔结构269可以包括分隔图案266以及在分隔图案266的侧表面上的分隔间隔物263。在一示范性实施方式中，分隔图案266可以由导电材料形成，并且分隔间隔物263可以由绝缘材料形成。
穿过第二盖绝缘层149和第三盖绝缘层172的位线接触插塞173可以设置在存储垂直结构146上。穿过上层间绝缘层216以及第二盖绝缘层149和第三盖绝缘层172的上栅极接触插塞274a可以设置在上栅极焊盘区域258Pa上。穿过第一至第三盖绝缘层133、149和172的中间栅极接触插塞274b可以设置在中间栅极焊盘区域258P上。穿过第一至第三盖绝缘层133、149和172的下栅极接触插塞274c可以设置在下栅极焊盘区域258Pb上。电介质层256可以设置在栅极图案258上。
接下来，将主要基于图12的剖视图来描述。参照图12连同图9至图11，中间栅极图案258M可以包括第一栅极图案258Ma1、在第一栅极图案258Ma1之上的第二栅极图案258Ma2、以及在第一栅极图案258Ma1和第二栅极图案258Ma2之间的一个或更多个第三栅极图案258Mb1、258Mb2和258Mb3。第一栅极图案258Ma1和第二栅极图案258Ma2可以包括栅极焊盘区域258P，栅极焊盘区域258P包括具有增大的厚度的区域。在下文，将主要描述其中提供一个或更多个第三栅极图案258Mb1、258Mb2和258Mb3的情况。
第一栅极图案258Ma1可以包括与位于相对较高部分的第三栅极图案258Mb1、258Mb2和258Mb3重叠的栅极电极区域258E以及与第三栅极图案258Mb1、258Mb2和258Mb3不重叠并在第一水平方向X上从栅极电极区域258E延伸的第一栅极焊盘区域258P1。第二栅极图案258Ma2可以包括与位于相对较高部分的栅极图案重叠的栅极电极区域258E以及与位于相对较高部分的栅极图案不重叠并在第一水平方向X上从栅极电极区域258E延伸的第二栅极焊盘区域258P2。
布置在第一水平方向X上的第三栅极图案258Mb1、258Mb2和258Mb3不包括在第一栅极焊盘区域258P1和第二栅极焊盘区域258P2之间的任何一个栅极焊盘区域。因此，第三栅极图案258Mb1、258Mb2和258Mb3的每个可以具有与第一栅极焊盘区域258P1和第二栅极焊盘区域258P2之间的栅极电极区域258E相同的厚度。第三栅极图案258Mb1、258Mb2和258Mb3的栅极焊盘区域(图11中的258P)可以通过在第二水平方向Y上从与位于相对上部的栅极图案重叠的栅极电极区域延伸而形成。第一水平方向X和第二水平方向Y可以平行于下结构50的上表面并可以彼此垂直。
第三栅极图案258Mb1、258Mb2和258Mb3位于第一水平方向X上的外侧表面SIa、SIb和SIc可以通过分别从第三栅极图案258Mb1、258Mb2和258Mb3的下表面延伸为圆化的形状(或具有圆化的形状)而形成。也就是，第三栅极图案258Mb1的下表面和外侧表面SIa的连接部分具有圆化的形状，第三栅极图案258Mb2的下表面和外侧表面SIb的连接部分具有圆化的形状，第三栅极图案258Mb3的下表面和外侧表面SIc的连接部分具有圆化的形状。例如，第三栅极图案258Mb1、258Mb2和258Mb3的位于第一水平方向X上的外侧表面SIa、SIb和SIc可以具有凸起的形状。第三栅极图案258Mb1、258Mb2和258Mb3的外侧表面SIa、SIb和SIc可以具有比所述多个栅极图案258当中的最下面的栅极图案(图10中的258L)的外侧表面更加凸起的形状。
第一栅极焊盘区域258P1和第二栅极焊盘区域258P2的每个可以包括具有下外侧表面S3La和上外侧表面S3Ua的外侧表面S3a。第一栅极焊盘区域258P1和第二栅极焊盘区域258P2的每个的外侧表面S3a可以具有与参照图4A至图4E描述的外侧表面S3a、S3b、S3c和S3d中的任何一个相同的形状。因此，由于第一栅极焊盘区域258P1和第二栅极焊盘区域258P2的每个可以具有与参照图4A至图4E描述的栅极焊盘区域158P中的任何一个相同的形状，所以将省略第一栅极焊盘区域258P1和第二栅极焊盘区域258P2的形状的详细描述。
在第三栅极图案258Mb1、258Mb2和258Mb3中，位于相对下面的部分的栅极图案可以形成为与位于相对较高部分的栅极图案相比在水平方向上进一步延伸。
在上述实施方式中，一个或更多个栅极焊盘区域的外侧表面可以凸起为半球形。本发明构思不限于此。将参照图13和图14A描述一个或更多个栅极焊盘区域的外侧表面的修改的实施方式。
图13示出图10中的部分“B”的修改的实施方式的局部放大图。图14A至图14D示出图13中的部分“D”的修改的实施方式的局部放大图。
参照图13和图14A，第三栅极图案258Mb1、258Mb2和258Mb3的外侧表面SIa'、SIb'和SIc'的每个可以形成为使得相对下面的部分与相对上面的部分相比在横向方向上进一步突出。
第一栅极焊盘区域258P1和第二栅极焊盘区域258P2的每个的外侧表面S3a'可以包括下外侧表面S3La'和上外侧表面S3Ua。
上外侧表面S3Ua可以具有与参照图4A描述的外侧表面S3a的上外侧表面S3Ua相同的形状。与参照图4A描述的外侧表面S3a的下外侧表面(图4A中的S3L)相比，下外侧表面S3La'可以具有修改的形状使得相对下面的部分与相对上面的部分相比在横向方向上进一步突出。
与参照图4A描述的栅极焊盘区域(图4A中的158P)的下区域(图4A中的T2L)相比，第一栅极图案258Ma1的栅极焊盘区域258P1具有这样修改的形状，使得相对下面的部分与相对上面的部分相比在横向方向上进一步突出。
以类似的方式，第一栅极图案258Ma1的栅极焊盘区域258P1可以如图14B、图14C和图14D所示进行各种修改。
在一修改的实施方式中，参照图14B，与参照图4C描述的栅极焊盘区域(图4C中的158P)中的下区域(图4C中的T2L)相比，第一栅极图案258Ma1的栅极焊盘区域258P1具有这样修改的形状，使得相对下面的部分与相对上面的部分相比在横向方向上进一步突出。
在一修改的实施方式中，参照图14C，与参照图4D描述的栅极焊盘区域(图4D中的158P)中的下区域(图4D中的T2L)相比，第一栅极图案258Ma1的栅极焊盘区域258P1具有这样修改的形状，使得相对下面的部分与相对上面的部分相比在横向方向上进一步突出。
在一修改的实施方式中，参照图14D，与参照图4E描述的栅极焊盘区域(图4E中的158P)中的下区域(图4E中的T2L)相比，第一栅极图案258Ma1的栅极焊盘区域258P1具有这样修改的形状，使得相对下面的部分与相对上面的部分相比在横向方向上进一步突出。
接下来，将参照图15至图21描述根据本发明构思的实施方式的形成半导体器件的方法。图15至图21示出根据本发明构思的实施方式的形成半导体器件的方法的剖视图。
参照图15，模制结构118形成在下结构50上。模制结构118的形成可包括：在下结构50上形成最下面的层间绝缘层103；在最下面的层间绝缘层103上形成图案化的下模层106；在下模层106上形成下层间绝缘层109；在下层间绝缘层109上交替且重复地形成中间模层112和中间层间绝缘层114；在中间层间绝缘层114当中的最上面的中间层间绝缘层114上形成上模层115；以及在上模层115上形成上层间绝缘层116。下模层106、中间模层112和上模层115可以例如由硅氮化物形成，并且层间绝缘层(103、109、114和116)可以例如由硅氧化物形成。
参照图16，中间模层112和上模层115被图案化以形成阶梯形状。上模层115可以覆盖有图案化的上层间绝缘层116，并且中间模层112的端部可以被暴露。
在一示范性的实施方式中，在中间模层112中，端部可以相对于其余部分凹入。
参照图17，形成一个或更多个焊盘模层。例如，第一焊盘模层124和第二焊盘模层127可以顺序地形成。
第一焊盘模层124和第二焊盘模层127可以由相对于层间绝缘层(103、109、114和116)具有蚀刻选择性的材料形成。
第一焊盘模层124和第二焊盘模层127可以由相对于彼此具有蚀刻选择性的材料形成。例如，第一焊盘模层124和第二焊盘模层127可以由不同的材料形成，或者可以例如由具有彼此不同的致密程度的基于氮化物的材料形成。
第一焊盘模层124和第二焊盘模层127可以形成为使得其平行于下结构50的上表面的部分比其垂直于下结构50的上表面的部分更厚。
参照图18，第一焊盘模层124和第二焊盘模层127被蚀刻以形成保留在中间模层112的端部上的第一焊盘模层124a和第二焊盘模层127a。
如上所述，第一焊盘模层124和第二焊盘模层127的平行于下结构50的上表面的部分比第一焊盘模层124和第二焊盘模层127的垂直于下结构50的上表面的部分更厚。在第一焊盘模层124和第二焊盘模层127中，可以去除垂直于下结构50的上表面的相对薄的部分，并且可以保留平行于下结构50的上表面的相对厚的部分。根据保留的第一焊盘模层124a和第二焊盘模层127a的形状，可以形成如图4A至图4E所示的栅极焊盘区域158P的形状。
在实施方式中，层间绝缘层(103、109、114和116)可以被部分地蚀刻并凹入，并且暴露的中间模层112和上模层115的侧表面的边缘可以被蚀刻以如前所述将中间模层112和上模层115的外侧表面形成为圆化的形状(或具有圆化的形状)。
设置在下绝缘层109(见图17)上的第一焊盘模层124和第二焊盘模层127可以通过用于形成保留的第一焊盘模层124a和第二焊盘模层127a的光刻和蚀刻工艺去除。
参照图19，绝缘衬层130共形地形成在如上所述形成的结构上。绝缘衬层130可以例如由硅氧化物形成。
之后，绝缘材料沉积在包括绝缘衬层130的结构上，然后执行平坦化工艺直到暴露上层间绝缘层116。在平坦化工艺之后保留在绝缘衬层130上的绝缘材料是第一盖绝缘层133。第一盖绝缘层133可以例如由硅氧化物形成。
参照图20，形成穿过模制结构118的存储垂直结构146。存储垂直结构146可以形成为具有与参照图6描述的结构相同的结构。例如，参照图20连同图6，存储垂直结构146的形成可以包括：形成穿过模制结构118的孔；形成填充所述孔的下部的半导体图案136；在半导体图案136上在所述孔的侧壁上形成栅极电介质结构138；在所述孔中形成覆盖栅极电介质结构138和半导体图案136的垂直沟道半导体层140；在垂直沟道半导体层140上形成芯图案142以部分地填充所述孔；以及形成填充所述孔的剩余部分的焊盘图案144。
接下来，形成覆盖模制结构118和第一盖绝缘层133的第二盖绝缘层149。然后形成穿过第二盖绝缘层149和模制结构118的沟槽152。
参照图21，去除模制结构(图20中的118)的由沟槽152暴露的模层(图20中的106、112和115)，此外，第一焊盘模层124a和第二焊盘模层127a可以被去除以形成空隙空间154。绝缘衬层130可以用于防止通过去除第一焊盘模层124a和第二焊盘模层127a形成的空隙空间154的变形。例如，绝缘衬层130可以由比第一盖绝缘层133更致密的膜状绝缘材料形成。更致密的膜状绝缘衬层130可以在去除第一焊盘模层124a和第二焊盘模层127a的蚀刻工艺期间防止相对多孔的第一盖绝缘层133的蚀刻。因此，绝缘衬层130可以防止由于空隙空间154的变形而可能发生的缺陷，空隙空间154包括通过去除第一焊盘模层124a和第二焊盘模层127a形成的空间。
再次参照图2B，栅极图案158可以形成在空隙空间(图21中的154)中。因此，空隙空间(图21中的154)可以包括通过去除第一焊盘模层124a和第二焊盘模层127a而形成的空间，并且栅极图案158可以形成为具有如参照图2B描述的上栅极焊盘区域158Pa、中间栅极焊盘区域158P和下栅极焊盘区域158Pb。
在形成栅极图案158之前，电介质层156可以共形地形成在空隙空间154中。
然后，分隔结构169可以形成在沟槽152中。分隔结构169的形成可以包括：在沟槽152的侧壁上形成分隔间隔物163；以及形成填充沟槽152的剩余部分的分隔图案166。第二盖绝缘层172可以然后形成在第一盖绝缘层149上。位线接触插塞173可以形成为穿过第二盖绝缘层149和第三盖绝缘层172并与存储垂直结构146接触。
上栅极接触插塞174a可以形成为穿过上层间绝缘层116以及第二盖绝缘层149和第三盖绝缘层172并与上栅极焊盘区域158Pa接触。中间栅极接触插塞174b可以形成为穿过第一至第三盖绝缘层133、149和172并与中间栅极焊盘区域158P接触。下栅极接触插塞174c可以形成为穿过第一至第三盖绝缘层133、149和172并与下栅极焊盘区域158Pb接触。
位线180可以形成在位线接触插塞173上。上栅极连接布线182a可以形成在上栅极接触插塞174a上。中间栅极连接布线182b可以形成在中间栅极接触插塞174b上。下栅极连接布线182c可以形成在下栅极接触插塞174c上。
根据本发明构思的实施方式，可以提供包括增大厚度的焊盘区域的栅极图案。这样的具有增大厚度的焊盘区域可以防止由接触插塞的穿透引起的缺陷的发生。此外，通过在垂直方向上堆叠这样的栅极图案，可以提高半导体器件的集成度。此外，根据本发明构思的实施方式，包括增大厚度的焊盘区域的栅极图案的外侧表面可以如前所述被提供为圆化的形状(或具有圆化的形状)。因此，可以防止由于在栅极图案的端部的拐角处可能发生的电场集中(field concentration)引起的半导体器件的性能下降或错误。
根据本发明构思的实施方式，可以提供包括增大厚度的焊盘区域的栅极图案。半导体器件的集成度可以通过在垂直方向上堆叠而提高。此外，根据本发明构思的实施方式，通过将包括具有增大厚度的焊盘区域的栅极图案的外侧表面提供为圆化的形状(或具有圆化的形状)，可以防止由于在栅极图案的端部的拐角处可能发生的电场集中引起的半导体器件的性能下降或错误。
尽管以上已经示出和描述了示范性实施方式，但是对于本领域技术人员应当是明显的，可以进行修改和变化而没有脱离本发明构思的范围，本发明构思的范围由权利要求书限定。
本申请要求于2018年9月13日在韩国知识产权局提交的韩国专利申请第10-2018-0109777号的优先权，其公开内容通过引用整体地结合于此。

Claims (25)

1.一种半导体器件，包括：
栅极图案，设置在下结构之上，并包括栅极电极区域和从所述栅极电极区域延伸的栅极焊盘区域；和
垂直沟道半导体层，具有面对所述栅极图案的所述栅极电极区域的侧表面，
其中所述栅极焊盘区域包括具有比所述栅极电极区域的厚度大的厚度的第一焊盘区域，
所述第一焊盘区域包括上表面、与所述上表面相反的下表面、以及外侧表面，
所述外侧表面具有由边界部分彼此划分的下外侧表面和上外侧表面，并且
所述下外侧表面从所述下表面延伸为圆化的形状。
2.根据权利要求1所述的半导体器件，其中所述下外侧表面具有凸起的形状，并且
其中所述下外侧表面和所述下表面的连接部分具有圆化的形状。
3.根据权利要求2所述的半导体器件，其中所述上外侧表面具有凸起的形状并从所述上表面延伸，并且所述上外侧表面和所述上表面的连接部分具有圆化的形状，并且
所述外侧表面的所述边界部分是通过连接具有凸起的形状的所述下外侧表面和具有凸起的形状的所述上外侧表面而形成的凹入部分。
4.根据权利要求2所述的半导体器件，其中所述上外侧表面的至少一部分具有凹入的形状，并且
所述外侧表面的所述边界部分是在具有凸起的形状的所述下外侧表面和所述上外侧表面的具有凹入的形状的所述部分的连接部分处的拐点部分。
5.根据权利要求2所述的半导体器件，其中所述上外侧表面包括：
第一上外侧表面，相对于所述上表面成钝角延伸；和
第二上外侧表面，以与所述第一上外侧表面的斜度不同的斜度从所述第一上外侧表面延伸。
6.根据权利要求1所述的半导体器件，其中所述栅极焊盘区域还包括在所述第一焊盘区域和所述栅极电极区域之间的第二焊盘区域，并且
所述第二焊盘区域包括具有小于或等于所述栅极电极区域的厚度的厚度的部分。
7.根据权利要求1所述的半导体器件，其中所述下外侧表面的相对下面的部分与所述下外侧表面的相对上面的部分相比在横向方向上进一步突出。
8.根据权利要求1所述的半导体器件，其中所述下外侧表面与所述上外侧表面相比在横向方向上进一步突出。
9.一种半导体器件，包括：
第一栅极图案，在下结构之上；
第二栅极图案，在所述第一栅极图案之上；以及
层间绝缘层，在所述第一栅极图案和所述第二栅极图案之间，
其中所述第一栅极图案包括与所述第二栅极图案重叠的栅极电极区域以及从所述栅极电极区域延伸的栅极焊盘区域，
所述栅极焊盘区域包括具有比所述栅极电极区域的厚度大的厚度的第一焊盘区域，
所述第一焊盘区域包括下区域和在所述下区域上的上区域，并且
所述下区域包括具有凸起的形状的下外侧表面。
10.根据权利要求9所述的半导体器件，其中所述第一栅极图案和所述第二栅极图案在平行于所述下结构的上表面的方向上比所述层间绝缘层进一步突出。
11.根据权利要求9所述的半导体器件，其中所述第二栅极图案具有下表面和从所述下表面延伸的外侧表面，并且所述下表面和所述外侧表面的连接部分具有圆化的形状。
12.根据权利要求9所述的半导体器件，其中所述上区域包括上外侧表面，并且
所述第一焊盘区域包括边界部分，该边界部分将所述下区域的所述下外侧表面和所述上区域的所述上外侧表面划分开。
13.根据权利要求12所述的半导体器件，其中所述下区域的厚度大于所述上区域的厚度。
14.根据权利要求12所述的半导体器件，其中所述下区域的厚度小于所述上区域的厚度。
15.根据权利要求12所述的半导体器件，其中所述上区域包括第一上区域以及在所述第一上区域和所述下区域之间的第二上区域，
所述上外侧表面包括所述第一上区域的第一上外侧表面以及所述第二上区域的第二上外侧表面，并且
所述第一上外侧表面和所述第二上外侧表面具有不同的形状。
16.根据权利要求15所述的半导体器件，其中所述第二上区域的厚度大于所述第一上区域的厚度。
17.根据权利要求15所述的半导体器件，其中所述下区域的厚度大于所述第二上区域的厚度。
18.根据权利要求12所述的半导体器件，其中所述上区域包括与所述上外侧表面相反的凸起侧表面，并且
其中所述凸起侧表面包括从所述上区域的上表面延伸并与所述上区域的所述上表面形成钝角的第一凸起侧表面以及从所述第一凸起侧表面延伸并相对于水平面具有比所述第一凸起侧表面更加锐角的斜度的第二凸起侧表面。
19.一种半导体器件，包括：
下结构；
多个栅极图案，在垂直于所述下结构的上表面的方向上彼此间隔开，所述多个栅极图案包括中间栅极图案；以及
垂直沟道半导体层，具有面对所述中间栅极图案的侧表面，
其中每个所述中间栅极图案包括栅极电极区域和从所述栅极电极区域延伸的栅极焊盘区域，所述栅极电极区域与所述多个栅极图案当中的位于相对上部的栅极图案重叠，
所述栅极焊盘区域包括第一焊盘区域以及在所述栅极电极区域和所述第一焊盘区域之间的第二焊盘区域，
所述第一焊盘区域具有比所述栅极电极区域的厚度和所述第二焊盘区域的厚度大的厚度，
所述第一焊盘区域包括下外侧表面、上外侧表面以及在所述上外侧表面和所述下外侧表面之间的边界部分，并且
所述第一焊盘区域的下表面和所述第一焊盘区域的所述下外侧表面的连接部分具有圆化的形状。
20.根据权利要求19所述的半导体器件，其中所述边界部分是在所述下外侧表面和所述上外侧表面的连接部分处的凹入部分。
21.根据权利要求19所述的半导体器件，其中所述上外侧表面的一部分具有凹入的形状，并且所述边界部分是在具有凸起的形状的所述下外侧表面和所述上外侧表面的具有凹入的形状的所述部分的连接部分处的拐点部分。
22.根据权利要求19所述的半导体器件，
其中所述中间栅极图案包括第一栅极图案、在所述第一栅极图案之上的第二栅极图案、以及在所述第一栅极图案之上并在比所述第二栅极图案的位置低的位置的一个或更多个第三栅极图案，
所述第一栅极图案和所述第二栅极图案中的每个的所述栅极焊盘区域在第一水平方向上从所述栅极电极区域延伸，并且
所述一个或更多个第三栅极图案的设置在所述第一水平方向上的外侧表面从所述一个或更多个第三栅极图案的下表面延伸为圆化的形状。
23.根据权利要求22所述的半导体器件，其中所述一个或更多个第三栅极图案的所述外侧表面的相对下面的部分比所述一个或更多个第三栅极图案的所述外侧表面的相对上面的部分在横向方向上进一步突出。
24.根据权利要求19所述的半导体器件，其中所述多个栅极图案还包括在比所述中间栅极图案的位置低的位置的下栅极图案，并且
所述第一焊盘区域的所述下表面和所述第一焊盘区域的所述下外侧表面的连接部分具有比所述下栅极图案的下表面和所述下栅极图案的外侧表面的连接部分更加圆化的形状。
25.根据权利要求24所述的半导体器件，其中所述多个栅极图案还包括在所述中间栅极图案之上的上栅极图案，并且
所述上栅极图案的下表面和所述上栅极图案的外侧表面的连接部分具有比所述下栅极图案的所述下表面和所述下栅极图案的所述外侧表面的连接部分更加圆化的形状。
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