WO2014034748A1 - 半導体装置及びその製造方法 - Google Patents

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metal
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山口　弘
十七里　和昭
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Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • Non-Patent Document 1 Extended Abstracts of the 2007, International Conference on Solid State Devices and Materials, Tsukuba, 2007, pp. 16-17, BP, Linder et al.
  • a transistor including a gate electrode having a metal layer is disclosed.
  • FIG. 12 shows a cross-sectional view of a laminated film in which a titanium nitride layer 21 and an amorphous silicon layer 22 are formed on a silicon substrate 20, and FIG. 12A is a cross-sectional view in the vicinity of the interface between the titanium nitride layer 21 and the amorphous silicon layer 22. Represents an enlarged view of the abnormal growth portion 23 of FIG. 12A.
  • FIG. 13 shows the state of the surface of the amorphous silicon layer 22. As shown in FIGS. 12 and 13, a polycrystalline portion partially exists as an abnormal growth portion 23 near the boundary between the titanium nitride layer 21 and the amorphous silicon layer 22, and the amorphous silicon layer 22 is uneven.
  • One embodiment is: A semiconductor substrate; A gate insulating film provided on the semiconductor substrate; A gate electrode having a metal layer sequentially provided on the gate insulating film, a metal oxide layer, and a silicon layer containing impurities; A transistor having the gate insulating film and the gate electrode;
  • the present invention relates to a semiconductor device including Other embodiments are: Forming a gate insulating film on the semiconductor substrate; Forming a metal layer on the gate insulating film; Forming a metal oxide layer on the metal layer; Forming an amorphous silicon layer containing impurities on the metal oxide layer; Forming a gate electrode by patterning the metal layer, the metal oxide layer and the amorphous silicon layer;
  • the present invention relates to a method for manufacturing a semiconductor device comprising:
  • FIG. 1 is a diagram showing the relationship between the thickness of the titanium oxide layer and the number of abnormally grown defects in the silicon layer.
  • FIG. 2 is a diagram showing the relationship between the thickness of the titanium oxide layer and the interface resistance between the titanium nitride layer and the silicon layer.
  • FIG. 3 is a diagram showing the relationship between the time in which the sample is left in the atmosphere and the number of abnormally grown defects in the silicon layer.
  • FIG. 4 is a cross-sectional view for explaining the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 5 is a cross-sectional view for explaining the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a cross-sectional view for explaining the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 7 is a cross-sectional view for explaining the semiconductor device manufacturing method of the first embodiment.
  • FIG. 8 is a cross-sectional view for explaining the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 9 is a cross-sectional view for explaining the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 10 is a cross-sectional view for explaining the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 11 is a cross-sectional view for explaining the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 12 is a TEM photograph showing an abnormally grown portion of the silicon layer.
  • FIG. 13 is an SEM photograph of an abnormally grown portion of the silicon layer.
  • An example of a semiconductor device of the present invention includes a transistor including a gate electrode including a metal layer, a metal oxide layer, and a silicon layer containing an impurity, which are sequentially provided over a gate insulating film.
  • a transistor including a gate electrode including a metal layer, a metal oxide layer, and a silicon layer containing an impurity which are sequentially provided over a gate insulating film.
  • the silicon layer is not adversely affected by its crystallinity such as the orientation of the metal layer when the silicon layer is formed. Abnormal growth of the layer can be effectively suppressed.
  • a semiconductor device including a gate electrode that can be processed by miniaturization can be provided. Further, it is possible to provide a semiconductor device corresponding to miniaturization without deteriorating device characteristics.
  • FIG. 1 is a diagram showing the relationship between the thickness of the titanium oxide layer and the number of abnormally grown defects in the silicon layer.
  • the sample shown in FIG. 1 was prepared as follows. First, a titanium nitride layer having a thickness of 15 nm was formed on a semiconductor substrate. For the sample having a titanium oxide layer thickness of 0 nm, a silicon layer having a film thickness of 500 ° C. and a thickness of 80 nm was immediately formed on the titanium nitride layer. For the other samples, the titanium oxide layer was formed on the surface of the titanium nitride layer by leaving the sample in the atmosphere for 1 to 48 hours after the formation of the titanium nitride layer.
  • the film thickness of the titanium oxide layer was controlled by adjusting the time for which the sample was left in the atmosphere. That is, the film thickness of the titanium oxide layer can be reduced by shortening the time for which the sample is left in the atmosphere, and the film thickness of the titanium oxide layer is increased by increasing the time for which the sample is left in the air. be able to.
  • the surface and cross section of the silicon layer thus formed were observed with a transmission electron microscope (TEM) to determine the presence or absence of abnormal growth defects. As can be seen from the results in FIG. 1, when the titanium oxide layer is not provided (thickness 0 nm), the number of abnormal growth defects in the silicon layer is 100, whereas the thickness is about 0.1 nm.
  • FIG. 2 is a diagram showing the relationship between the thickness of the titanium oxide layer and the interface resistance between the titanium nitride layer and the silicon layer.
  • the sample of FIG. 2 was prepared in the same manner as in FIG. 1, and the film thickness of the titanium oxide layer was controlled by adjusting the sample standing time in the atmosphere as in FIG. As shown in FIG. 2, it can be seen that the interface resistance tends to increase as the thickness of the titanium oxide layer increases.
  • the interface resistance is less than the standard value 100 indicated by a dotted line in FIG. From FIG. 2, in order to obtain such an interface resistance, the thickness of the titanium oxide layer is preferably 1 nm or less.
  • the results shown in FIGS. 1 and 2 show that the abnormal growth defects of the silicon layer can be suppressed by providing the silicon oxide layer between the titanium nitride layer and the silicon layer. It can also be seen that the thickness of the silicon oxide layer is preferably from 0.1 to 1 nm as a film thickness in which abnormal growth defects hardly occur and the interface resistance is small.
  • FIG. 3 is a diagram showing the relationship between the time in which the sample is left in the atmosphere and the number of abnormally grown defects in the silicon layer.
  • the sample in FIG. 3 was prepared in the same manner as in FIG. As shown in FIG. 3, when the sample is left for less than 1 hour, the number of abnormally grown defects in the silicon layer is about 100 to 3000, and a stable titanium oxide layer is not formed. Therefore, abnormal growth of the silicon layer occurs. I understand that. On the other hand, when the sample is left for 1 hour or longer, the number of abnormally grown defects in the silicon layer becomes 0, indicating that the silicon layer does not grow abnormally. Therefore, it can be seen that when the titanium oxide layer is formed by leaving the sample in the air, it is preferable to leave it for one hour or more.
  • the sample is not left in the atmosphere for 1 hour or more after the metal layer is formed for reasons such as improvement of productivity.
  • the metal oxide layer is not formed when the gate electrode is formed. 1 to 3, the case where a titanium oxide layer is formed as a metal oxide layer on a titanium nitride layer, which is a metal layer, and a silicon layer is further formed thereon has been described.
  • the thickness of the metal oxide layer, the number of abnormal growth defects in the silicon layer, the interface resistance between the metal layer and the silicon layer, the metal The relationship between the standing time of the layers in the atmosphere shows the same tendency as in FIGS.
  • the thickness of the metal oxide layer is preferably 0.1 to 1 nm.
  • the type of the metal layer and the metal oxide layer provided on the surface of the metal layer is not particularly limited, but it is preferable to form a titanium nitride layer, a tungsten layer, or a ruthenium layer as the metal layer.
  • a titanium oxide layer, a tungsten oxide layer, or a ruthenium oxide layer is preferably formed.
  • the metal layer may have a laminated structure of a plurality of types of metal layers.
  • FIG. 4 is a cross-sectional view showing the semiconductor device of this example.
  • an active region 3 is provided in the semiconductor substrate 1 so as to be partitioned by an element isolation region 2.
  • a gate insulating film 5 and a gate electrode 6 are provided on the active region 3.
  • the gate insulating film 5 includes a silicon oxide layer 5a sequentially provided on the semiconductor substrate 1, and a hafnium oxide (HfO 2 ) layer 5b which is a high dielectric constant insulating layer (high-k film) having a dielectric constant higher than that of silicon oxide. Consists of.
  • the gate electrode 6 includes a titanium nitride layer 6a, a titanium oxide layer 6b, a silicon layer 6c, and a tungsten nitride layer and a tungsten layer 6d provided in this order on the gate insulating film 5.
  • a pair of sidewalls 7 made of silicon nitride is provided on each side wall of the gate electrode 6, and a cap insulating film 9 made of silicon nitride is provided on the upper surface of the gate electrode 6.
  • An interlayer insulating film 13 is provided on the semiconductor substrate 1.
  • a pair of LDD layers 10 and a high concentration impurity region 11 are provided, and these layers constitute a source and a drain.
  • a contact plug 15 is provided so as to penetrate through the interlayer insulating film 13 and reach the high concentration impurity region 11.
  • the active region 3, the gate insulating film 5, the gate electrode 6, the LDD layer 10, and the high-concentration impurity region 11 constitute a transistor Tr.
  • the gate electrode 6 having a laminated structure of the titanium nitride layer 6a, the titanium oxide layer 6b, and the silicon layer 6c, abnormal growth during the formation of the silicon layer 6c can be suppressed. As a result, the performance deterioration of the semiconductor device provided with the transistor can be suppressed.
  • the material of the gate insulating film 5b is not limited to hafnium oxide, and is not particularly limited as long as it is a high dielectric constant insulating layer (high-k film) having a dielectric constant higher than that of silicon oxide.
  • high-k film high dielectric constant insulating layer
  • At least one insulating material selected from the group consisting of 3 can be used.
  • a stacked film including a plurality of layers containing these materials may be used.
  • 4 to 11 are views for explaining a method of manufacturing the semiconductor device of this embodiment.
  • a trench for an element isolation region is formed on a semiconductor substrate 1 using a lithography technique and a dry etching technique.
  • the insulating film is flattened by CMP or etch back to form the element isolation region 2.
  • the active region 3 is formed so as to be partitioned by the element isolation region 2.
  • a well is formed by implanting an impurity of a desired conductivity type into a predetermined region in the active region 3.
  • a silicon oxide layer 5a having a thickness of 2 nm is formed on the semiconductor substrate 1 by thermal oxidation using lamp annealing.
  • a hafnium oxide layer 5b having a thickness of 2 nm is formed on the silicon oxide layer 5a by a CVD (Chemical Vapor Deposition) method.
  • CVD Chemical Vapor Deposition
  • the semiconductor substrate 1 is introduced into the deposition chamber of the sputtering apparatus, and a titanium nitride layer 6a having a thickness of 2 to 5 nm is formed on the hafnium oxide layer 5b by sputtering.
  • the surface of the titanium nitride layer 6a is oxidized to be converted into the titanium oxide layer 6b to form a titanium oxide layer 6b having a thickness of 0.1 to 1 nm.
  • Examples of the method for oxidizing the surface of the titanium nitride layer 6a include the following methods (1) to (3). (1) The semiconductor substrate 1 provided with the titanium nitride layer 6a is left in the atmosphere for 1 hour or longer. (2) Continuing from the step of FIG.
  • oxygen gas is introduced into the film forming chamber while the semiconductor substrate 1 provided with the titanium nitride layer 6a is held in the film forming chamber of the sputtering apparatus.
  • the semiconductor substrate 1 provided with the titanium nitride layer 6a is introduced into a film formation chamber of a CVD apparatus for forming a silicon layer, and oxygen gas is introduced into the film formation chamber.
  • an amorphous silicon layer 6c containing impurities with a thickness of 20 to 80 nm is formed on the titanium oxide layer 6b by a CVD method.
  • the impurities may be introduced at the time of forming the amorphous silicon layer by CVD using a source gas containing impurities, or by implanting the impurities into the amorphous silicon layer after forming the amorphous silicon layer. It may be introduced.
  • the amorphous silicon layer 6c may remain in an amorphous state until the completion of the semiconductor device, or may be converted into a polysilicon layer by performing a heat treatment on the amorphous silicon layer 6c in a later step. In this embodiment, the amorphous silicon layer 6c is formed after the titanium oxide layer 6b is provided on the titanium nitride layer 6a.
  • the amorphous silicon layer 6c is possible to effectively prevent the amorphous silicon layer 6c from being partly polysiliconized (polycrystallized) and abnormally growing under the influence of the crystallinity of the titanium nitride layer 6a. As a result, it is possible to suppress deterioration in workability due to abnormal growth of the amorphous silicon layer 6c and to sufficiently cope with miniaturization.
  • the deposition temperature of the amorphous silicon layer 6c can be set to a relatively high temperature (for example, 500 ° C.), and high productivity can be maintained. Furthermore, it is not necessary to lower the crystallinity of the metal layer, and the deterioration of the device characteristics can be prevented.
  • a tungsten nitride layer and a tungsten layer 6d are formed on the amorphous silicon layer 6c by sputtering.
  • a cap insulating layer 9 made of silicon nitride is formed on the tungsten nitride layer and the tungsten layer 6d by a CVD method. As shown in FIG. 10, the cap insulating film 9 is patterned using a lithography technique and a dry etching technique to form a hard mask pattern.
  • the tungsten nitride layer and the tungsten layer 6d, the amorphous silicon layer 6c, the titanium oxide layer 6b, the titanium nitride layer 6a, the hafnium oxide layer 5b, and the silicon oxide layer 5a are sequentially patterned to form the active region 3
  • a gate insulating film 5, a gate electrode 6, and a cap insulating film 9 are formed thereon.
  • an LDD layer 10 is formed by implanting impurities into the active region 3.
  • the silicon nitride layer is etched back to form sidewalls 7 on the side surfaces of the gate electrode 6.
  • a high concentration impurity region 11 is formed by implanting a high concentration impurity into the active region 3.
  • the transistor Tr having the active region 3, the gate insulating film 5, the gate electrode 6, the LDD layer 10, and the high concentration impurity region 11 is completed.
  • a coating-type interlayer insulating film (Spin On Dielectric) 13 is formed on the semiconductor substrate 1 and then planarized by CMP.
  • a contact hole that exposes the high concentration impurity region 11 is formed in the interlayer insulating film 13 by lithography and dry etching.
  • a tungsten film (metal layer) is formed on the entire surface of the semiconductor substrate 1 so as to fill the contact hole by sputtering.
  • the contact plug 15 connected to the high concentration impurity region 11 is formed by removing the tungsten film on the interlayer insulating film 13 by CMP.

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Abstract

　異常成長が抑制され、微細化での加工が可能なゲート電極を備えた半導体装置を提供する。装置特性を劣化させることなく、微細化に対応した半導体装置を提供する。　半導体基板と、半導体基板上に設けられたゲート絶縁膜と、ゲート絶縁膜上に順に設けられた金属層と金属酸化物層と不純物を含有するシリコン層とを有するゲート電極と、ゲート絶縁膜およびゲート電極を有するトランジスタと、を備えた半導体装置。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関する。
　従来から、高いＯＮ電流を得ることのできるトランジスタとして、ゲート電極に金属層を用いることが提案されている。一方、ゲート電極を金属層のみから構成すると、下記の問題が生じる。
（１）ゲート電極による閾値電圧の制御は膜厚依存性があるため、金属層のみで所望の閾値と抵抗値を満たす厚さを実現するのは困難である。
（２）加工性の点で、ゲート電極全てを金属層にするのは困難である。
　このため、金属層上にシリコン層を積層させたメタルゲート構造のゲート電極を有するトランジスタが提案されている。
　また、この金属層およびシリコン層を有するゲート電極と、酸化シリコン膜よりも高い高誘電率絶縁層（ｈｉｇｈ−Ｋ膜）を有するゲート絶縁膜を併用して用いることにより、量子トンネル効果によりゲート絶縁膜を透過するリーク電流が低減され、トランジスタの微細化・高集積化を効果的に行うことができる。
　非特許文献１（Ｅｘｔｅｎｄｅｄ　Ａｂｓｔｒａｃｔｓ　ｏｆ　ｔｈｅ　２００７　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｅｖｉｃｅｓ　ａｎｄ　Ｍａｔｅｒｉａｌｓ，Ｔｓｕｋｕｂａ，２００７，ｐｐ．１６−１７、Ｂ．Ｐ，Ｌｉｎｄｅｒら）には、高誘電率絶縁層を有するゲート絶縁膜と、金属層を有するゲート電極を備えたトランジスタが開示されている。
Ｅｘｔｅｎｄｅｄ　Ａｂｓｔｒａｃｔｓ　ｏｆ　ｔｈｅ　２００７　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｅｖｉｃｅｓ　ａｎｄ　Ｍａｔｅｒｉａｌｓ，Ｔｓｕｋｕｂａ（２００７，ｐｐ．１６−１７、Ｂ．Ｐ，Ｌｉｎｄｅｒら）
　メタルゲート構造のゲート電極を形成する際、金属層上にシリコン層を形成すると、下地となる金属層の配向性などに代表される結晶性の影響を受けて、多結晶化する傾向がある。このようにシリコン層に多結晶部分が存在すると、この部分の表面には凹凸が発生する異常成長が起こり、後の工程でシリコン層の加工を行っても所望の寸法が得られなかったり、残渣が生じるなどの問題が発生していた。
　図１２および１３はそれぞれ、シリコン層の異常成長状態を表すＴＥＭ（透過型電子顕微鏡）写真およびＳＥＭ（走査型電子顕微鏡）写真である。図１２は、シリコン基板２０上に窒化チタン層２１およびアモルファスシリコン層２２を形成した積層膜の断面図を表し、図１２Ａは窒化チタン層２１とアモルファスシリコン層２２の界面近傍の断面図、図１２Ｂは図１２Ａの異常成長部２３の拡大図を表す。また、図１３は、アモルファスシリコン層２２表面の状態を表す。図１２および１３に示すように、窒化チタン層２１とアモルファスシリコン層２２の境界近傍に、部分的に多結晶部分が異常成長部２３として存在し、アモルファスシリコン層２２に凹凸が生じている。
　そこで、このようなシリコン層の異常成長を抑制する方法として、シリコン層の成膜温度を低温化することや、金属層の結晶性を低くすることが考えられる。しかしながら、シリコン層の成膜温度を低温化すると、シリコン層の成膜速度が遅くなり、生産性が低下するといった問題があった。また、金属層の結晶性を低くすると、トランジスタの性能劣化の原因となるといった問題があった。従って、シリコン層の異常成長の抑制とトランジスタの性能向上を両立させる条件を制御することは困難であった。このため、シリコン層の成膜温度を下げず、金属層の結晶性に依存しないシリコン層を備えたメタルゲート構造を形成することが課題となっていた。
　一実施形態は、
　半導体基板と、
　前記半導体基板上に設けられたゲート絶縁膜と、
　前記ゲート絶縁膜上に順に設けられた金属層と、金属酸化物層と、不純物を含有するシリコン層と、を有するゲート電極と、
　前記ゲート絶縁膜およびゲート電極を有するトランジスタと、
　を備えた半導体装置に関する。
　他の実施形態は、
　半導体基板上にゲート絶縁膜を形成する工程と、
　前記ゲート絶縁膜上に、金属層を形成する工程と、
　前記金属層上に金属酸化物層を形成する工程と、
　前記金属酸化物層上に、不純物を含有するアモルファスシリコン層を形成する工程と、
　前記金属層、金属酸化物層および前記アモルファスシリコン層をパターニングすることによりゲート電極を形成する工程と、
　を備えた半導体装置の製造方法に関する。
　異常成長が抑制され、微細化での加工が可能なゲート電極を備えた半導体装置を提供することができる。この結果、装置特性を劣化させることなく、微細化に対応した半導体装置を提供することができる。
　図１は酸化チタン層の膜厚と、シリコン層の異常成長欠陥数との関係を表す図である。
　図２は酸化チタン層の膜厚と、窒化チタン層およびシリコン層間の界面抵抗との関係を表す図である。
　図３は試料の大気中への放置時間と、シリコン層の異常成長欠陥数との関係を表す図である。
　図４は第１実施例の半導体装置の製造方法を説明する断面図である。
　図５は第１実施例の半導体装置の製造方法を説明する断面図である。
　図６は第１実施例の半導体装置の製造方法を説明する断面図である。
　図７は第１実施例の半導体装置の製造方法を説明する断面図である。
　図８は第１実施例の半導体装置の製造方法を説明する断面図である。
　図９は第１実施例の半導体装置の製造方法を説明する断面図である。
　図１０は第１実施例の半導体装置の製造方法を説明する断面図である。
　図１１は第１実施例の半導体装置の製造方法を説明する断面図である。
　図１２はシリコン層の異常成長部を撮影したＴＥＭ写真である。
　図１３はシリコン層の異常成長部を撮影したＳＥＭ写真である。
　本発明の半導体装置の一例は、ゲート絶縁膜上に順に設けられた、金属層、金属酸化物層、および不純物を含有するシリコン層を有するゲート電極を有するトランジスタを備える。このように、金属層上に、金属酸化物層を設けた上で更にシリコン層を設けることで、シリコン層の形成時に、金属層の配向性などその結晶性の悪影響を受けることがなく、シリコン層の異常成長を効果的に抑制することができる。この結果、微細化での加工が可能なゲート電極を備えた半導体装置を提供することができる。また、装置特性を劣化させることなく、微細化に対応した半導体装置を提供することができる。
　図１は、酸化チタン層の膜厚と、シリコン層の異常成長欠陥数との関係を表す図である。図１の試料は以下のようにして作成した。まず、半導体基板上に膜厚が１５ｎｍの窒化チタン層を成膜した。酸化チタン層の膜厚が０ｎｍの試料は、この後、すぐに窒化チタン層上に、成膜温度５００℃で膜厚が８０ｎｍのシリコン層を形成した。これ以外の試料については、窒化チタン層の成膜後、試料を大気中に１~４８時間、放置することで窒化チタン層の表面に酸化チタン層を形成した。酸化チタン層の膜厚は、試料を大気中に放置する時間を調節することによって制御した。すなわち、大気中への試料の放置時間を短くすることによって酸化チタン層の膜厚を薄くすることができ、大気中への試料の放置時間を長くすることによって酸化チタン層の膜厚を厚くすることができる。このようにして形成したシリコン層の表面と断面を、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ；ＴＥＭ）により観察し、異常成長欠陥の有無を判定した。
　図１の結果から分かるように、酸化チタン層を設けない場合（膜厚０ｎｍ）、シリコン層の異常成長欠陥数が１００となっているのに対して、膜厚が約０．１ｎｍの酸化チタン層を設けた試料では異常成長欠陥数が４未満となり、更に、膜厚が約０．２ｎｍ以上の酸化チタン層を設けた試料では異常成長欠陥数が０となっていることが分かる。
　図２は、酸化チタン層の膜厚と、窒化チタン層およびシリコン層間の界面抵抗との関係を表す図である。図２の試料は、図１と同様にして作成し、酸化チタン層の膜厚は図１と同様に、大気中への試料の放置時間を調節することによって制御した。図２に示すように、酸化チタン層の膜厚の増加と共に、界面抵抗が増加する傾向があることが分かる。高周波までトランジスタを安定的に動作させて良好なトランジスタ特性を得るためには、図２中に点線で示した規格値１００未満の界面抵抗とすることが好ましい。図２より、このような界面抵抗とするためには、酸化チタン層の膜厚を１ｎｍ以下とすることが好ましい。
　以上のように図１および２の結果から、窒化チタン層とシリコン層の間に酸化シリコン層を設けることによって、シリコン層の異常成長欠陥を抑制できることが分かる。また、酸化シリコン層の膜厚は、異常成長欠陥が起こりにくく、界面抵抗が小さい膜厚として０．１~１ｎｍが好ましいことが分かる。
　図３は、試料の大気中への放置時間と、シリコン層の異常成長欠陥数との関係を表す図である。図３の試料は、図１と同様にして作成した。図３に示すように、試料の放置時間が１時間未満の場合、シリコン層の異常成長欠陥数は約１００~３０００となり、安定した酸化チタン層が形成されないため、シリコン層の異常成長が発生することが分かる。一方、試料の放置時間が１時間以上の場合、シリコン層の異常成長欠陥数は０となり、シリコン層の異常成長が起こらないことが分かる。従って、試料を大気中に放置することにより酸化チタン層を形成する場合には、１時間以上、放置することが好ましいことが分かる。なお、従来、メタルゲート構造を有するトランジスタの形成工程では、生産性の向上などの理由から、金属層の形成後に試料を１時間以上、大気中に放置することはない。このため、従来のトランジスタの製造方法では、ゲート電極形成時に金属酸化物層が形成されることはない。
　また、図１~３では、金属層である窒化チタン層上に、金属酸化物層として酸化チタン層を形成し、更にその上にシリコン層を形成する場合を説明した。しかし、他の金属層上に、他の金属酸化物層を形成する場合であっても、金属酸化物層の膜厚、シリコン層の異常成長欠陥数、金属層とシリコン層間の界面抵抗、金属層の大気中での放置時間の間の関係は、図１~３と同様の傾向を示す。このため、金属酸化物層の膜厚は０．１~１ｎｍとすることが好ましい。
　なお、金属層およびその表面に設ける金属酸化物層の種類は特に限定されるわけではないが、金属層としては、窒化チタン層、タングステン層またはルテニウム層を形成することが好ましい。また、金属酸化物層としては、酸化チタン層、酸化タングステン層または酸化ルテニウム層を形成することが好ましい。金属層は、複数種の金属層の積層構造としても良い。
　以下に、本発明を適用した一実施例である半導体装置及びその製造方法について図４~１１を参照して説明する。この実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、この具体例に何ら限定されるものではない。また、同一部材には同一符号を付し、説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、長さ、幅、及び厚みの比率等は実際のものと同じとは限らない。以下の実施例では、具体的に示した材料や寸法等の条件は例示に過ぎない。
　図４は、本実施例の半導体装置を表す断面図である。図４に示すように、半導体基板１内には、素子分離領域２で区画されるように活性領域３が設けられている。活性領域３上にはゲート絶縁膜５、ゲート電極６が設けられている。ゲート絶縁膜５は、半導体基板１上に順に設けられた酸化シリコン層５ａと、酸化シリコンよりも誘電率の高い高誘電率絶縁層（ｈｉｇｈ−ｋ膜）である酸化ハフニウム（ＨｆＯ２）層５ｂからなる。ゲート電極６は、ゲート絶縁膜５上に順に設けられた窒化チタン層６ａ、酸化チタン層６ｂ、シリコン層６ｃ、ならびに窒化タングステン層およびタングステン層６ｄからなる。ゲート電極６の側壁上にはそれぞれ、窒化シリコンからなる一対のサイドウォール７が設けられ、ゲート電極６の上面上には、窒化シリコンからなるキャップ絶縁膜９が設けられている。半導体基板１上には層間絶縁膜１３が設けられている。
　活性領域３内には１対のＬＤＤ層１０、高濃度不純物領域１１が設けられており、これらの層はソースおよびドレインを構成する。層間絶縁膜１３内を貫通して高濃度不純物領域１１に達するように、コンタクトプラグ１５が設けられている。
　活性領域３、ゲート絶縁膜５、ゲート電極６、ＬＤＤ層１０、および高濃度不純物領域１１は、トランジスタＴｒを構成する。
　本実施例では、窒化チタン層６ａ、酸化チタン層６ｂ、シリコン層６ｃの積層構造を有するゲート電極６を設けることによって、シリコン層６ｃ形成時の異常成長を抑制することができる。この結果、トランジスタを備えた半導体装置の性能劣化を抑制することができる。
　ゲート絶縁膜５ｂの材料としては酸化ハフニウムに限定されるわけではなく、酸化シリコンよりも誘電率の高い高誘電率絶縁層（ｈｉｇｈ−ｋ膜）であれば特に限定されない。例えば、ＨｆＳｉＯＮ、ＺｒＯ２、Ｔａ２Ｏ５、Ｎｂ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２、ＳｃＯ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＣｅＯ３、Ｐｒ２Ｏ３、Ｎｄ２Ｏ３、Ｓｍ２Ｏ３、Ｅｕ２Ｏ３、Ｇｄ２Ｏ３、Ｔｂ２Ｏ３、Ｄｙ２Ｏ３、Ｈｏ２Ｏ３、Ｅｒ２Ｏ３、Ｔｍ２Ｏ３、Ｙｂ２Ｏ３、及びＬｕ２Ｏ３からなる群から選択された少なくとも一種の絶縁材料を使用することができる。また、これらの材料を含む複数の層の積層膜としても良い。
　図４~１１は、本実施例の半導体装置の製造方法を説明する図である。まず、図５に示すように、半導体基板１上にリソグラフィー技術とドライエッチング技術を利用して、素子分離領域用の溝を形成する。ＣＶＤ法により、この溝内に絶縁膜を埋設した後、ＣＭＰまたはエッチバックにより、この絶縁膜を平坦化して、素子分離領域２を形成する。これにより、素子分離領域２によって区画されるように活性領域３が形成される。活性領域３内の所定の領域に、所望の導電型の不純物を注入することにより、ウェルを形成する。この後、半導体基板の表面をフッ化水素水溶液（ＨＦ）で処理することにより、自然酸化膜などを除去する。
　図６に示すように、ランプアニールを用いた熱酸化により、半導体基板１上に膜厚が２ｎｍの酸化シリコン層５ａを形成する。この後、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、酸化シリコン層５ａ上に、膜厚が２ｎｍの酸化ハフニウム層５ｂを形成する。
　図７に示すように、スパッタ装置の成膜室内に半導体基板１を導入し、スパッタ法により、酸化ハフニウム層５ｂ上に膜厚が２~５ｎｍの窒化チタン層６ａを形成する。
　図８に示すように、窒化チタン層６ａの表面を酸化することにより、酸化チタン層６ｂに変換して、膜厚が０．１~１ｎｍの酸化チタン層６ｂを形成する。この窒化チタン層６ａ表面の酸化方法としては例えば、下記（１）~（３）の方法を挙げることができる。
　（１）窒化チタン層６ａを設けた半導体基板１を、１時間以上、大気中に放置する。
　（２）図７の工程から続けて窒化チタン層６ａを設けた半導体基板１をスパッタ装置の成膜室内に保持したまま、成膜室内に酸素ガスを導入する。
　（３）窒化チタン層６ａを設けた半導体基板１を、シリコン層形成用のＣＶＤ装置の成膜室内に導入し、成膜室内に酸素ガスを導入する。
　図９に示すように、ＣＶＤ法により、酸化チタン層６ｂ上に膜厚が２０~８０ｎｍの不純物を含有するアモルファスシリコン層６ｃを形成する。なお、不純物は、不純物を含有する原料ガスを用いたＣＶＤ法により、アモルファスシリコン層の成膜時に導入しても良いし、アモルファスシリコン層の成膜後に不純物をアモルファスシリコン層内に注入することによって導入しても良い。また、アモルファスシリコン層６ｃは半導体装置の完成時までアモルファス状態のままであっても良いし、後の工程でアモルファスシリコン層６ｃに熱処理を行うことによりポリシリコン層に変換しても良い。本実施例では、窒化チタン層６ａ上に酸化チタン層６ｂを設けた後に、アモルファスシリコン層６ｃを形成している。このため、窒化チタン層６ａの結晶性の影響を受けてアモルファスシリコン層６ｃが部分的にポリシリコン化（多結晶化）して異常成長することを効果的に防止できる。この結果、アモルファスシリコン層６ｃの異常成長による加工性の低下を抑制することができると共に微細化にも十分に対応することができる。また、アモルファスシリコン層６ｃの成膜温度を比較的、高温（例えば、５００℃）に設定することができ、高い生産性を維持することができる。更に、金属層の結晶性を低くする必要がなく、装置特性の劣化を防止することができる。
　次に、スパッタ法により、アモルファスシリコン層６ｃ上に窒化タングステン層およびタングステン層６ｄを形成する。この後、ＣＶＤ法により、窒化タングステン層およびタングステン層６ｄ上に、窒化シリコンからなるキャップ絶縁層９を形成する。
　図１０に示すように、リソグラフィー技術とドライエッチング技術を利用して、キャップ絶縁膜９をパターニングしてハードマスクパターンを形成する。ハードマスクパターンを用いて、窒化タングステン層およびタングステン層６ｄ、アモルファスシリコン層６ｃ、酸化チタン層６ｂ、窒化チタン層６ａ、酸化ハフニウム層５ｂ、および酸化シリコン層５ａを順次、パターニグして、活性領域３上にゲート絶縁膜５、ゲート電極６およびキャップ絶縁膜９を形成する。
　図１１に示すように、活性領域３内に不純物を注入することにより、ＬＤＤ層１０を形成する。ＣＶＤ法により、半導体基板１上の全面に窒化シリコン層を成膜した後、窒化シリコン層をエッチバックして、ゲート電極６の側面上にサイドウォール７を形成する。次に、活性領域３内に高濃度の不純物を注入することにより、高濃度不純物領域１１を形成する。これにより、活性領域３、ゲート絶縁膜５、ゲート電極６、ＬＤＤ層１０、および高濃度不純物領域１１を有するトランジスタＴｒが完成する。
　図４に示すように、半導体基板１上に塗布系の層間絶縁膜（Ｓｐｉｎ　Ｏｎ　Ｄｉｅｌｅｃｔｒｉｃ）１３を形成した後、ＣＭＰにより平坦化させる。リソグラフィー技術とドライエッチング技術により、層間絶縁膜１３内に、高濃度不純物領域１１を露出させるコンタクトホールを形成する。スパッタ法により、コンタクトホール内を埋め込むように、半導体基板１上の全面にタングステン膜（金属層）を形成する。ＣＭＰ法により、層間絶縁膜１３上のタングステン膜を除去することで、高濃度不純物領域１１に接続されたコンタクトプラグ１５を形成する。
１　半導体基板
２　素子分離領域
３　活性領域
５　ゲート絶縁膜
５ａ　酸化シリコン層
５ｂ　酸化ハフニウム層
６　ゲート電極
６ａ　窒化チタン層
６ｂ　酸化チタン層
６ｃ　シリコン層
６ｄ　窒化タングステン層およびタングステン層
７　サイドウォール
９　キャップ絶縁膜
１０　ＬＤＤ層
１１　高濃度不純物領域
１３　層間絶縁膜
１５　コンタクトプラグ
２０　シリコン基板
２１　窒化チタン層
２２　アモルファスシリコン層
２３　異常成長部

Claims (17)

  1. 　半導体基板と、
    　前記半導体基板上に設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜上に順に設けられた金属層と、金属酸化物層と、不純物を含有するシリコン層と、を有するゲート電極と、
    　前記ゲート絶縁膜およびゲート電極を有するトランジスタと、
    　を備えた半導体装置。
  2. 　前記金属酸化物層の膜厚は、０．１~１ｎｍである、請求項１に記載の半導体装置。
  3. 　前記金属層は、窒化チタン層、タングステン層またはルテニウム層を有する、請求項１または２に記載の半導体装置。
  4. 　前記金属酸化物層は、酸化チタン層、酸化タングステン層または酸化ルテニウム層を有する、請求項１~３の何れか１項に記載の半導体装置。
  5. 　前記シリコン層は、アモルファスシリコン層またはポリシリコン層である、請求項１~４の何れか１項に記載の半導体装置。
  6. 　前記ゲート電極は、前記シリコン層上に順に設けられた窒化タングステン層と、タングステン層と、を更に有する、請求項１~５の何れか１項に記載の半導体装置。
  7. 　前記ゲート絶縁膜は、前記半導体基板上に設けられた酸化シリコン層と、前記酸化シリコン層上に設けられた高誘電率絶縁層と、を有する、請求項１~６の何れか１項に記載の半導体装置。
  8. 　前記高誘電率絶縁層は、ＨｆＳｉＯＮ、ＺｒＯ２、Ｔａ２Ｏ５、Ｎｂ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２、ＳｃＯ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＣｅＯ３、Ｐｒ２Ｏ３、Ｎｄ２Ｏ３、Ｓｍ２Ｏ３、Ｅｕ２Ｏ３、Ｇｄ２Ｏ３、Ｔｂ２Ｏ３、Ｄｙ２Ｏ３、Ｈｏ２Ｏ３、Ｅｒ２Ｏ３、Ｔｍ２Ｏ３、Ｙｂ２Ｏ３、及びＬｕ２Ｏ３からなる群から選択された少なくとも一種の絶縁材料を含む、請求項１~７の何れか１項に記載の半導体装置。
  9. 　半導体基板上にゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜上に、金属層を形成する工程と、
    　前記金属層上に金属酸化物層を形成する工程と、
    　前記金属酸化物層上に、不純物を含有するアモルファスシリコン層を形成する工程と、
    　前記金属層、金属酸化物層および前記アモルファスシリコン層をパターニングすることによりゲート電極を形成する工程と、
    　を備えた半導体装置の製造方法。
  10. 　前記金属酸化物層の膜厚は、０．１~１ｎｍである、請求項９に記載の半導体装置の製造方法。
  11. 前記金属酸化物層を形成する工程では、
    　酸素を含む雰囲気下で、前記金属層の表面を酸化することにより、前記金属酸化物層を形成する、請求項９または１０に記載の半導体装置の製造方法。
  12. 　前記金属層は、窒化チタン層、タングステン層またはルテニウム層を有する、請求項９~１１の何れか１項に記載の半導体装置の製造方法。
  13. 　前記金属酸化物層は、酸化チタン層、酸化タングステン層または酸化ルテニウム層を有する、請求項９~１２の何れか１項に記載の半導体装置の製造方法。
  14. 前記アモルファスシリコン層を形成する工程の後に更に、
    　前記アモルファスシリコン層に熱処理を行うことにより、ポリシリコン層に変換する工程を有する、請求項９~１３の何れか１項に記載の半導体装置の製造方法。
  15. 前記アモルファスシリコン層を形成する工程の後に更に、
    　前記アモルファスシリコン層上に、窒化タングステン層を形成する工程と、
    　前記窒化タングステン層上に、タングステン層を形成する工程と、
    　を有する、請求項９~１４の何れか１項に記載の半導体装置の製造方法。
  16. 前記ゲート絶縁膜を形成する工程は、
    　前記半導体基板上に酸化シリコン層を形成する工程と、
    　前記酸化シリコン層上に高誘電率絶縁層を形成する工程と、
    　を有する、請求項９~１５の何れか１項に記載の半導体装置の製造方法。
  17. 　前記高誘電率絶縁層は、ＨｆＳｉＯＮ、ＺｒＯ２、Ｔａ２Ｏ５、Ｎｂ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２、ＳｃＯ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＣｅＯ３、Ｐｒ２Ｏ３、Ｎｄ２Ｏ３、Ｓｍ２Ｏ３、Ｅｕ２Ｏ３、Ｇｄ２Ｏ３、Ｔｂ２Ｏ３、Ｄｙ２Ｏ３、Ｈｏ２Ｏ３、Ｅｒ２Ｏ３、Ｔｍ２Ｏ３、Ｙｂ２Ｏ３、及びＬｕ２Ｏ３からなる群から選択された少なくとも一種の絶縁材料を含む、請求項９~１６の何れか１項に記載の半導体装置の製造方法。
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