KR102507288B1 - 패드 영역을 갖는 게이트 패턴을 포함하는 반도체 소자 - Google Patents

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Abstract

패드 영역을 갖는 게이트 패턴을 포함하는 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물 상에 배치되고, 게이트 전극 영역 및 상기 게이트 전극 영역으로부터 연장되는 게이트 패드 영역을 포함하는 게이트 패턴; 및 상기 게이트 패턴의 상기 게이트 전극 영역과 마주보는 측면을 갖는 수직 채널 반도체 층을 포함한다. 상기 게이트 패드 영역은 상기 게이트 전극 영역의 두께 보다 큰 두께를 갖는 제1 패드 영역을 포함하고, 상기 제1 패드 영역은 상부면, 상기 상부면과 대향하는 하부면, 및 외측면을 포함하고, 상기 외측면은 경계 부분에 의해 서로 구분되는 하부 외측면 및 상부 외측면을 갖고, 상기 하부 외측면은 상기 하부면으로부터 둥근 형태로 연장되어 형성되는 모양이다.

Description

패드 영역을 갖는 게이트 패턴을 포함하는 반도체 소자{SEMICONDUCTOR DEVICE INCLDUING GATE PATTEREN HAVING PAD REGION}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 두께가 증가된 패드 영역을 갖는 게이트 패턴을 포함하는 반도체 소자에 관한 것이다.
제품의 가격 경쟁력을 높이기 위하여, 반도체 소자의 집적도 향상에 대한 요구가 심화되고 있다. 반도체 소자의 집적도를 향상시키기 위하여, 게이트들을 기판의 수직 방향으로 적층시키는 3차원 구조의 반도체 소자가 개발되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물 상에 배치되고, 게이트 전극 영역 및 상기 게이트 전극 영역으로부터 연장되는 게이트 패드 영역을 포함하는 게이트 패턴; 및 상기 게이트 패턴의 상기 게이트 전극 영역과 마주보는 측면을 갖는 수직 채널 반도체 층을 포함한다. 상기 게이트 패드 영역은 상기 게이트 전극 영역의 두께 보다 큰 두께를 갖는 제1 패드 영역을 포함하고, 상기 제1 패드 영역은 상부면, 상기 상부면과 대향하는 하부면, 및 외측면을 포함하고, 상기 외측면은 경계 부분에 의해 서로 구분되는 하부 외측면 및 상부 외측면을 갖고, 상기 하부 외측면은 상기 하부면으로부터 둥근 형태로 연장되어 형성되는 모양이다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물 상의 제1 게이트 패턴; 상기 제1 게이트 패턴 상의 제2 게이트 패턴; 및 상기 제1 게이트 패턴과 상기 제2 게이트 패턴 사이의 층간 절연 층을 포함한다. 상기 제1 게이트 패턴은 상기 제2 게이트 패턴과 중첩하는 게이트 전극 영역 및 상기 게이트 전극 영역으로부터 연장되는 게이트 패드 영역을 포함하하고, 상기 게이트 패드 영역은 상기 게이트 전극 영역의 두께 보다 큰 두께를 갖는 제1 패드 영역을 포함하고, 상기 제1 패드 영역은 하부 영역 및 상기 하부 영역 상의 상부 영역을 포함하고, 상기 하부 영역은 볼록한 모양의 하부 외측면을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물 상에 배치되며, 게이트 패턴들을 포함하는 적층 구조물; 및 상기 하부 구조물 상에 배치되며 상기 게이트 패턴들과 마주보는 측면을 갖는 수직 채널 반도체 층을 포함한다. 상기 게이트 패턴들 중 복수개의 게이트 패턴들의 각각은 게이트 전극 영역 및 상기 게이트 전극 영역으로부터 연장되는 게이트 패드 영역을 포함하고, 상기 게이트 패드 영역은 상기 게이트 전극 영역의 두께 보다 큰 두께를 갖는 제1 패드 영역을 포함하고, 상기 제1 패드 영역은 외측면, 상부면, 및 상기 상부면과 대향하는 하부면을 포함하고, 상기 외측면은 하부 외측면, 상기 하부 외측면 상의 상부 외측면, 상기 하부 외측면과 상기 하부 외측면 사이의 경계 부분을 포함하고, 상기 하부 외측면은 상기 하부면으로부터 둥근 형태로 연장되는 모양이다.
본 발명의 기술적 사상의 실시 예들에 따르면, 두께가 증가된 패드 영역을 포함하는 게이트 패턴들을 제공할 수 있다. 이와 같은 게이트 패턴들은 수직 방향으로 적층됨으로써 반도체 소자의 집적도를 향상시킬 수 있다. 또한, 본 발명의 기술적 사상의 실시 예들에 따르면, 두께가 증가된 패드 영역을 포함하는 게이트 패턴들의 외측면들을 둥근 형태로 제공함으로써, 게이트 패턴들의 끝 부분들의 모서리에서 발생할 수 있는 전계 집중에 의한 반도체 소자의 성능 저하 또는 오류를 방지할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 1b는 본 발명의 일 실시예에 따른 반도체 소자의 메모리 어레이 영역을 개념적으로 나타낸 회로도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 개념적인 평면도이다.
도 2b는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 개념적인 단면도이다.
도 3은 도 2의 'A'로 표시된 부분을 확대한 부분 확대도이다.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 반도체 소자의 일부 구성요소의 다양한 예들을 나타내는 개념적인 단면도들이다.
도 5a는 본 발명의 일 실시예에 따른 반도체 소자의 일부분을 확대한 부분 확대 단면도이다.
도 5b는 본 발명의 일 실시예에 따른 반도체 소자의 일부 구성요소의 변형 예를 나타내는 개념적인 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 일부분을 개념적으로 나타낸 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타내는 개념적인 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타내는 개념적인 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타내는 평면도이다.
도 10은 도 9의 I-I'선을 따라 취해진 영역을 나타내는 단면도이다.
도 11은 도 9의 II-II'선을 따라 취해진 영역을 나타내는 단면도이다.
도 12는 도 10의 'B'로 표시된 부분의 일 예를 나타내는 부분 확대도이다.
도 13은 도 10의 'B'로 표시된 부분의 변형 예를 나타내는 부분 확대도이다.
도 14a 내지 도 14d는 본 발명의 일 실시예에 따른 반도체 소자의 일부 구성요소의 다양한 예들을 나타내는 개념적인 단면도들이다.
도 15 내지 도 21은 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 나타내는 단면도들이다.
본 명세서에서, '하부', '중간', '상부' 등의 용어는 구성요소들에 있어서 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, 이들 "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다.
또한, "제1", "제2" 및 "제3" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있고, "제2 구성요소"는 "제1 구성요소"로 명명될 수 있다.
도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1a를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 설명하기로 한다. 도 1a는 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(1)는 메모리 어레이 영역(A1), 로우 디코더(3), 페이지 버퍼(4), 컬럼 디코더(5) 및 제어 회로(6)를 포함할 수 있다. 상기 메모리 어레이 영역(A1)은 메모리 블록들(BLK)을 포함할 수 있다.
상기 메모리 어레이 영역(A1)은 복수의 행과 열을 따라 배열된 메모리 셀들을 포함할 수 있다. 상기 메모리 어레이 영역(A1)에 포함되는 상기 메모리 셀들은, 워드 라인들(WL), 적어도 하나의 공통 소스 라인(CSL), 스트링 선택 라인들(SSL), 적어도 하나의 접지 선택 라인(GSL) 등을 통해 로우 디코더(3)와 전기적으로 연결될 수 있으며, 비트 라인들(BL)을 통해 페이지 버퍼(4) 및 컬럼 디코더(5)와 전기적으로 연결될 수 있다.
일 실시예에서, 상기 메모리 셀들 중에서, 동일한 행을 따라 배열되는 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
상기 로우 디코더(3)는 상기 메모리 블록들(BLK)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 상기 메모리 블록들(BLK)의 워드 라인들(WL)에 구동 신호를 제공할 수 있다. 예를 들어, 상기 로우 디코더(3)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 상기 메모리 블록들(BLK)에 전기적으로 연결된 상기 워드 라인들(WL), 상기 공통 소스 라인(CSL), 상기 스트링 선택 라인들(SSL) 및 상기 접지 선택 라인(GSL) 중 적어도 일부에 공급되는 전압을 결정할 수 있다.
상기 페이지 버퍼(4)는 상기 비트 라인들(BL)을 통해 상기 메모리 어레이 영역(A1)과 전기적으로 연결될 수 있다. 상기 페이지 버퍼(4)는 상기 컬럼 디코더(5)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 연결될 수 있다. 상기 페이지 버퍼(4)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 예를 들어, 상기 페이지 버퍼(4)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다. 상기 페이지 버퍼(4)는 제어 로직으로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트 라인(BL)에 이를 제공할 수 있다.
상기 컬럼 디코더(5)는 상기 페이지 버퍼(4)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 상기 컬럼 디코더(5)는 외부에서 입력된 어드레스를 디코딩하여, 상기 비트 라인들(BL) 중 어느 하나를 선택할 수 있다.
상기 컬럼 디코더(5)는 상기 메모리 블록들(BLK)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 상기 메모리 블록(BLK)의 상기 비트 라인들(BL)에 데이터 정보를 제공할 수 있다.
상기 제어 회로(6)는 반도체 소자(1)의 전반적인 동작을 제어할 수 있다. 상기 제어 회로(6)는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 상기 제어 회로(6)는 외부 전압을 이용하여 내부 동작에 필요한 전압들(예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등)을 생성하는 전압 발생기를 포함할 수 있다. 상기 제어 회로(6)는 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
도 1b를 참조하여 도 1a에서 설명한 반도체 소자(1)의 상기 메모리 어레이 영역(도 1a의 MA) 내에 배치되는 회로의 예시적인 예를 설명하기로 한다. 도 1b는 상기 메모리 어레이 영역(도 1a의 MA)을 개념적으로 나타낸 회로도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 공통 소스 라인(CSL), 비트라인들(BL), 상기 공통 소스 라인(CSL)과 상기 비트라인들(BL) 사이에 배치되는 복수의 셀 스트링(CSTR)을 포함할 수 있다. 상기 공통 소스 라인(CSL), 상기 비트라인들(BL), 및 복수의 셀 스트링(CSTR)은 메모리 어레이 영역(A1) 내에 배치될 수 있다.
상기 복수의 셀 스트링(CSTR)은 각각의 상기 비트라인들(BL)에 병렬로 연결될 수 있다. 상기 복수의 셀 스트링(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 상기 복수의 셀 스트링(CSTR)의 각각은 직렬로 연결될 수 있는 하부 선택 트랜지스터(GST), 메모리 셀들(MCT) 및 상부 선택 트랜지스터(SST)를 포함할 수 있다.
상기 메모리 셀들(MCT)은 상기 하부 선택 트랜지스터(GST)와 상기 상부 선택 트랜지스터(SST) 사이에서 직렬 연결될 수 있다. 상기 메모리 셀들(MCT)의 각각은 정보를 저장할 수 있는 정보 저장 영역들을 포함할 수 있다.
상기 상부 선택 트랜지스터(SST)는 상기 비트라인들(BL)과 전기적으로 연결될 수 있고, 상기 하부 선택 트랜지스터(GST)는 상기 공통 소스 라인(CSL)과 전기적으로 연결될 수 있다.
상기 상부 선택 트랜지스터(SST)는 복수개가 배치될 수 있으며, 스트링 선택 라인들(SSL)에 의해 제어될 수 있다. 상기 메모리 셀들(MCT)은 복수개의 워드라인들(WL)에 의해 제어될 수 있다.
상기 하부 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터(GST)의 소스에 공통으로 연결될 수 있다.
예시적인 예에서, 상기 상부 선택 트랜지스터(SST)는 스트링 선택 트랜지스터일 수 있고, 상기 하부 선택 트랜지스터(GST)는 접지 선택 트랜지스터일 수 있다.
다음으로, 도 2a, 도 2b, 도 3 및 도 4a를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 설명하기로 한다. 도 2a 내지 도 4a에서, 도 2a는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 개념적인 평면도이고, 도 2b는 도 2a의 I-I'선을 따라 취해진 영역을 개략적으로 나타낸 단면도이고, 도 3은 도 2b의 'A'로 표시된 부분을 확대한 부분 확대도이고, 도 4a는 도 2b의 게이트 패턴들 중 어느 하나의 일부를 나타낸 개념적인 단면도이다.
도 2a, 도 2b, 도 3 및 도 4a를 참조하면, 상기 하부 구조물(50) 상에 적층 구조물(160)이 배치될 수 있다. 상기 하부 구조물(50)은 반도체 기판일 수 있다. 상기 적층 구조물(160)은 복수의 게이트 패턴들(158)을 포함할 수 있다.
상기 복수의 게이트 패턴들(158)은 상기 하부 구조물(50) 상의 제1 영역(A1) 내에서 수직 방향으로 서로 이격되면서 적층되고, 상기 하부 구조물(50) 상의 제2 영역(A2) 내로 연장될 수 있다. 상기 복수의 게이트 패턴들(158)은 상기 수직 방향과 수직한 수평 방향으로 연장되어 상기 하부 구조물(50) 상의 제2 영역(A2) 내로 연장될 수 있다.
실시 예들에서, 상기 수직 방향은 상기 하부 구조물(50)의 상부면(50s)과 수직한 방향일 수 있다. 상기 수평 방향은 상기 하부 구조물(50)의 상부면(50s)과 평행한 방향일 수 있다.
상기 복수의 게이트 패턴들(158)은 하부 게이트 패턴(158L), 하부 게이트 패턴(158L) 상의 중간 게이트 패턴들(158M), 및 상기 중간 게이트 패턴들(158M) 상의 상부 게이트 패턴(158U)을 포함할 수 있다.
상기 복수의 게이트 패턴들(158)은 게이트 전극 영역들(158Ea, 158E, 158Eb) 및 게이트 전극 영역들(158Ea, 158E, 158Eb)로부터 연장되는 게이트 패드 영역들(158Pa, 158P, 158Pb)을 포함할 수 있다. 예를 들어, 상기 하부 게이트 패턴(158L)은 상기 중간 게이트 패턴들(158M)과 수직 방향으로 중접하는 하부 게이트 전극 영역(158Eb) 및 상기 중간 게이트 패턴들(158M)과 수직 방향으로 비-중첩하는 상기 하부 게이트 패드 영역(158Pb)을 포함할 수 있다. 상기 중간 게이트 패턴들(158M)의 각각은 상기 게이트 패턴들(158) 중 상대적으로 상부에 위치하는 게이트 패턴과 수직 방향으로 중첩하는 중간 게이트 전극 영역(158E) 및 상기 게이트 패턴들(158) 중 상대적으로 상부에 위치하는 게이트 패턴과 상기 수직 방향으로 비-중첩하며, 상기 중간 게이트 전극 영역(158E)로부터 연장되는 중간 게이트 패드 영역(158P)을 포함할 수 있다. 상기 상부 게이트 패턴(158U)은 상기 제1 영역(A1) 내에 위치하는 상부 게이트 전극 영역(158Ea) 및 상기 제2 영역(A2) 내에 위치하는 상부 게이트 패드 영역(158Pa)을 포함할 수 있다.
상기 게이트 패드 영역들(158Pa, 158P, 158Pb)은 상기 제2 영역(A2) 내에서 계단 모양으로 배열될 수 있다. 상기 게이트 패드 영역들(158Pa, 158P, 158Pb)은 도면에 도시된 형태의 계단 모양에 한정되지 않으며 다양한 형태로 변형될 수 있다.
실시 예들에서, 상기 제1 영역(A1)은 도 1a및 도 1b에서 설명한 메모리 어레이 영역(도 1a 및 도 1b의 MA) 또는 상기 메모리 어레이 영역(도 1a 및 도 1b의 MA)이 위치하는 영역일 수 있다. 따라서, 상기 제1 영역(A1)은 '메모리 어레이 영역'으로 지칭될 수도 있다.
실시 예들에서, 상기 제2 영역(A2)은 상기 제1 영역(A1)의 어느 한 측 또는 양 측에 위치할 수 있다. 상기 제2 영역(A2)은 상기 게이트 패턴들(158)이 상기 제1 영역(A1)으로부터 연장되어 상기 게이트 패드 영역들(158Pa, 158P, 158Pb)이 위치되는 영역일 수 있다. 상기 제2 영역(A2)은 '연장 영역'또는 '연결 영역'으로 지칭될 수도 있다.
상기 적층 구조물(160)은 상기 게이트 패턴들(158)과 교대로 반복적으로 적층되는 층간 절연 층들을 포함할 수 있다. 예를 들어, 상기 층간 절연 층들은 최하위 층간 절연 층(103), 하부 층간 절연 층(109), 중간 층간 절연 층들(114), 및 상부 층간 절연 층(116)을 포함할 수 있다. 상기 층간 절연 층들은 실리콘 산화물로 형성될 수 있다.
상기 최하위 층간 절연 층(103)은 상기 하부 구조물(50) 상에 배치되며 상기 하부 게이트 패턴(158L) 아래에 배치될 수 있다. 상기 하부 층간 절연 층(109)은 상기 최하위 층간 절연 층(103) 상에 배치되며 상기 하부 게이트 패턴(158L)을 덮고, 상기 중간 게이트 패턴들(158M) 중 최하위의 중간 게이트 패턴 아래에 배치될 수 있다. 상기 중간 층간 절연 층들(114)의 각각은 상기 하부 게이트 패턴(158L) 상부에 위치하는 중간 및 상부 게이트 패턴들(158M, 158U) 중 상기 수직 방향으로 서로 이격되는 두 개의 게이트 패턴들 사이에 배치될 수 있다. 상기 상부 층간 절연 층(116)은 상기 상부 게이트 패턴(158U) 상에 배치될 수 있다. 각각의 상기 중간 층간 절연 층들(114)은 상/하부로 인접하는 게이트 패턴들(158) 사이에서, 리세스된 측면(114s)을 가질 수 있다. 예를 들어, 상/하부로 인접하는 게이트 패턴들(158)은 상기 상/하부로 인접하는 게이트 패턴들(158) 사이에 위치하는 하나의 층간 절연 층(114) 보다 상기 하부 구조물(50)의 상부면(50s)과 평행한 방향으로 돌출되는 모양일 수 있다. 예를 들어, 상/하부로 인접하는 중간 게이트 패턴들(158M)은 제1 게이트 패턴(158Ma), 및 상기 제1 게이트 패턴(158Ma) 상의 제2 게이트 패턴(158Mb)을 포함할 수 있고, 상기 제1 게이트 패턴(158Ma)과 상기 제2 게이트 패턴(158Mb) 사이에 어느 하나의 층간 절연 층(114)이 배치될 수 있다. 상기 층간 절연 층(114)은 상기 제1 및 제2 게이트 패턴들(158Ma, 158Mb) 사이의 측면을 가질 수 있고, 상기 제2 게이트 패턴(158Mb)은 상기 층간 절연 층(114) 보다 상기 하부 구조물(50)의 상기 상부면(50s)과 평행한 방향으로 돌출되는 모양일 수 있다.
제1 캐핑 절연 층(133)이 배치될 수 있다. 상기 제1 캐핑 절연 층(133)은 상기 하부 및 중간 게이트 패드 영역들(158P, 158Pb)을 덮을 수 있다. 상기 제1 캐핑 절연 층(133)은 상기 상부 층간 절연 층(116)과 공면을 이루는 상부면을 가질 수 있다.
예시적인 예에서, 상기 중간 게이트 패드 영역들(158P)을 덮으며 상기 상부 층간 절연 층(116)과 상기 제1 캐핑 절연 층(133) 사이로 연장되는 절연성 라이너(130)가 배치될 수 있다. 상기 절연성 라이너(130)는 실리콘 산화물로 형성될 수 있다.
상기 적층 구조물(160)을 관통하는 메모리 수직 구조물(146)이 배치될 수 있다.
상기 적층 구조물(160) 및 상기 제1 캐핑 절연 층(133)을 덮는 제2 캐핑 절연 층(149), 및 상기 제2 캐핑 절연 층(149) 상의 제3 캐핑 절연 층(172)이 배치될 수 있다.
상기 적층 구조물(160) 및 상기 제2 캐핑 절연 층(149)을 관통하는 트렌치(152)가 배치될 수 있다. 상기 트렌치(152) 내에 분리 구조물(169)이 배치될 수 있다. 상기 분리 구조물(169)은 분리 패턴(166) 및 상기 분리 패턴(166)의 측면 상의 분리 스페이서(163)를 포함할 수 있다. 예시적인 예에서, 상기 분리 패턴(166)은 도전성 물질로 형성될 수 있고, 상기 분리 스페이서(163)는 절연성 물질로 형성될 수 있다.
상기 메모리 수직 구조물(146) 상에 상기 제2 및 제3 캐핑 절연 층들(149, 172)을 관통하는 비트라인 콘택 플러그(173)가 배치될 수 있다. 상기 상부 게이트 패드 영역(158Pa) 상에 상기 상부 층간 절연 층(116), 및 상기 제2 및 제3 캐핑 절연 층들(149, 172)을 관통하는 상부 게이트 콘택 플러그(174a)가 배치될 수 있다. 상기 중간 게이트 패드 영역들(158Pb) 상에 상기 제1 내지 제3 캐핑 절연 층들(133, 149, 172)을 관통하는 중간 게이트 콘택 플러그들(174b)이 배치될 수 있다. 상기 하부 게이트 패드 영역들(158Pb) 상에 상기 제1 내지 제3 캐핑 절연 층들(133, 149, 172)을 관통하는 하부 게이트 콘택 플러그(174c)가 배치될 수 있다.
상기 비트라인 콘택 플러그(173) 상에 비트라인(180)이 배치될 수 있다. 상기 상부 게이트 콘택 플러그(174a) 상에 상부 게이트 연결 배선(182a)이 배치될 수 있고, 상기 중간 게이트 콘택 플러그들(174b) 상에 중간 게이트 연결 배선들(182b)이 배치될 수 있고, 상기 하부 게이트 콘택 플러그(174c) 상에 하부 게이트 연결 배선(182c)가 배치될 수 있다.
실시 예에서, 상기 게이트 패턴들(158) 중 적어도 하나 또는 복수개의 게이트 패턴은 상기 게이트 전극 영역 및 상기 게이트 전극 영역의 두께 보다 증가된 두께를 갖는 패드 영역을 포함하는 게이트 패드 영역을 포함할 수 있다. 예를 들어, 실시 예에서, 상기 중간 게이트 패턴들(158M)의 각각은 서로 다른 두께의 영역들을 포함할 수 있다. 예를 들어, 상기 중간 게이트 패턴들(158M)의 상기 중간 게이트 패드 영역들(158P)의 각각은 증가된 두께를 갖는 패드 영역을 포함할 수 있다.
이하에서, 도 4a를 참조하여 상기 증가된 두께를 갖는 패드 영역을 포함하는 중간 게이트 패드 영역(158P)을 포함하는 중간 게이트 패드 패턴(158M)의 예에 대하여 설명하기로 한다. 도 4a는 상기 게이트 패턴들(158) 중 어느 하나의 중간 게이트 패턴(158M)의 상기 중간 게이트 패드 영역(158P)을 설명하기 위한 개념적인 단면도이다. 도 4a의 단면 모양은 도 2a의 상기 게이트 패드 영역(158P)의 평면 모양에서 상기 중간 콘택 플러그(174b)와 중첩하지 않는 상기 중간 게이트 패드 영역(158P)의 단면을 포함하는 것으로 볼 수 있다.
도 1 내지 도 3과 함께, 도 4a를 참조하면, 상기 중간 게이트 패턴(158M)은 중간 게이트 전극 영역(158E) 및 상기 중간 게이트 전극 영역(158E)으로부터 연장되는 상기 중간 게이트 패드 영역(158P)을 포함할 수 있다.
상기 중간 게이트 패드 영역(158P)은 상기 중간 게이트 전극 영역(158E)의 두께(T1) 보다 큰 두께(T2)를 갖는 제1 패드 영역(158P1)을 포함할 수 있다.
상기 제1 패드 영역(158P1)은 상부면(S1), 하부면(S2) 및 외측면(S3a)을 가질 수 있다. 상기 상부면(S1) 및 상기 하부면(S2)은 서로 대향할 수 있다.
상기 외측면(S3a)은 하부 외측면(S3L), 상기 하부 외측면(S3L) 상의 상부 외측면(S3Ua), 상기 하부 외측면(S3L)과 상기 상부 외측면(S3Ua) 사이의 경계 부분(Ba)을 포함할 수 있다. 상기 상부 외측면(S3Ua)과 상기 하부 외측면(S3La)은 상기 경계 부분(Ba)에 의해 구분될 수 있다.
상기 하부 외측면(S3L)은 상기 하부면(S2)으로부터 둥근 형태로 연장되는 모양일 수 있다. 예를 들어, 상기 하부 외측면(S3L)은 외측 방향으로 볼록한 모양일 수 있다.
상기 상부 외측면(S3Ua)은 상기 상부면(S1)으로부터 둥근 형태로 연장되는 모양일 수 있다. 예를 들어, 상기 상부 외측면(S3Ua)은 외측 방향으로 볼록한 모양일 수 있다. 상기 경계 부분(Ba)은 볼록한 모양의 상기 상부 외측면(S3Ua)과 볼록한 모양의 상기 하부 외측면(S3L)이 만나면서 형성되는 오목한 모양일 수 있다.
상기 제1 패드 영역(158P1)은 상기 하부 외측면(S3L)을 갖는 하부 영역(T2L) 및 상기 상부 외측면(S3Ua)을 갖는 상부 영역(T2Ua)을 포함할 수 있다.
예시적인 예에서, 상기 하부 영역(T2L)의 두께는 상기 상부 영역(T2Ua)의 두께보다 클 수 있다.
상기 중간 게이트 패드 영역(158M)은 상기 제1 패드 영역(158P1)과 상기 중간 게이트 전극 영역(158E) 사이의 제2 패드 영역(158P2)을 포함할 수 있다.
상기 제2 패드 영역(158P2)은 상기 제1 패드 영역(158P1)의 두께(T2) 보다 작은 두께(T3)를 갖는 부분을 포함할 수 있다. 상기 제2 패드 영역(158P2)은 리세스된 상부면(S5)을 가질 수 있다.
예시적인 예에서, 상기 제2 패드 영역(158P2)에서, 상기 중간 게이트 전극 영역(158E) 보다 두께가 작아지기 시작하는 부분 또는 상기 리세스된 상부면(S5)이 시작되는 위치(158v)는 상기 중간 게이트 전극 영역(158E)과 떨어진 위치일 수 있다.
예시적인 예에서, 상기 제1 패드 영역(158P1)은 상기 상부 외측면(S3Ua)과 대향하는 레이즈드 측면(S4)을 포함할 수 있다. 상기 레이즈드 측면(S4)은 상기 제1 패드 영역(158P1)에서 상기 중간 게이트 전극 영역(158E)의 두께(T1) 보다 증가되는 영역의 측면일 수 있다. 상기 레이즈드 측면(S4)은 상기 상부면(S1)과 둔각을 형성하는 기울기로 형성될 수 있다.
실시 예에서, 상기 상부 영역(T2Ua)은 다양한 형태로 변형될 수 있다. 이와 같이 다양한 형태로 변형될 수 있는 상부 영역의 예들에 대하여 도 4b, 도 4c 및, 도 4d및 도 4e를 각각 참조하여 설명하기로 한다. 도 4b, 도 4c, 도 4d 및 도 4e의 각각은 상기 중간 게이트 패드 영역(158P)을 포함하는 상기 중간 게이트 패드 패턴(158M)의 변형 예를 개략적으로 나타내는 단면도이다. 명세서 전체에 걸쳐서 동일 참조 부호는 동일 구성요소를 지칭하므로, 이하에서 도 4b 내지 도 4e를 각각 참조하여 설명하는 경우에 도 4a를 참조하여 설명한 동일 참조 부호의 구성요소는 별도의 설명 없이 직접적으로 인용하거나, 또는 자세한 설명을 생략하기로 한다.
변형 예에서, 도 4b를 참조하면, 상기 중간 게이트 패드 영역(158P)은 상기 제1 패드 영역(158P1) 내에 형성될 수 있는 보이드(161)를 포함할 수 있다.
다른 변형 예에서, 도 4c를 참조하면, 상기 중간 게이트 패턴(158M)의 제1 패드 영역(158P1)은 상술한 하부 영역(T2L)의 두께 보다 큰 두께를 갖는 상부 영역(T2Ub)을 포함할 수 있다. 상기 제1 패드 영역(158P1)의 외측면(S3b)은 상기 상부 영역(T2Ub)의 상부 외측면(S3Ub) 및 상기 하부 영역(T2L)의 하부 외측면(S3L)을 포함할 수 있다. 상기 상부 영역(T2Ub)의 상부 외측면(S3Ub)은 볼록한 모양일 수 있다. 상기 상부 영역(T2Ub)의 상부 외측면(S3Ub)과 상기 하부 영역(T2L)의 하부 외측면(S3L) 사이의 경계 부분(Ba)은 오목한 모양일 수 있다.
다른 변형 예에서, 도 4d를 참조하면, 상기 중간 게이트 패턴(158M)의 제1 패드 영역(158P1)은 상술한 하부 영역(T2L) 및 상기 하부 영역(T2L) 상의 상부 영역(T2Uc)을 포함할 수 있다.
상기 상부 영역(T2Uc)은 제1 상부 영역(T2U1) 및 상기 제1 상부 영역(T2U1)과 상기 하부 영역(T2L) 사이의 제2 상부 영역(T2U2)을 포함할 수 있다.
상기 제1 패드 영역(158P1)의 외측면(S3c)은 상기 제1 상부 영역(T2U1)의 제1 상부 외측면(S3U1) 및 상기 제2 상부 영역(T2U2)의 제2 상부 외측면(S3U2), 및 상기 하부 영역(T2L)의 상기 하부 외측면(S3L)을 포함할 수 있다.
상기 제2 상부 외측면(S3U2)은 볼록한 모양일 수 있다. 따라서, 볼록한 모양의 상기 제2 상부 외측면(S3U2)과 볼록한 모양의 상기 하부 외측면(S3L) 사이의 경계 부분(Ba)은 오목한 모양일 수 있다.
상기 제1 상부 외측면(S3U1)은 기울어진 모양일 수 있다. 예를 들어, 상기 제1 상부 외측면(S3U1)은 상기 상부면(S1)과 둔각을 형성하는 기울기로 형성될 수 있다.
예시적인 예에서, 상기 제1 상부 외측면(S3U1)은 상기 상부면(S1)과 둔각을 형성하며 연장될 수 있고, 상기 제2 상부 외측면(S3U2)은 상기 제1 상부 외측면(S3U1)으로부터 상기 제1 상부 외측면(S3U1)과 다른 기울기로 연장될 수 있다.
예시적인 예에서, 상기 제1 상부 외측면(S3U1)은 상기 상부면(S1)과 둔각을 형성하는 기울기로 형성될 수 있고, 상기 제2 상부 외측면(S3U2)은 볼록한 모양으로 형성될 수 있다.
상기 제1 상부 외측면(S3U1)과 상기 제2 상부 외측면(S3U2) 사이의 경계 부분(Bb)을 기준으로 하여 상기 제1 상부 영역(T2U1)과 상기 제2 상부 영역(T2U2)을 구분할 수 있다.
예시적인 예에서, 상기 하부 외측면(S3L)은 상기 상부 외측면(S3Uc) 보다 돌출되는 모양일 수 있다.
다른 변형 예에서, 도 4e를 참조하면, 상기 중간 게이트 패턴(158M)의 제1 패드 영역(158P1)은 상술한 하부 영역(T2L) 및 상기 하부 영역(T2L) 상의 상부 영역(T2Ud)을 포함할 수 있다. 상기 상부 영역(T2Ud)은 제1 상부 영역(T2U1') 및 상기 제1 상부 영역(T2U1')과 상기 하부 영역(T2L) 사이의 제2 상부 영역(T2U2')을 포함할 수 있다.
상기 제1 패드 영역(158P1)의 외측면(S3d)은 상기 제1 상부 영역(T2U1')의 제1 상부 외측면(S3U1') 및 상기 제2 상부 영역(T2U2')의 제2 상부 외측면(S3U2'), 및 상기 하부 영역(T2L)의 상기 하부 외측면(S3L)을 포함할 수 있다.
상기 제2 상부 외측면(S3U2')은 오목한 모양일 수 있다. 따라서, 오목한 모양의 상기 제2 상부 외측면(S3U2')과 볼록한 모양의 상기 하부 외측면(S3L)을 구분할 수 있는 상기 제2 상부 외측면(S3U2')과 상기 하부 외측면(S3L) 사이의 경계 부분(Ba')은 변곡 부일 수 있다.
상기 제1 상부 외측면(S3U1')은 볼록한 모양일 수 있다. 따라서, 볼록한 모양의 상기 제1 상부 외측면(S3U1')과 오목한 모양의 상기 제2 상부 외측면(S3U2')을 구분할 수 있는 상기 제1 상부 외측면(S3U1')과 상기 제2 상부 외측면(S3U2') 사이의 경계 부분(Bb')은 변곡 부일 수 있다.
상기 제1 상부 영역(T2U1')은 상기 상부 외측면(S3Ud)과 대향하는 레이즈드 측면(S4')을 가질 수 있다.
상기 제1 상부 영역(T2U1')의 상기 레이즈드 측면(S4')은 상기 상부면(S1)으로부터 연장되는 제1 레이즈드 측면(S4a) 및 상기 제1 레이즈드 측면(S4a)으로부터 연장되는 제2 레이즈드 측면(S4b)을 포함할 수 있다.
예시적인 예에서, 상기 제1 레이즈드 측면(S4a)은 상기 제2 레이즈드 측면(S4b)보다 가파른 기울기로 형성될 수 있다. 예를 들어, 상기 제1 레이즈드 측면(S4a)은 상기 상부면(S1)과 둔각을 형성할 수 있다.
예시적인 예에서, 상기 하부 영역(T2L)의 상기 하부 외측면(S3L)은 상기 상부 영역(T2Ud)의 상기 상부 외측면(S3Ud) 보다 돌출되는 모양일 수 있다.
다시, 도 3 및 도 4a을 참조하면, 앞에서 상술한 바와 같이, 상기 중간 게이트 패턴(158M)의 상기 제2 패드 영역(158P2)은 리세스된 상부면(S5)을 가질 수 있기 때문에, 상기 중간 게이트 전극 영역(158E)의 두께(T1) 보다 작은 두께(T3)를 갖는 부분을 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 도 5a 및 도 5b에서와 같이 변형될 수 있다. 도 5a는 도 3에 대응할 수 있는 부분 확대도이고, 도 5b는 어느 하나의 중간 게이트 패턴을 나타낸 부분 확대 단면도이다.
변형 예에서, 도 5a 및 도 5b를 참조하면, 어느 하나의 중간 게이트 패턴(158M)에서, 중간 게이트 패드 영역(158P)은 제1 패드 영역(158P1) 및 상기 제1 패드 영역(158P1)과 상기 게이트 전극 영역(158E) 사이의 제2 패드 영역(158P2')을 포함할 수 있다.
상기 제2 패드 영역(158P2')은 상기 게이트 전극 영역(158E)과 실질적으로 동일한 두꼐(T1)를 가질 수 있다.
상기 제1 패드 영역(158P1)은 도 4a 내지 도 4e에서 설명한 제1 패드 영역들 중 어느 하나와 동일한 모양일 수 있다.
다시, 도 2b 및 도 3을 참조하면, 상술한 각각의 상기 중간 게이트 패턴들(158M)에서, 상기 중간 게이트 패드 영역(158P)의 외측면(S3a)은 상부면(S1)으로부터 둥근 모양으로 연장될 수 있고, 하부면(S2)으로부터 둥근 모양으로 연장될 수 있다.
예시적인 예에서, 상기 하부 게이트 패턴(158L)의 상기 하부 게이트 패드 영역(158Pb)의 외측면(158LS3)은 하부면(158LS2) 및 상부면(158LS1)과 실질적으로 수직할 수 있다. 예를 들어, 상기 하부 게이트 패턴(158L)의 상기 하부 게이트 패드 영역(158Pb)의 외측면(158LS3)은 직선 모양일 수 있다. 따라서, 상기 중간 게이트 패드 영역(158P)의 상기 외측면(S3a)과 상기 하부면(S2) 사이의 모양은 상기 하부 게이트 패턴(158L)의 상기 하부 게이트 패드 영역(158Pb)의 상기 외측면(158LS3)과 상기 하부면(158LS2) 사이의 모양 보다 더 둥근 형태일 수 있다.
예시적인 예에서, 상기 상부 게이트 패턴(158U)의 상기 상부 게이트 패드 영역(158Pa)의 외측면(158US3)은 상/하부면들로부터 둥근 모양으로 연장되어 형성되는 볼록한 모양일 수 있다. 따라서, 상기 상부 게이트 패턴(158U)의 상기 상부 게이트 패드 영역(158Pa)의 외측면(158US3)은 상기 하부 게이트 패턴(158L)의 상기 하부 게이트 패드 영역(158Pb)의 외측면(158LS3) 보다 볼록한 모양일 수 있다. 따라서, 상기 상부 게이트 패턴(158U)의 상기 상부 게이트 패드 영역(158Pa)의 상기 외측면(158US3)과 상기 상부 게이트 패드 영역(158Pa)의 바닥면 사이의 모양은 상기 하부 게이트 패턴(158L)의 상기 하부 게이트 패드 영역(158Pb)의 상기 외측면(158LS3)과 상기 하부면(158LS2) 사이의 모양 보다 더 둥근 형태일 수 있다.
다음으로, 도 2 및 도 3를 참조하여 설명한 상기 메모리 수직 구조물(146)의 예시적인 예에 대하여 도 6을 참조하여 설명하기로 한다. 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 일부분을 개념적으로 나타낸 단면도이다.
도 2 및 도 3과 함께 도 6을 참조하면, 상기 수직 채널 구조물(146)은 수직 채널 반도체 층(140) 및 상기 수직 채널 반도체 층(140)과 상기 게이트 패턴들(158) 사이에 배치되는 게이트 유전체 구조물(138)을 포함할 수 있다.
예시적인 예에서, 상기 수직 채널 구조물(146)은 반도체 패턴(136), 상기 반도체 패턴(136) 상의 수직 코어 패턴(142), 상기 수직 코어 패턴(142) 상의 패드 패턴(144)을 더 포함할 수 있다.
상기 수직 채널 반도체 층(140)은 상기 반도체 패턴(136)과 접촉하며 상기 수직 코어 패턴(142)의 외측면을 둘러싸도록 배치될 수 있다. 상기 게이트 유전체 구조물(138)은 상기 수직 채널 반도체 층(140)의 외측면을 둘러싸도록 배치될 수 있다. 상기 반도체 패턴(136)은 에스이지(SEG) 공정에 의해 형성될 수 있는 에피택시얼 물질 층일 수 있다. 상기 수직 코어 패턴(142)은 절연성 물질(e.g., 실리콘 산화물 등)로 형성될 수 있다. 상기 패드 패턴(144)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다. 상기 패드 패턴(144)은 상기 상부 게이트 패턴(158U) 보다 높은 레벨에 배치될 수 있다. 상기 수직 채널 구조물(146)의 상기 패드 패턴(144)은 앞에서 상술한 비트라인 콘택 플러그(173)와 접촉하며 전기적으로 연결될 수 있다.
예시적인 예에서, 상기 수직 채널 반도체 층(140)은 상기 중간 및 상부 게이트 패턴들(158M, 158U)과 마주보는 측면을 가질 수 있다. 상기 수직 채널 반도체 층(140)은 상기 게이트 패턴들(158L, 158M, 158U)을 관통할 수 있다. 상기 수직 채널 구조물(146)이 상기 반도체 패턴(136)을 더 포함하는 경우에, 상기 반도체 패턴(136)은 상기 하부 게이트 패턴(158L)을 관통하고, 상기 채널 반도체 층(140)은 상기 중간 및 상부 게이트 패턴들(158M, 158U)을 관통할 수 있다. 상기 수직 채널 반도체 층(140)은 폴리 실리콘 층으로 형성될 수 있다.
예시적인 예에서, 상기 반도체 패턴(136)은 채널 반도체 층으로 지칭될 수도 있다. 예를 들어, 상기 반도체 패턴(136)은 상대적으로 하부에 위치하는 하부 수직 채널 반도체 층으로 지칭되고, 상기 수직 채널 반도체 층(140)은 상대적으로 상부에 위치하는 상부 수직 채널 반도체 층으로 지칭될 수도 있다. 따라서, 상기 반도체 패턴(136)은 앞에서 설명한 수직 채널 반도체 층(140)과 함께, 채널 반도체 층으로 지칭될 수도 있다.
상기 게이트 유전체 구조물(138)은 터널 유전체 층(138a), 정보 저장 층(138b) 및 블로킹 유전체 층(138c)을 포함할 수 있다.
상기 정보 저장 층(138b)은 상기 터널 유전체 층(128c) 및 상기 블로킹 유전체 층(138c) 사이에 배치될 수 있다. 상기 정보 저장 층(138b)은 상기 게이트 패턴(158)과 상기 수직 채널 반도체 층(140) 사이에 배치될 수 있다.
상기 블로킹 유전체 층(138c)는 상기 정보 저장 층(138b)과 상기 적층 구조물(160) 사이에 배치될 수 있다. 상기 터널 유전체 층(138a)는 상기 정보 저장 층(138b)과 상기 수직 채널 반도체 층(140) 사이에 배치될 수 있다. 상기 터널 유전체 층(138a)는 실리콘 산화물 및/또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다. 상기 블로킹 유전체 층(138c)는 실리콘 산화물 및/또는 고유전체를 포함할 수 있다. 상기 정보 저장 층(138b)은 정보를 저장할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
상기 정보 저장 층(138b)은 상기 수직 채널 반도체 층(140)과 워드라인들(도 1a 및 도1b의 WL)일 수 있는 상기 중간 게이트 패턴들(158M) 사이에서, 정보를 저장할 수 있는 영역들을 포함할 수 있다. 예를 들어, 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 수직 채널 반도체 층(140)으로부터 상기 터널 유전체 층(138a)를 통하여 상기 정보 저장 층(138b) 내로 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 정보 저장 층(138b) 내에 트랩된 전자를 소거할 수 있다.
따라서, 상술한 바와 같이, 상기 워드라인들(도 1a 및 도1b의 WL)일 수 있는 상기 중간 게이트 패턴들(158M)과 상기 수직 채널 반도체 층(140) 사이에 위치하는 상기 정보 저장 층(138b)의 영역들은 정보 저장 영역들로 정의될 수 있고, 이러한 정보 저장 영역들은 도 1b에서 설명한 메모리 셀들(도 1b의 MCT)을 구성할 수 있다.
다시, 도 2 및 도 3을 참조하면, 상기 하부 구조물(50)은 단결정 실리콘으로 형성될 수 있는 반도체 기판일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 도 7과 같이 변형될 수 있다. 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타내는 개념적인 단면도이다.
변형 예에서, 도 7을 참조하면, 도 2에서 설명한 하부 구조물(도 2의 50)은 제1 기판(55), 상기 제1 기판(55) 상의 주변 회로 구조물(70), 및 상기 주변 회로 구조물(70) 상의 제2 기판(80)을 포함하는 하부 구조물(50')로 변형될 수 있다. 상기 제1 기판(55)은 단결정 실리콘으로 형성될 수 있는 반도체 기판일 수 있고, 상기 제2 기판(80)은 폴리 실리콘으로 형성될 수 있는 반도체 기판일 수 있다. 상기 주변 회로 구조물(70)은 주변 회로 배선(60) 및 상기 주변 회로 배선(60)을 덮는 하부 절연 층(65)을 포함할 수 있다.
다시, 도 2 및 도 3을 참조하면, 앞에서 상술한 바와 같이, 상기 하부 게이트 패턴(158L)에서, 상기 하부 게이트 패드 영역(158Pb)은 상기 하부 게이트 전극 영역(158Eb)과 실질적으로 동일한 두께일 수 있고, 상기 상부 게이트 패턴(158U)에서, 상기 상부 게이트 패드 영역(158Pa)은 상기 상부 게이트 전극 영역(158Ea)과 실질적으로 동일한 두께일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 도 8과 같이 변형될 수 있다. 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타내는 개념적인 단면도이다.
변형 예에서, 도 8을 참조하면, 상기 하부 게이트 패턴(158L)에서, 상기 하부 게이트 패드 영역(158Pb)은 상기 하부 게이트 전극 영역(158Eb) 보다 두께가 증가된 패드 영역을 포함할 수 있고, 상기 상부 게이트 패턴(158U)에서, 상기 상부 게이트 패드 영역(158Pa)은 상기 상부 게이트 전극 영역(158Ea) 보다 두께가 증가된 패드 영역을 포함할 수 있다. 상기 하부 게이트 패드 영역(158Pb) 및 상기 상부 게이트 패드 영역(158Pa)은 앞에서 설명한 상기 중간 게이트 패드 영역들(158P)과 동일한 두께 또는 동일한 구조를 가질 수 있다.
상기 적층 구조물(160)에서, 상기 하부 층간 절연 층(도 2의 109)은 각각의 상기 중간 층간 절연 층들(114)과 동일한 두께를 갖는 하부 층간 절연 층(109')로 변형될 수 있고, 상기 상부 절연 층(116)은 상기 상부 게이트 패드 영역(158Pa)을 노출시키는 상부 절연 층(116')로 변형될 수 있다.
다시, 도 2 및 도 3을 참조하면, 상기 게이트 패드 영역들(158Pa, 158P, 158Pb)은 상기 제2 영역(A2) 내에서 어느 한 방향으로 차례로 낮아지는 계단 모양으로 배열될 수 있다. 앞에서 설명한 바와 같이, 상기 게이트 패드 영역들(158Pa, 158P, 158Pb)은 도 2에 도시된 형태의 계단 모양에 한정되지 않으며 다양한 형태로 변형될 수 있다. 이와 같이, 다양한 형태로 변형될 수 있는 계단 모양의 예시적인 예에 대하여 도 9 내지 도 12를 참조하여 설명하기로 한다. 도 9, 도 10, 도 11 및 도 12는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기 위한 도면들이다. 도 9 내지 도 12에서, 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타내는 평면도이고, 도 10은 도 9의 I-I'선을 따라 취해진 영역을 나타내는 단면도이고, 도 11은 도 9의 II-II'선을 따라 취해진 영역을 나타내는 단면도이고, 도 12는 도 10의 'B'로 표시된 부분을 나타내는 부분 확대도이다. 도 12에서, 'C'로 표시된 부분은 도 2에서 'A'로 표시된 부분과 실질적으로 동일한 구조 및 동일한 모양일 수 있다. 도 2에서 'A'로 표시된 부분을 확대하여 나타내는 도 3은 도 12의 'C'로 표시되는 부분에 대응할 수 있다. 따라서, 이하에서 도 10의 'C'로 표시된 부분에 대하여 별도의 설명이 없더라도, 도 10의 'C'로 표시된 부분은 도 3에 대응하는 것으로 이해될 수 있다.
도 9 내지 도 12를 참조하면, 앞에서 설명한 것과 같은 상기 하부 구조물(50) 상에 적층 구조물(260)이 배치될 수 있다. 상기 적층 구조물(260)은 복수의 게이트 패턴들(258)을 포함할 수 있다.
상기 복수의 게이트 패턴들(258)은 상기 하부 구조물(50) 상의 제1 영역(A1') 내에서 수직 방향(Z)으로 서로 이격되면서 적층되고, 상기 하부 구조물(50) 상의 제2 영역(A2') 내로 연장될 수 있다. 상기 복수의 게이트 패턴들(258)은 상기 수직 방향(Z)과 수직한 제1 수평 방향(X)으로 연장되어 상기 하부 구조물(50) 상의 제2 영역(A2') 내로 연장될 수 있다.
실시 예들에서, 상기 수직 방향(Z)은 상기 하부 구조물(50)의 상부면과 수직한 방향일 수 있다. 상기 제1 수평 방향(X)은 상기 하부 구조물(50)의 상부면과 평행한 방향일 수 있다.
상기 복수의 게이트 패턴들(258)은 하부 게이트 패턴(258L), 하부 게이트 패턴(258L) 상의 중간 게이트 패턴들(258M), 및 상기 중간 게이트 패턴들(258M) 상의 상부 게이트 패턴(258U)을 포함할 수 있다.
상기 복수의 게이트 패턴들(258)은 게이트 전극 영역들 및 상기 게이트 전극 영역들로부터 연장되는 게이트 패드 영역들(258Pa, 258P, 258Pb)을 포함할 수 있다. 상기 게이트 패드 영역들(258Pa, 258P, 258Pb)은 상기 제2 영역(A2') 내에서 계단 모양으로 배열될 수 있다. 예를 들어, 상기 게이트 패드 영역들(258Pa, 258P, 258Pb)은 도 9에서와 같은 평면 모양과, 도 10 및 도 11의 단면 모양으로 나타날 수 있는 계단 모양일 수 있다. 예를 들어, 상기 게이트 패드 영역들(258Pa, 258P, 258Pb)의 계단 모양은 도 10과 같은 단면으로 보았을 때, 상기 제1 수평 방향(X)으로 하나의 게이트 패턴 높이만큼 낮아지는 계단, 하나의 게이트 패턴 높이 만큼 높아지는 계단, 4개의 게이트 패턴들 높이 만큼 나아지는 계단, 하나의 게이트 패턴 높이 만큼 낮아지는 계단을 포함하는 모양일 수 있다. 상기 게이트 패드 영역들(258Pa, 258P, 258Pb)의 계단 모양은 도 11과 같은 단면, 즉 상기 제1 수평 방향(X)과 수직한 제2 수평 방향(Y)으로 보았을 때, 어느 하나의 계단 높이에서 양 옆으로 하나의 게이트 패턴 높이만큼 낮아지는 계단을 포함하는 모양일 수 있다. 본 발명의 기술적 사상은 상기 게이트 패드 영역들(258Pa, 258P, 258Pb)의 상술한 계단 모양에 한정되지 않으며, 다양한 형태로 형성될 수 있는 계단 모양을 모두 포함할 수 있다.
도 2에서 설명한 것과 마찬가지로, 상기 하부 게이트 패턴(258L)은 상기 중간 게이트 패턴들(258M)과 수직 방향(Z)으로 비-중첩하는 하부 게이트 패드 영역(258Pb)을 포함할 수 있다. 또한, 상기 중간 게이트 패턴들(258M)의 각각은 상기 게이트 패턴들(258) 중 상대적으로 상부에 위치하는 게이트 패턴과 수직 방향(Z)으로 비-중첩하는 중간 게이트 패드 영역(158P)을 포함할 수 있다. 상기 상부 게이트 패턴(158U)은 상기 제2 영역(A2') 내에 위치하는 상부 게이트 패드 영역(158Pa)을 포함할 수 있다.
상기 제1 영역(A1')은 도 1a및 도 1b에서 설명한 메모리 어레이 영역(도 1a 및 도 1b의 MA) 또는 상기 메모리 어레이 영역(도 1a 및 도 1b의 MA)이 위치하는 영역일 수 있고, 상기 제2 영역(A2')은 상기 게이트 패드 영역들(258Pa, 258P, 258Pb)이 위치하는 영역일 수 있다.
상기 적층 구조물(260)은 상기 게이트 패턴들(258)과 교대로 반복적으로 적층되는 층간 절연 층들을 포함할 수 있다. 예를 들어, 상기 층간 절연 층들은 최하위 층간 절연 층(203), 하부 층간 절연 층(209), 중간 층간 절연 층들(214), 및 상부 층간 절연 층(216)을 포함할 수 있다. 상기 층간 절연 층들은 실리콘 산화물로 형성될 수 있다.
상기 최하위 층간 절연 층(203)은 상기 하부 구조물(50) 상에 배치되며 상기 하부 게이트 패턴(258L) 아래에 배치될 수 있다. 상기 하부 층간 절연 층(209)은 상기 최하위 층간 절연 층(203) 상에 배치되며 상기 하부 게이트 패턴(258L)을 덮고, 상기 중간 게이트 패턴들(258M) 중 최하위의 중간 게이트 패턴 아래에 배치될 수 있다. 상기 중간 층간 절연 층들(214)의 각각은 상기 하부 게이트 패턴(258L) 상부에 위치하는 중간 및 상부 게이트 패턴들(258M, 258U) 중 상기 수직 방향(Z)으로 서로 이격되는 두 개의 게이트 패턴들 사이에 배치될 수 있다. 상기 상부 층간 절연 층(216)은 상기 상부 게이트 패턴(258U) 상에 배치될 수 있다.
제1 캐핑 절연 층(133)이 배치될 수 있다. 상기 제1 캐핑 절연 층(133)은 상기 하부 및 중간 게이트 패드 영역들(258P, 258Pb)을 덮을 수 있다. 상기 제1 캐핑 절연 층(133)은 상기 상부 층간 절연 층(216)과 공면을 이루는 상부면을 가질 수 있다.
예시적인 예에서, 상기 중간 게이트 패드 영역들(258P)을 덮으며 상기 상부 층간 절연 층(216)과 상기 제1 캐핑 절연 층(133) 사이로 연장되는 절연성 라이너(230)가 배치될 수 있다. 상기 절연성 라이너(230)는 실리콘 산화물로 형성될 수 있다.
상기 적층 구조물(260)을 관통하는 메모리 수직 구조물(146)이 배치될 수 있다. 상기 메모리 수직 구조물(146)은 도 6을 참조하여 설명한 것과 같을 수 있다.
상기 적층 구조물(260) 및 상기 제1 캐핑 절연 층(133)을 덮는 제2 캐핑 절연 층(149), 및 상기 제2 캐핑 절연 층(149) 상의 제3 캐핑 절연 층(172)이 배치될 수 있다.
상기 적층 구조물(260) 및 상기 제2 캐핑 절연 층(149)을 관통하는 트렌치 내에 분리 구조물들(269)이 배치될 수 있다. 상기 분리 구조물(269)은 분리 패턴(266) 및 상기 분리 패턴(266)의 측면 상의 분리 스페이서(263)를 포함할 수 있다. 예시적인 예에서, 상기 분리 패턴(266)은 도전성 물질로 형성될 수 있고, 상기 분리 스페이서(263)는 절연성 물질로 형성될 수 있다.
상기 메모리 수직 구조물(146) 상에 상기 제2 및 제3 캐핑 절연 층들(149, 172)을 관통하는 비트라인 콘택 플러그(173)가 배치될 수 있다. 상기 상부 게이트 패드 영역(258Pa) 상에 상기 상부 층간 절연 층(116), 및 상기 제2 및 제3 캐핑 절연 층들(149, 172)을 관통하는 상부 게이트 콘택 플러그(274a)가 배치될 수 있다. 상기 중간 게이트 패드 영역들(258Pb) 상에 상기 제1 내지 제3 캐핑 절연 층들(133, 149, 172)을 관통하는 중간 게이트 콘택 플러그들(274b)이 배치될 수 있다. 상기 하부 게이트 패드 영역들(258Pb) 상에 상기 제1 내지 제3 캐핑 절연 층들(133, 149, 172)을 관통하는 하부 게이트 콘택 플러그(274c)가 배치될 수 있다.
다음으로, 도 12의 단면 모양을 중심으로 하여 설명하기로 한다. 도 9 내지 도 11과 함께, 도 12를 참조하면, 상기 중간 게이트 패턴들(258M)은 제1 게이트 패턴(258Ma1), 상기 제1 게이트 패턴(258Ma1) 상의 제2 게이트 패턴(258Ma2), 상기 제1 및 제2 게이트 패턴들(258Ma1, 258Ma2) 사이의 하나 또는 복수의 제3 게이트 패턴들(258Mb1, 258Mb2, 258Mb3)을 포함할 수 있다. 상기 제1 및 제2 게이트 패턴들(258Ma1, 258Ma2)은 두께가 증가된 영역을 갖는 게이트 패드 영역들(258P)을 포함할 수 있다. 이하에서, 상기 하나 또는 복수의 제3 게이트 패턴들(258Mb1, 258Mb2, 258Mb3)은 복수개인 경우를 위주로 설명하기로 한다.
상기 제1 게이트 패턴(258Ma1)은 상대적으로 상부에 위치하는 상기 제3 게이트 패턴들(258Mb1, 258Mb2, 258Mb3)과 중첩하는 게이트 전극 영역(258E) 및 제3 게이트 패턴들(258Mb1, 258Mb2, 258Mb3)과 비-중첩하며, 상기 게이트 전극 영역(258E)으로부터 제1 수평 방향(X)으로 연장되는 제1 게이트 패드 영역(258P1)을 포함할 수 있고, 상기 제2 게이트 패턴(258Ma2)은 상대적으로 상부에 위치하는 게이트 패턴들과 중첩하는 게이트 전극 영역(258E) 및 상대적으로 상부에 위치하는 게이트 패턴들과 비-중첩하며, 상기 게이트 전극 영역(258E)으로부터 상기 제1 수평 방향(X)으로 연장되는 제2 게이트 패드 영역(258P2)을 포함할 수 있다.
상기 제1 및 제2 게이트 패드 영역들(258P1, P2) 사이에서, 상기 제1 수평 방향(X)을 따라 위치하는 상기 제3 게이트 패턴들(258Mb1, 258Mb2, 258Mb3)은 게이트 패드 영역들을 포함하지 않을 수 있다. 따라서, 각각의 상기 제3 게이트 패턴들(258Mb1, 258Mb2, 258Mb3)은 상기 제1 및 제2 게이트 패드 영역들(258P1, 258P2) 사이에서 상기 게이트 전극 영역(258E)과 동일한 두께를 가질 수 있다. 상기 제3 게이트 패턴들(258Mb1, 258Mb2, 258Mb3)의 게이트 패드 영역들(도 11의 258P은 상대적으로 상부에 위치하는 게이트 패턴과 중첩하는 게이트 전극 영역들로부터 제2 수평 방향(Y)으로 연장되어 형성될 수 있다. 상기 제1 및 제2 수평 방향들(X, Y)은 상기 하부 구조물(50)의 상부면과 평행할 수 있으며, 서로 수직할 수 있다.
상기 제1 수평 방향(X)에 위치하는 상기 제3 게이트 패턴들(258Mb1, 258Mb2, 258Mb3)의 외측면들(SIa, SIb, SIc)은 상기 제3 게이트 패턴들(258Mb1, 258Mb2, 258Mb3)의 하부면으로부터 둥근 형태로 연장되어 형성될 수 있다. 예를 들어, 상기 제1 수평 방향(X)에 위치하는 상기 제3 게이트 패턴들(258Mb1, 258Mb2, 258Mb3)의 외측면들(SIa, SIb, SIc)은 볼록한 형태일 수 있다. 상기 제3 게이트 패턴들(258Mb1, 258Mb2, 258Mb3)의 외측면들(SIa, SIb, SIc)은 상기 게이트 패턴들(258) 중 최하위의 게이트 패턴(도 10의 258L)의 외측면 보다 볼록한 행태일 수 있다.
각각의 상기 제1 및 제2 게이트 패드 영역들(258P1, 258P2)은 하부 외측면(S3La) 및 상부 외측면(S3Ua)을 갖는 외측면(S3a)을 가질 수 있다. 각각의 상기 제1 및 제2 게이트 패드 영역들(258P1, 258P2)의 외측면(S3a)은 도 4a 내지 도 4e를 참조하여 설명한 외측면들(S3a, S3b, S3c, S3d) 중 어느 하나와 동일한 모양일 수 있다. 따라서, 각각의 상기 제1 및 제2 게이트 패드 영역들(258P1, 258P2)은 도 4a 내지 도 4e를 참조하여 설명한 상기 게이트 패드 영역들(158P) 중 어느 하나와 동일한 모양일 수 있으므로, 여기서 각각의 상기 제1 및 제2 게이트 패드 영역들(258P1, 258P2)의 모양에 대한 자세한 설명은 생략하기로 한다.
상기 제3 게이트 패턴들(258Mb1, 258Mb2, 258Mb3) 중에서, 상대적으로 아래에 위치하는 게이트 패턴은 상대적으로 위에 위치하는 게이트 패턴 보다 수평 방향으로 연장되는 모양일 수 있다.
앞에서 설명한 실시예들에서, 어느 하나 또는 복수의 게이트 패드 영역의 외측면은 반구형 형태의 볼록한 모양일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 이와 같은 어느 하나 또는 복수의 게이트 패드 영역의 외측면의 변형 예에 대하여, 도 13 및 도 14a를 참조하여 설명하기로 한다. 도 13은 도 10의 'B'로 표시된 부분의 변형 예를 나타내는 부분 확대 단면도이고, 도 14a는 도 13의 'D'로 표시된 부분을 나타내는 부분 확대 단면도이다.
도 13 및 도 14a를 참조하면, 상기 제3 게이트 패턴들(258Mb1, 258Mb2, 258Mb3)의 외측면들(SIa', SIb', SIc')의 각각은 상대적으로 아래쪽 부분이 상대적으로 위쪽 부분 보다 돌출되는 모양일 수 있다.
각각의 상기 제1 및 제2 게이트 패드 영역들(258P1, 258P2)의 외측면(S3a')은 하부 외측면(S3La') 및 상부 외측면(S3Ua)을 포함할 수 있다.
상기 상부 외측면(S3Ua)은 도 4a를 참조하여 설명한 외측면(S3a)의 상부 외측면(S3Ua)과 동일한 모양일 수 있다. 상기 하부 외측면(S3La')은 도 4a를 참조하여 설명한 외측면(S3a)의 하부 외측면(도 4a의 S3Ua)에서, 상대적으로 아래쪽 부분이 상대적으로 위쪽 부분 보다 돌출되도록 변형된 모양일 수 있다.
상기 제1 게이트 패턴(258Ma1)의 상기 게이트 패드 영역(258P1)은 도 4a를 참조하여 설명한 게이트 패드 영역(도 4a의 158P)에서 하부 영역(도 4a의 T2L)이 상대적으로 아래쪽 부분이 상대적으로 위쪽 부분 보다 돌출되도록 변형된 모양일 수 있다.
이와 마찬가지로, 상기 제1 게이트 패턴(258Ma1)의 상기 게이트 패드 영역(258P1)은 도 14b, 도 14c 및 도 14d에 도시된 바와 같이 다양하게 변형될 수 있다.
변형 예에서, 도 14b를 참조하면, 상기 제1 게이트 패턴(258Ma1)의 상기 게이트 패드 영역(258P1)은 도 4c를 참조하여 설명한 게이트 패드 영역(도 4c의 158P)에서 하부 영역(도 4c의 T2L)이 상대적으로 아래쪽 부분이 상대적으로 위쪽 부분 보다 돌출되도록 변형된 모양일 수 있다.
변형 예에서, 도 14c를 참조하면, 상기 제1 게이트 패턴(258Ma1)의 상기 게이트 패드 영역(258P1)은 도 4d를 참조하여 설명한 게이트 패드 영역(도 4d의 158P)에서 하부 영역(도 4d의 T2L)이 상대적으로 아래쪽 부분이 상대적으로 위쪽 부분 보다 돌출되도록 변형된 모양일 수 있다.
변형 예에서, 도 14d를 참조하면, 상기 제1 게이트 패턴(258Ma1)의 상기 게이트 패드 영역(258P1)은 도 4e를 참조하여 설명한 게이트 패드 영역(도 4e의 158P)에서 하부 영역(도 4e의 T2L)이 상대적으로 아래쪽 부분이 상대적으로 위쪽 부분 보다 돌출되도록 변형된 모양일 수 있다.
다음으로, 도 15 내지 도 21을 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 설명하기로 한다. 도 15 내지 도 21을 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법를 나타내는 단면도들이다.
도 15를 참조하면, 하부 구조물(50) 상에 몰드 구조물(118)을 형성할 수 있다. 상기 몰드 구조물(118)을 형성하는 것은 상기 하부 구조물(50) 상에 최하위 층간 절연 층(103)을 형성하고, 상기 최하위 층간 절연 층(103) 상에 패터닝된 하부 몰드 층(106)을 형성하고, 상기 하부 몰드 층(106)을 상에 하부 층간 절연 층(109)을 형성하고, 상기 하부 층간 절연 층(109) 상에 중간 몰드 층들(112) 및 중간 층간 절연 층들(114)을 교대로 반복적으로 형성하고, 상기 중간 층간 절연 층들(114) 중 최상부에 형성되는 중간 층간 절연 층(114) 상에 상부 몰드 층(115)을 형성하고, 상기 상부 몰드 층(115) 상에 상부 층간 절연 층(116)을 형성하는 것을 포함할 수 있다. 상기 하부 몰드 층(106), 상기 중간 몰드 층들(112) 및 상기 상부 몰드 층(115)은 실리콘 질화물로 형성될 수 있고, 상기 층간 절연 층들(103, 109, 114, 116)은 실리콘 산화물로 형성될 수 있다.
도 16을 참조하면, 상기 중간 및 상부 몰드 층들(112, 115)을 패터닝하여 계단 모양을 형성할 수 있다. 상기 상부 몰드 층(115)은 패터닝된 상기 상부 층간 절연 층(116)에 의해 덮일 수 있고, 상기 중간 몰드 층들(112)의 끝 부분들은 노출될 수 있다.
예시적인 예에서, 상기 중간 몰드 층들(112)에서, 끝 부분들은 나머지 부분들에 비하여 리세스될 수 있다.
도 17을 참조하면, 하나 또는 복수의 패드 몰드 층을 형성할 수 있다. 예를 들어, 제1 패드 몰드 층(124) 및 제2 패드 몰드 층(127)을 차례로 형성할 수 있다.
상기 제1 및 제2 패드 몰드 층들(124, 127)은 상기 층간 절연 층들(103, 109, 114, 116)과 식각 선택성을 물질들로 형성될 수 있다.
상기 제1 및 제2 패드 몰드 층들(124, 127)은 서로 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제1 및 제2 패드 몰드 층들(124, 127)은 서로 다른 물질로 형성되거나, 또는 서로 동일한 질화물 계열의 물질이면서 서로 치밀화 정도가 다른 물질로 형성될 수 있다.
상기 제1 및 제2 패드 몰드 층들(124, 127)에서, 상기 하부 구조물(50)의 상부면과 수평한 부분은 상기 하부 구조물(50)의 상부면과 수직한 부분 보다 두껍게 형성할 수 있다.
도 18을 참조하면, 상기 제1 및 제2 패드 몰드 층들(124, 127)을 식각하여 상기 중간 몰드 층들(112)의 끝 부분들 상에 잔존하는 제1 및 제2 패드 몰드 층들(124a, 127a)을 형성할 수 있다.
앞에서 설명한 바와 같이, 상기 제1 및 제2 패드 몰드 층들(124, 127)에서, 상기 하부 구조물(50)의 상부면과 수평한 부분은 상기 하부 구조물(50)의 상부면과 수직한 부분 보다 두껍게 형성할 수 있으므로, 상기 제1 및 제2 패드 몰드 층들(124, 127)에서, 상대적으로 얇게 형성되는 상기 하부 구조물(50)의 상부면과 수직한 부분은 제거되고 상대적으로 두껍게 형성되는 상기 하부 구조물(50)의 상부면과 수평한 부분은 잔존할 수 있다. 잔존하는 제1 및 제2 패드 몰드 층들(124a, 127a)의 모양에 따라, 도 4a 내지 도 4e에서 설명한 것과 같은 상기 게이트 패드 영역(158P)의 모양이 형성될 수 있다.
실시 예에서, 상기 층간 절연 층들(103, 109, 114, 116)을 일부 식각하여 리세스 시키면서, 노출되는 상기 중간 및 상부 몰드 층들(112, 115)의 측면의 모서리를 식각하여 상기 중간 및 상부 몰드 층들(112, 115)의 외측면을 둥근 모양으로 형성할 수 있다.
포토 및 식각 공정을 진행하여, 잔존하는 제1 및 제2 패드 몰드 층들(124a, 127a) 중에서, 상기 하부 절연 층(109) 상에 위치하는 잔존하는 패드 몰드 층들을 제거할 수 있다.
도 19를 참조하면, 상술한 결과물 상에 절연성 라이너(130)를 콘포멀하게 형성할 수 있다. 상기 절연성 라이너(130)는 실리콘 산화물로 형성될 수 있다.
이어서, 절연성 물질을 증착 한 후에, 상기 상부 층간 절연 층(116)이 노출될 때까지 평탄화 공정을 진행하여, 상기 절연성 라이너(130) 상에 잔존하는 제1 캐핑 절연 층(133)을 형성할 수 있다. 상기 제1 캐핑 절연 층(133)은 실리콘 산화물로 형성할 수 있다.
도 20을 참조하면, 상기 몰드 구조물(118)을 관통하는 메모리 수직 구조물(146)을 형성할 수 있다. 상기 메모리 수직 구조물(146)은 도 6에서 설명한 것과 동일한 구조로 형성할 수 있다. 예를 들어, 도 6과 함께 도 20을 참조하면, 상기 메모리 수직 구조물(146)을 형성하는 것은 상기 몰드 구조물(118)을 관통하는 홀을 형성하고, 상기 홀의 하부를 채우는 반도체 패턴(136)을 형성하고, 상기 반도체 패턴(136) 상에 상기 홀의 측벽 상에 게이트 유전체 구조물(138)을 형성하고, 상기 홀의 내벽을 덮는 수직 채널 반도체 층(140)을 형성하고, 상기 홀을 부분적으로 채우는 코어 패턴(142)을 형성하고, 상기 홀의 나머지 부분을 채우는 패드 패턴(144)을 형성하는 것을 포함할 수 있다.
이어서, 상기 몰드 구조물(118) 및 상기 제1 캐핑 절연 층(133)을 덮는 제2 캐핑 절연 층(149)을 형성할 수 있다. 상기 제2 캐핑 절연 층(149) 및 상기 몰드 구조물(118)을 관통하는 트렌치(152)를 형성할 수 있다.
도 21을 참조하면, 상기 트렌치(152)에 의해 노출되는 상기 몰드 구조물(도 20의 118)의 상기 몰드 층들(도 20의 106, 112, 115)을 제거함과 아울러, 상기 제1 및 제2 패드 몰드 층들(124a, 127a)을 제거하여, 빈 공간들(154)을 형성할 수 있다. 상기 절연성 라이너(130)는 상기 제1 및 제2 패드 몰드 층들(124a, 127a)을 제거하면서 형성되는 빈 공간들(154)의 형상이 변형되는 것을 방지하는 역할을 할 수 있다. 예를 들어, 상기 절연성 라이너(130)는 상기 제1 캐핑 절연 층(133) 보다 치밀한 막질의 절연성 물질로 형성될 수 있고, 보다 치밀한 막질의 상기 절연성 라이너(130)는 상기 제1 및 제2 패드 몰드 층들(124a, 127a)을 제거하는 식각 공정 동안에 상대적으로 포러스한 상기 제1 캐핑 절연 층(133)이 식각되는 것을 방지할 수 있다. 따라서, 상기 절연성 라이너(130)는 상기 제1 및 제2 패드 몰드 층들(124a, 127a)을 제거하면서 형성되는 공간을 포함하는 빈 공간들(154)의 모양이 변형됨으로써 발생하는 불량을 방지할 수 있다.
다시, 도 2를 참조하면, 상기 빈 공간들(도 21의 154) 내에 게이트 패턴들(158)을 형성할 수 있다. 따라서, 상기 빈 공간들(도 21의 154)은 상기 제1 및 제2 패드 몰드 층들(124a, 127a)을 제거하면서 형성되는 공간을 포함할 수 있으므로, 상기 게이트 패턴들(158)은 도 2에서 설명한 것과 같은 상부, 중간 및 하부 게이트 패드 영역들(158Pa, 158P, 158Pb)을 갖도록 형성될 수 있다.
상기 게이트 패턴들(158)을 형성하기 전에, 상기 빈 공간들(154) 내에 추가 유전체 층(156)을 콘포멀하게 형성할 수 있다.
이어서, 상기 트렌치(152) 내에 분리 구조물(169)을 형성할 수 있다. 상기 분리 구조물(169)을 형성하는 것은 상기 트렌치(152)의 측벽 상에 분리 스페이서(163)를 형성하고, 상기 트렌치(152)의 나머지 부분을 채우는 분리 패턴(166)을 형성하는 것을 포함할 수 있다. 이어서, 상기 제1 캐핑 절연 층(149) 상에 제2 캐핑 절연 층(172)을 형성할 수 있다. 상기 제2 및 제3 캐핑 절연 층들(149, 172)을 관통하며 상기 메모리 수직 구조물(146)과 접촉하는 비트라인 콘택 플러그(173)를 형성할 수 있다.
상기 상부 층간 절연 층(116), 및 상기 제2 및 제3 캐핑 절연 층들(149, 172)을 관통하는 상기 상부 게이트 패드 영역(158Pa)과 접촉하는 상부 게이트 콘택 플러그(174a)를 형성할 수 있다. 상기 제1 내지 제3 캐핑 절연 층들(133, 149, 172)을 관통하며 상기 중간 게이트 패드 영역들(158Pb)과 접촉하는 중간 게이트 콘택 플러그들(174b)을 형성할 수 있다. 상기 제1 내지 제3 캐핑 절연 층들(133, 149, 172)을 관통하며 상기 하부 게이트 패드 영역들(158Pb)과 접촉하는 하부 게이트 콘택 플러그(174c)를 형성할 수 있다.
상기 비트라인 콘택 플러그(173) 상에 비트라인(180)을 형성할 수 있고, 상기 상부 게이트 콘택 플러그(174a) 상에 상부 게이트 연결 배선(182a)을 형성할 수 있고, 상기 중간 게이트 콘택 플러그들(174b) 상에 중간 게이트 연결 배선들(182b)을 형성할 수 있고, 상기 하부 게이트 콘택 플러그(174c) 상에 하부 게이트 연결 배선(182c)을 형성할 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 두께가 증가된 패드 영역을 포함하는 게이트 패턴들을 제공할 수 있다. 이와 같은 두께가 증가된 패드 영역은 콘택 플러그들에 의해 관통되어 발생하는 불량을 방지할 수 있다. 또한, 이와 같은 게이트 패턴들은 수직 방향으로 적층됨으로써 반도체 소자의 집적도를 향상시킬 수 있다. 또한, 본 발명의 기술적 사상의 실시 예들에 따르면, 두께가 증가된 패드 영역을 포함하는 게이트 패턴들의 외측면들을 둥근 형태로 제공함으로써, 게이트 패턴들의 끝 부분들의 모서리에서 발생할 수 있는 전계 집중에 의한 반도체 소자의 성능 저하 또는 오류를 방지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
50 : 하부 구조물
158 : 게이트 패턴
103, 109, 114, 116 : 층간 절연 층
133, 149, 172 : 캐핑 절연 층
173, 174a, 174b, 174c : 콘택 플러그
160 : 적층 구조물
158P : 게이트 패드 영역

Claims (20)

  1. 하부 구조물 상에 배치되고, 게이트 전극 영역 및 상기 게이트 전극 영역으로부터 연장되는 게이트 패드 영역을 포함하는 게이트 패턴; 및
    상기 게이트 패턴의 상기 게이트 전극 영역과 마주보는 측면을 갖는 수직 채널 반도체 층을 포함하되,
    상기 게이트 패드 영역은 상기 게이트 전극 영역의 두께 보다 큰 두께를 갖는 제1 패드 영역을 포함하고,
    상기 제1 패드 영역은 상부면, 상기 상부면과 대향하는 하부면, 및 외측면을 포함하고,
    상기 외측면은 경계 부분에 의해 서로 구분되는 하부 외측면 및 상부 외측면을 갖고,
    상기 하부 외측면은 상기 하부면으로부터 둥근 형태로 연장되어 형성되는 모양인 반도체 소자.
  2. 제 1 항에 있어서,
    상기 하부 외측면은 볼록한 모양인 반도체 소자.
  3. 제 2 항에 있어서,
    상기 상부 외측면은 상기 상부면으로부터 둥근 형태로 연장되어 형성되는 볼록한 모양이고,
    상기 외측면의 상기 경계 부분은 상기 하부 외측면의 볼록한 모양과 상기 상부 외측면의 볼록한 모양이 만나면서 형성되는 오목한 부분인 반도체 소자.
  4. 제 2 항에 있어서,
    상기 상부 외측면의 적어도 일부분은 오목한 모양을 포함하고,
    상기 외측면의 상기 경계 부분은 볼록한 모양의 상기 하부 외측면과 오목한 모양의 상기 상부 외측면의 일부분이 만나면서 형성되는 변곡 부인 반도체 소자.
  5. 제 2 항에 있어서,
    상기 상부 외측면은 상기 상부면과 둔각을 형성하며 연장되는 제1 상부 외측면 및 상기 제1 상부 외측면으로부터 상기 제1 상부 외측면과 다른 기울기로 연장되는 제2 상부 외측면을 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 게이트 패드 영역은 상기 제1 패드 영역과 상기 게이트 전극 영역 사이의 제2 패드 영역을 더 포함하되,
    상기 제2 패드 영역은 상기 게이트 전극 영역 보다 작은 두께를 갖는 부분을 포함하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 하부 외측면은 상대적으로 아래쪽 부분이 상대적으로 위쪽 부분 보다 돌출되는 모양인 반도체 소자.
  8. 제 1 항에 있어서,
    상기 하부 외측면은 상기 상부 외측면 보다 돌출되는 모양인 반도체 소자.
  9. 하부 구조물 상의 제1 게이트 패턴;
    상기 제1 게이트 패턴 상의 제2 게이트 패턴; 및
    상기 제1 게이트 패턴과 상기 제2 게이트 패턴 사이의 층간 절연 층을 포함하되,
    상기 제1 게이트 패턴은 상기 제2 게이트 패턴과 중첩하는 게이트 전극 영역 및 상기 게이트 전극 영역으로부터 연장되는 게이트 패드 영역을 포함하고,
    상기 게이트 패드 영역은 상기 게이트 전극 영역의 두께 보다 큰 두께를 갖는 제1 패드 영역을 포함하고,
    상기 제1 패드 영역은 상기 제1 패드 영역의 하부면을 포함하는 하부 영역 및 상기 하부 영역 상에서 상기 제1 패드 영역의 상부면을 포함하는 상부 영역을 포함하고,
    상기 제1 패드 영역의 상기 하부 영역은 상기 제1 패드 영역의 상기 하부면으로부터 연장되는 하부 외측면을 갖고,
    상기 제1 패드 영역의 상기 상부 영역은 상기 제1 패드 영역의 상기 상부면으로부터 연장되고, 상기 하부 외측면과 구분되는 상부 외측면을 갖고,
    상기 제1 패드 영역의 상기 하부 외측면은 외측 방향으로 볼록한 모양이고,
    상기 외측 방향은 상기 게이트 전극 영역에서 상기 게이트 패드 영역으로 향하는 방향인 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제1 및 제2 게이트 패턴들은 상기 층간 절연 층 보다 상기 하부 구조물의 상부면과 평행한 방향으로 돌출된 모양인 반도체 소자.
  11. 제 9 항에 있어서,
    상기 제2 게이트 패턴은 하부면 및 상기 하부면으로부터 둥근 형태로 연장되는 외측면을 갖는 반도체 소자.
  12. 제 9 항에 있어서,
    상기 제1 패드 영역은 상기 하부 영역의 상기 하부 외측면과 상기 상부 영역의 상기 상부 외측면을 구분시키는 경계 부분을 포함하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 하부 영역의 두께는 상기 상부 영역의 두께 보다 큰 반도체 소자.
  14. 제 12 항에 있어서,
    상기 상부 영역은 제1 상부 영역, 및 상기 제1 상부 영역과 상기 하부 영역 사이의 제2 상부 영역을 포함하고,
    상기 상부 외측면은 상기 제1 상부 영역의 제1 상부 외측면 및 상기 제2 상부 영역의 제2 상부 외측면을 포함하고,
    상기 제1 상부 외측면 및 상기 제2 상부 외측면은 서로 다른 형태인 반도체 소자.
  15. 제 12 항에 있어서,
    상기 상부 영역은 상기 상부 외측면과 대향하는 레이즈드 측면을 포함하고,
    상기 레이즈드 측면은 상기 상부 영역의 상부면으로부터 연장되며 상기 상부 영역의 상부면과 둔각을 형성하는 제1 레이즈드 측면 및 상기 제1 레이즈드 측면으로부터 연장되며 상기 제1 레이즈드 측면 보다 가파른 기울기를 갖는 제2 레이즈드 측면을 포함하는 반도체 소자.
  16. 하부 구조물;
    상기 하부 구조물의 상부면과 수직한 방향으로 서로 이격되면서 배치되는 게이트 패턴들을 포함하고, 상기 게이트 패턴들은 서로 다른 두께의 영역들을 포함하는 중간 게이트 패턴들을 포함하고; 및
    상기 중간 게이트 패턴들과 마주보는 측면을 갖는 수직 채널 반도체 층을 포함하되,
    각각의 상기 중간 게이트 패턴들은 상대적으로 상부에 위치하는 게이트 패턴과 중첩하는 게이트 전극 영역 및 상기 게이트 전극 영역으로부터 연장되는 게이트 패드 영역을 포함하고,
    상기 게이트 패드 영역은 제1 패드 영역 및 상기 게이트 전극 영역과 상기 제1 패드 영역 사이의 제2 패드 영역을 포함하고,
    상기 제1 패드 영역은 상기 게이트 전극 영역의 두께 및 상기 제2 패드 영역의 두께 보다 큰 두께를 갖고,
    상기 제1 패드 영역은 하부 외측면, 상부 외측면, 및 상기 상부 외측면과 상기 하부 외측면 사이의 경계 부분을 포함하고,
    상기 제1 패드 영역의 바닥면과 상기 제1 패드 영역의 외측면 사이는 둥근 모양인 반도체 소자.
  17. 제 16 항에 있어서,
    상기 중간 게이트 패턴들은 제1 게이트 패턴, 상기 제1 게이트 패턴 상의 제2 게이트 패턴, 및 상기 제1 게이트 패턴 상에 배치되고 상기 제2 게이트 패턴 아래에 배치되는 하나 또는 복수의 제3 게이트 패턴을 포함하고,
    각각의 상기 제1 및 제2 게이트 패턴들의 게이트 패드 영역은 게이트 전극 영역으로부터 제1 수평 방향으로 연장되고,
    상기 제1 수평 방향에 위치하는 상기 하나 또는 복수의 제3 게이트 패턴의 외측면은 상기 하나 또는 복수의 제3 게이트 패턴의 하부면으로부터 둥근 형태로 연장되어 형성되는 반도체 소자.
  18. 제 17 항에 있어서,
    상기 제1 수평 방향에 위치하는 상기 하나 또는 복수의 제3 게이트 패턴의 상기 외측면은 상대적으로 아래쪽 부분이 상대적으로 위쪽 부분 보다 돌출되는 모양인 반도체 소자.
  19. 제 16 항에 있어서,
    상기 게이트 패턴들은 상기 중간 게이트 패턴들 아래에 배치되는 하부 게이트 패턴을 더 포함하되,
    상기 제1 패드 영역의 하부면과 상기 제1 패드 영역의 상기 외측면 사이의 모양은 상기 하부 게이트 패턴의 하부면과 상기 하부 게이트 패턴의 외측면 사이의 모양 보다 더 둥근 형태인 반도체 소자.
  20. 제 19 항에 있어서,
    상기 게이트 패턴들은 상기 중간 게이트 패턴들 상에 배치되는 상부 게이트 패턴을 더 포함하되,
    상기 상부 게이트 패턴의 하부면과 상기 상부 게이트 패턴의 외측면 사이의 모양은 상기 하부 게이트 패턴의 하부면과 상기 하부 게이트 패턴의 외측면 사이의 모양 보다 더 둥근 형태인 반도체 소자.
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