JP2015041674A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】複数の第４の配線がショートして装置特性を劣化させることを防止する。【解決手段】半導体基板内に設けられた第１のウェル3および第２のウェル4と、半導体基板内の第１のウェルと第２のウェルの間に設けられた素子分離領域2と、第１のウェル上に設けられた第１の配線17aと、第２のウェル上に設けられた第２の配線17bと、素子分離領域上に設けられた凹状の第３の配線20’と凹状の部分を埋設するように第３の配線上に設けられた埋設絶縁膜15aと、埋設絶縁膜上に設けられた複数の第４の配線25ｃと、第１および第２のウェルの少なくとも一方に電気的に接続されるように設けられたコンタクトプラグ24と、を有する半導体装置。【選択図】図２Ｂ

Description

本発明は、半導体装置およびその製造方法に関する。
近年、半導体装置の微細化が進展している。これに伴いゲート絶緑膜の等価酸化膜厚（ＥＯＴ）も薄膜化しており、従来から用いられてきたシリコン酸化膜、シリコン酸窒化膜をベースにしたゲート絶縁膜や、ポリシリコン製のゲート電極構造では、ＥＯＴの薄膜化に伴うリーク電流の大幅な増大が問題となっている。そこで、このような問題を解決する新技術として、ＨＫＭＧトランジスタが注目されている。ＨＫＭＧトランジスタは、酸化シリコンよりも高い誘電率を有する高誘電率絶縁膜を有するゲート絶縁膜と、金属層を有するゲート電極を備えたトランジスタである。ＨＫＭＧトランジスタでは、ゲート絶縁膜に高誘電率絶縁膜を用いることにより、ＥＯＴを薄膜化しつつゲート絶縁膜の物理的な膜厚を厚くすることでゲートリーク電流を抑制することができる。また、金属層を有するゲート電極を用いることにより、トランジスタの動作特性を向上させることができる。
特許文献１（特開２００６−２４５９４号公報）および特許文献２（特開２００７−３２９３２７号公報）には、ＨＫＭＧトランジスタが開示されている。
特開２００６−２４５９４号公報 特開２００６−２４５９４号公報
図２５〜２７を参照して、従来のＨＫＭＧトランジスタの製造方法を説明する。
まず、図２５Ａに示すように、素子分離領域２を介してＰウェル３およびＮウェル４を設けた半導体基板１を準備する。Ｐウェル３上に、酸化シリコン膜５ａ、第１の高誘電率絶縁膜６ａ、第１の金属膜７ａ、不純物を含有するポリシリコン膜８ａを有する第１の積層膜を形成し、Ｎウェル４上に酸化シリコン膜５ｂ、第１の高誘電率絶縁膜６ｂ、第２の高誘電率絶縁膜６ｃ、第１の金属膜７ｂ、不純物を含有するポリシリコン膜８ｂを有する第２の積層膜を形成する。この際、第１の積層膜の一方の端部１０ａと、第２の積層膜の一方の端部１０ｂはそれぞれ、素子分離領域２上に位置する。また、端部１０ａの側面、端部１０ｂの側面および素子分離領域２の表面とから溝部１３が形成される。
図２５Ｂに示すように、半導体基板１上の第１の方向６０に関して、Ｐウェル３上から素子分離領域２上を通ってＮウェル４上まで延在するように、不純物を含有するポリシリコン膜１１および第２の金属膜１２を形成する。この際、溝部１３のアスペクト比が大きいため、ポリシリコン膜１１および第２の金属膜１２で完全に溝部１３を埋設することができず、溝部１３内にはシーム１４が発生する。この状態で、プラズマＣＶＤ法により、第２の金属膜１２を覆うように半導体基板１上に、マスク用の窒化シリコン膜１５を形成する。この際、プラズマＣＶＤ法はカバレッジ（段差被覆性）が劣るため、窒化シリコン膜１５はシーム１４を完全に埋設することができず、窒化シリコン膜１５内にシーム１４が残る。
図２６Ａに示すように、窒化シリコン膜１５をパターニングしてハードマスク１５を形成する。ハードマスク１５を用いたエッチングにより、第１および第２の積層膜と、素子分離領域２上のポリシリコン膜１１および第２の金属膜１２をパターニングする。これにより、Ｐウェル３およびＮウェル４上にはそれぞれ、第１および第２のゲート電極１７ａ、１７ｂが形成され、素子分離領域２上には配線２０が形成される。Ｐウェル３内にＮ型導電型のＬＤＤ領域１９ａを形成し、Ｎウェル４内にＰ型導電型のＬＤＤ領域１９ｂを形成する。第１および第２のゲート電極１７ａ、１７ｂ、配線２０の側面上にオフセットスペーサ２６ａを形成した後、Ｐウェル３内にＮ型導電型の第１のソースおよびドレイン２１ａを形成し、Ｎウェル４内にＰ型導電型の第２のソースおよびドレイン２１ｂを形成する。半導体基板１上にＳＯＤ膜２２を形成した後、ＳＯＤ膜２２のＣＭＰ処理またはエッチバックを行い、ハードマスク１５を露出させる。この際、配線２０内には、シーム１４がそのまま残り、シーム１４の底部には第２の金属膜１２が露出する。
図２６Ｂに示すように、ＳＯＤ膜２２内に第１のソースおよびドレイン２１ａを露出させるコンタクトホールを形成した後、コンタクトホールを埋設するように導電材料を形成することにより、コンタクトプラグ２４を形成する。この際、配線２０内のシーム１４も導電材料で埋設され、導電部２０ａが形成される。
図２７Ａは平面図、図２７Ｂは図２７ＡのＡ−Ａ’方向の断面図を表す。図２７に示すように、ハードマスク１５に接するようにＳＯＤ膜２２上に配線２５ａ、２５ｂを形成する。ここで、図２６Ｂの工程で導電部２０ａが形成されたため、配線２５ａおよび２５ｂは導電部２０ａと電気的に接続されることとなっていた。この結果、配線２５ａと２５ｂが導電部２０ａを介してショートするという問題があった。
一実施形態は、
半導体基板内に設けられた第１のウェルおよび第２のウェルと、
前記半導体基板内の第１のウェルと第２のウェルの間に設けられた素子分離領域と、
前記第１のウェル上に設けられた第１の配線と、
前記第２のウェル上に設けられた第２の配線と、
前記素子分離領域上に設けられた凹状の第３の配線と、凹状の部分を埋設するように前記第３の配線上に設けられた埋設絶縁膜と、
前記埋設絶縁膜上に設けられた複数の第４の配線と、
前記第１および第２のウェルの少なくとも一方に電気的に接続されるように設けられたコンタクトプラグと、
を有する半導体装置に関する。
他の実施形態は、
第１のウェル、第２のウェル、第１の方向に関して前記第１のウェルと第２のウェルの間に素子分離領域を有する半導体基板を準備する工程と、
前記第１のウェル上に位置すると共に前記第１の方向の一方の端部が前記素子分離領域上に位置する第１の導電膜と、前記第２のウェル上に位置すると共に前記第１の方向の一方の端部が前記素子分離領域上に位置する第２の導電膜を形成する工程と、
前記第１の方向に関して前記第１の導電膜上から前記素子分離領域上を通って前記第２の導電膜上まで第３の導電膜を形成する工程であって、前記素子分離領域上では凹状となるように前記第３の導電膜を形成する工程と、
前記素子分離領域上の第３の導電膜の凹状の部分を埋設するように、前記第３の導電膜上に埋設絶縁膜を形成する工程と、
前記第１〜第３の導電膜および埋設絶縁膜をパターニングして、前記第１のウェル上に第１の配線、前記第２のウェル上に第２の配線、前記素子分離領域上に凹状の第３の配線および埋設絶縁膜、をそれぞれ形成する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記埋設絶縁膜が露出するまで前記層間絶縁膜の一部を除去する工程と、
前記層間絶縁膜を貫通して前記第１および第２のウェルの少なくとも一方に接するようにコンタクトプラグを形成する工程と、
前記第３の配線上の埋設絶縁膜に接するように、複数の第４の配線を形成する工程と、
を有する半導体装置の製造方法に関する。
複数の第４の配線がショートして装置特性を劣化させることを防止できる。
第１実施例の半導体装置を表す平面図である。 第１実施例の半導体装置を表す断面図である。 第１実施例の半導体装置を表す断面図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第１実施例の半導体装置の製造方法を表す図である。 第２実施例の半導体装置の製造方法を表す図である。 従来の半導体装置の製造方法を表す図である。 従来の半導体装置の製造方法を表す図である。 従来の半導体装置の製造方法を表す図である。
本発明の半導体装置およびその製造方法の一例では、素子分離領域上に凹状の第３の配線を有する。また、第３の配線の凹状部分を埋設するようにカバレッジ（段差被覆性）に優れる埋設絶縁膜を形成する。このため、埋設絶縁膜上に複数の第４の配線を形成しても、第３の配線と第４の配線は，埋設絶縁膜によって絶縁され、隣り合う複数の第４の配線が第３の配線を介してショートして装置特性を劣化させることを防止できる。
以下に、本発明を適用した実施例である半導体装置及びその製造方法について図面を参照して説明する。この実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。また、同一部材には同一符号を付し、説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、各図における長さ、幅、及び厚みの比率等は実際のものと同じとは限らず、各図における長さ、幅、及び厚みの比率等は互いに一致していない場合がある。以下の実施例では、具体的に示した材料や寸法等の条件は例示に過ぎない。
なお、下記実施例において、「第１のトランジスタ」とは、周辺回路領域に形成されたＮチャネル型のＭＯＳトランジスタ（以下、ＮＭＯＳと記載する場合がある）を表す。「第２のトランジスタ」とは、周辺回路領域に形成されたＰチャネル型のＭＯＳトランジスタ（以下、ＰＭＯＳと記載する場合がある）を表す。「第３のトランジスタ」とは、メモリセル領域に形成されたトランジスタを表す。
「第１の配線」および「第２の配線」とはそれぞれ、周辺回路領域のＰウェル３上に形成された第１のゲート電極１７ａおよびＮウェル４上に形成された第２のゲート電極１７ｂを表す。「第１のウェル」および「第２のウェル」とはそれぞれ、ＰウェルおよびＮウェルを表す。「第１の導電膜」は、周辺回路領域のＰウェル３上に形成された第１の金属膜７ａおよび不純物を含有するポリシリコン膜８ａを表す（例えば、図１４参照）。「第２の導電膜」は、周辺回路領域のＮウェル４上に形成された第１の金属膜７ｂおよび不純物を含有するポリシリコン膜８ｂを表す（例えば、図１４参照）。「第３の導電膜」は、不純物を含有するポリシリコン膜１１および第２の金属膜１２を表す（例えば、図１５参照）。
（第１実施例）
１．半導体装置
本実施例は、本発明の構造を適用した半導体装置であるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関するものである。
図１および２は本実施例の半導体装置を表す図であり、図１Ａはメモリセル領域の平面図、図１Ｂは周辺回路領域の平面図、図２Ａは図１ＡのＡ−Ａ’方向の断面図、図２Ｂは図１ＢのＡ−Ａ’方向の断面図である。なお、図１の平面図では半導体装置の主要な構造しか示していない。
本実施例のＤＲＡＭは、図１Ａに示すメモリセル領域と、図１Ｂに示す周辺回路領域とから構成されており、６Ｆ２セル配置（Ｆは最少加工寸法）となっている。
（メモリセル領域）
図１Ａに示すように、ＤＲＡＭのメモリセル領域には、素子分離領域（ＳＴＩ）２と活性領域１ａがＹ方向に所定間隔で交互に複数、形成されている。素子分離領域２および活性領域１ａはそれぞれ、図１Ａに示すＸ’方向に延在している。また、活性領域１ａを縦断するように、ワード線となる埋め込みゲート電極３０およびダミーワード線３０’が、Ｙ方向に延在し、Ｘ方向に所定の間隔で半導体基板１内に埋め込まれることで形成されている。さらに、ワード線３０およびダミーワード線３０’と直交するＸ方向に、複数のビット線３１が、所定の間隔で配置されている。そして、ワード線３０と活性領域１ａとが交差する領域にそれぞれメモリセルが形成されている。メモリセルは、第３のトランジスタＴｒ３と図示しないキャパシタとから構成されている。第３のトランジスタＴｒ３は、第３のソースおよびドレインとなる容量コンタクト領域３２ａおよびビットコンタクト領域３３、ワード線３０および図示しない第３ゲート絶縁膜とから構成されている。
ワード線３０とダミーワード線３０’は、同一の構造を有しているが、機能が異なっている。ワード線３０は第３のトランジスタＴｒ３のゲート電極として用いられるのに対して、ダミーワード線３０’は所定の電位をかけて隣接する第３のトランジスタＴｒ３間を分離するために設けられている。すなわち、同一の活性領域１ａ上で隣接する第３のトランジスタ間は、ダミーワード線３０’を所定の電位に維持することで、寄生トランジスタをオフ状態として分離する。また、メモリセル領域全体には、複数のメモリセルが形成されており、個々のメモリセルには、それぞれキャパシタ（図１Ａには図示せず）が設けられている。各キャパシタは、各トランジスタの容量コンタクト領域３２ａに電気的に接続された容量コンタクトプラグ３２ｂおよび３２ｄ、容量コンタクトプラグ３２ｂおよび３２ｄに電気的に接続された容量コンタクトパッド３２ｃを介して、容量コンタクト領域３２ａに電気的に接続されている。容量コンタクトプラグ３２ｂおよび３２ｄは、図１Ａに示すように、それぞれが重ならないようにメモリセル領域内に、所定の間隔で配置されている。また、個々のメモリセルは、ビットコンタクト領域３３を介して、ビット線３１に接続されている。
図２Ａに示すように、メモリセル領域において、各メモリセルは、第３のトランジスタＴｒ３とキャパシタ４８とから形成されている。第３のトランジスタＴｒ３は、半導体基板１内に埋め込まれた埋め込みゲート電極からなるワード線３０と、半導体基板１とワード線３０の間に設けられた第３のゲート絶縁膜３７、および半導体基板１の主面に設けられ第３のソースおよびドレインとなる容量コンタクト領域３２ａおよびビットコンタクト領域３３とから構成されている。ワード線３０は例えば、窒化チタン膜からなるバリアメタル膜３０ａと、タングステン膜からなるメタルゲート膜３０ｂとから構成されている。ワード線３０の上面は、半導体基板１の上面よりも低くなるように形成されている。ワード線３０上には、窒化シリコン膜からなるライナー膜３８ａとＳＯＤ（Ｓｐｉｎ ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）膜３８ｂが設けられている。
半導体基板１上には、シリコン窒化膜からなるビットコン層間絶縁膜３９が設けられている。ビットコンタクト領域３３上のビットコン層間絶縁膜３９は開口しており、ビットコンタクト領域３３に接するようにビット線３１が設けられている。ビット線３１は例えば、半導体基板１に近い側から順に、不純物を含有するポリシリコン膜１１ｄ、窒化タングステン膜とタングステン膜の積層膜１１ｅとから構成される。ビット線３１上には、窒化シリコン膜からなる埋設絶縁膜１５ａが設けられている。ビットコン層間絶縁膜３９上と、ビット線３１および埋設絶縁膜１５ａの側面上には、窒化シリコン膜からなるライナー膜４３が設けられている。ライナー膜４３上には、ＳＯＤ膜（層間絶縁膜）２２が設けられている。
ＳＯＤ膜２２、ライナー膜４３およびビットコン層間絶縁膜３９を貫通して、容量コンタクト領域３２ａに接続されるように容量コンタクトプラグ３２ｂおよび３２ｄが設けられている。ＳＯＤ膜２２上には更に、容量コンタクトプラグ３２ｂおよび３２ｄに接続されるように容量コンタクトパッド３２ｃが設けられている。容量コンタクトパッド３２ｃを覆うように、ＳＯＤ膜２２上には窒化シリコン膜からなるストッパー膜４５および層間絶縁膜（図示していない）が設けられている。また、容量コンタクトパッド３２ｃに電気的に接続されるように、キャパシタ４８が設けられている。キャパシタ４８は、容量コンタクトプラグ３２ｂおよび３２ｄ、容量コンタクトパッド３２ｃを介して、容量コンタクト領域３２ａに電気的に接続されている。なお、容量コンタクトパッド３２ｃは形成されなくても良い。その場合、キャパシタ４８は適宜、容量コンタクトプラグ３２ｄ上に形成される。キャパシタ４８は、下部電極４８ａ、容量絶縁膜４８ｂ、および上部電極４８ｃがこの順に積層されることで形成されている。
（周辺回路領域）
図１Ｂに示すように、周辺回路領域には、ＮＭＯＳが形成される領域Ｃｎと、ＰＭＯＳが形成される領域Ｃｐが設けられている。領域ＣｎとＣｐは、これらの間に図示しない素子分離領域（ＳＴＩ）を挟むように配置されている。それぞれの領域ＣｎとＣｐには、半導体基板１の表面が露出した活性領域１ａが配置され、メモリセル領域のビット線３１と同時に形成される第１のゲート電極（第１の配線）１７ａ、第２のゲート電極（第２の配線）１７ｂが活性領域１ａを２分するように設けられている。領域Ｃｎにおいて第１のゲート電極１７ａの両側の活性領域１ａには高濃度の不純物が導入されて第１のソースおよびドレイン２１ａとなり、領域Ｃｐにおいて第２のゲート電極１７ｂの両側の活性領域１ａには高濃度の不純物が導入されて第２のソースおよびドレイン２１ｂとなる。領域Ｃｎ上に形成された、第１のゲート電極１７ａ、第１のソースおよびドレイン２１ａ、および図示しない第１のゲート絶縁膜は、周辺回路領域の第１のトランジスタＴｒ１を構成する。同様に、領域Ｃｐ上に形成された、第２のゲート電極１７ｂ、第２のソースおよびドレイン２１ｂ、および図示しない第２のゲート絶縁膜は、周辺回路領域の第２のトランジスタＴｒ２を構成する。第１のソースおよびドレイン２１ａは、コンタクトプラグ２４を介して、第５の配線２５ｅに接続されている。
素子分離領域上には、第３の配線２０’が形成されている。第３の配線２０’の上部にはシームが存在し、凹状となっている。第３の配線２０’上にはシーム（凹状の部分）を埋設するように図示しない埋設絶縁膜が設けられている。埋設絶縁膜上には、第４の配線２５ｃおよび２５ｄが設けられている。第３の配線２０’上に設けられた埋設絶縁膜を介して、第３の配線２０’と、第４の配線２５ｃおよび２５ｄとは絶縁されている。このため、第４の配線２５ｃと２５ｄが、第３の配線２０’を介してショートし、装置特性が劣化することを防止できる。
図２Ｂに示すように、本実施例の半導体装置の周辺回路領域は、Ｐウェル３およびＮウェル４を有する。Ｐウェル３とＮウェル４間には素子分離領域２が設けられており、Ｐウェル３とＮウェル４を絶縁分離している。素子分離領域２は、酸化シリコン膜２ｂと窒化シリコン膜２ａの積層膜から構成されている。Ｐウェル３上には、第１のゲート絶縁膜としての酸化シリコン膜５ａ、酸化ハフニウム膜（第１の高誘電率絶縁膜）６ａがこの順に設けられている。第１のゲート絶縁膜上には、窒化チタン膜（第１の金属膜）７ａ、不純物を含有するポリシリコン膜８ａ、１１ａ、窒化タングステン膜およびタングステン膜の積層膜（第２の金属膜）１２ａからなる第１のゲート電極（第１の配線）１７ａが設けられている。Ｎウェル４上には、第２のゲート絶縁膜としての酸化シリコン膜５ｂ、酸化ハフニウム膜（第１の高誘電率絶縁膜）６ｂおよび酸化アルミニウム膜（第２の高誘電率絶縁膜）６ｃがこの順に設けられている。第２のゲート絶縁膜上には、窒化チタン膜（第１の金属膜）７ｂ、不純物を含有するポリシリコン膜８ｂ、１１ｂ、窒化タングステン膜およびタングステン膜の積層膜（第２の金属膜）１２ｂからなる第２のゲート電極１７ｂが設けられている。第１および第２のゲート電極１７ａ、１７ｂ上にはそれぞれ、埋設絶縁膜１５ａが設けられている。
素子分離領域２上には、凹状の第３の配線２０’が形成されている。第３の配線２０’は、不純物を含有するポリシリコン膜１１ｃ、窒化タングステン膜およびタングステン膜の積層膜（第２の金属膜）１２ｃからなり、その上部は凹状となっている。第３の配線２０’の凹状部分を埋設するようにカバレッジ（段差被覆性）に優れる埋設絶縁膜１５ａが設けられている。第１および第２のゲート電極１７ａ、１７ｂならびに第３の配線２０’の側面上にはそれぞれ順に、窒化シリコン膜からなるオフセットスペーサ２６ａ、酸化シリコン膜からなるサイドウォールスペーサ２６ｂ、および窒化シリコン膜からなるライナー膜２６ｃが設けられている。
Ｐウェル３内の第１のゲート電極１７ａを挟んだ両側には、Ｎ型導電型のＬＤＤ領域１９ａ、Ｎ型導電型の第１のソースおよびドレイン２１ａが形成されている。Ｎウェル４内の第２のゲート電極１７ｂを挟んだ両側には、Ｐ型導電型のＬＤＤ領域１９ｂ、Ｐ型導電型の第２のソースおよびドレイン２１ｂが形成されている。Ｐウェル３、第１のゲート絶縁膜５ａ、６ａ、第１のゲート電極１７ａ、Ｎ型導電型のＬＤＤ領域１９ａ、および第１のソースおよびドレイン２１ａは、第１のトランジスタＴｒ１であるＮＭＯＳを構成する。また、Ｎウェル４、第２のゲート絶縁膜５ｂ、６ｂ、６ｃ、第２のゲート電極１７ｂ、Ｐ型導電型のＬＤＤ領域１９ｂ、および第２のソースおよびドレイン２１ｂは第２のトランジスタＴｒ２であるＰＭＯＳを構成する。
周辺回路領域の半導体基板１上にはＳＯＤ膜（層間絶縁膜）２２が設けられている。ＳＯＤ膜２２を貫通して、第１のソースおよびドレイン２１ａに接続されるようにコンタクトプラグ２４が設けられている。ＳＯＤ膜２２上には、コンタクトプラグ２４に接するように第５の配線２５ｅが設けられ、第３の配線２０’上の埋設絶縁膜１５ａに接するように第４の配線２５ｃが設けられている。
２．半導体装置の製造方法
以下、図１〜２２を参照して、本実施例の半導体装置の製造方法を説明する。なお、図３〜１０、１５〜１８および２１〜２３において、Ａ図は図１Ａのメモリセル領域のＡ−Ａ’方向に対応する断面図、Ｂ図は図１Ｂの周辺回路領域のＡ−Ａ’方向に対応する断面図を表す。図１１〜１４および１９〜２０は、図１Ｂの周辺回路領域のＡ−Ａ’方向に対応する断面図を表す。
まず、図３に示すように、半導体基板１内のメモリセル領域および周辺回路領域に、酸化シリコン膜２ｂと窒化シリコン膜２ａの積層膜からなる素子分離領域（ＳＴＩ）２を形成する（図３Ａ中には素子分離領域は図示していない）。これにより、メモリセル領域および周辺回路領域では素子分離領域２で区画された活性領域１ａが規定される。また、公知の方法により、活性領域１ａ内にＰウェル３およびＮウェル４を形成する。メモリセル領域の半導体基板１内に不純物を注入して、不純物拡散層を形成する。続いて、半導体基板１の主面を熱酸化することにより酸化シリコン膜５１を形成し、酸化シリコン膜５１上に窒化シリコン膜５２を形成する。メモリセル領域上の酸化シリコン膜５１及び窒化シリコン膜５２をパターニングすることでハードマスクパターンを設ける。ハードマスクパターンを用いたエッチングにより、半導体基板１内に、素子分離領域と交差する方向に延在する溝状のトレンチ５５を形成する。このトレンチ５５の形成により、予め形成した不純物拡散層が分断されて、第３のソースおよびドレインである容量コンタクト領域３２ａおよびビットコンタクト領域３３となる。
図４に示すように、トレンチ５５の内壁をＩＳＳＧ（ｉｎ−ｓｉｔｕ ｓｔｅａｍ ｇｅｎｅｒａｔｉｏｎ）法により酸化して、酸化シリコン膜からなる第３のゲート絶縁膜３７を形成する。次に、トレンチ５５の内壁上に窒化チタン膜等のバリア膜３０ａを形成する。
図５に示すように、トレンチ５５内をタングステン膜等のメタルゲート膜３０ｂで埋め込む。
図６に示すように、エッチバックによりバリア膜３０ａ及びメタルゲート膜３０ｂの上面を半導体基板１の主面よりも後退させて、ワード線（埋め込みゲート電極）３０を形成する。これにより、第３のソースおよびドレインとなる容量コンタクト領域３２ａおよびビットコンタクト領域３３、第３のゲート絶縁膜３７、並びにワード線（埋め込みゲート電極）３０を有する第３のトランジスタＴｒ３が形成される。
図７に示すように、半導体基板１の全面に窒化シリコン膜からなるライナー膜３８ａを形成した後、半導体基板１の全面に更にＳＯＤ膜３８ｂを形成する。その後、ライナー膜３８ａの上面が露出するまで、ＳＯＤ膜３８ｂにＣＭＰ処理を施す。
図８に示すように、ドライエッチングにより、ライナー膜３８ａおよびＳＯＤ膜３８ｂの上部を除去する。次に、ドライエッチングにより、窒化シリコン膜５２を除去する。
図９に示すように、半導体基板１上の全面に、窒化シリコン膜からなるビットコンタクト層間絶縁膜３９を形成する。
図１０に示すように、フォトリソグラフィ法およびエッチング法を利用して、周辺回路領域に堆積されたビットコンタクト層間絶縁膜３９、酸化シリコン膜５１を順次除去し、半導体基板の主面１を露出させる。
次に、図１１に示すように、周辺回路領域のＰウェル３およびＮウェル４の表面を熱酸化することによりそれぞれ、酸化シリコン膜５ａおよび５ｂを形成する。ＡＬＤ法、あるいはＣＶＤ法により、半導体基板１上の全面に、酸化ハフニウム膜（第１の高誘電率絶縁膜）６を形成する。この後、半導体基板１上の全面に、窒化チタン膜（第１の金属膜）７ａ、不純物を含有するポリシリコン膜８ａ、および酸化シリコン膜５８ａを形成する。
図１２に示すように、リソグラフィー技術およびドライエッチング技術を用いて、酸化シリコン膜５８ａのパターニングを行い、Ｐウェル３を覆うように酸化シリコン膜５８ａからなるハードマスクを形成する。ハードマスク５８ａを用いて、ポリシリコン膜８ａ、および第１の金属膜７ａのドライエッチングを行う。これにより、Ｐウェル３上には、第１の金属膜７ａおよびポリシリコン膜８ａからなる第１の導電膜が設けられる。この際、メモリセル領域に堆積されたハードマスク５８ａ、ポリシリコン膜８ａ、および第１の金属膜７ａも同時に除去される。
図１３に示すように、ＡＬＤ法、もしくはＰＶＤ法により、半導体基板１上の全面に、酸化アルミニウム膜（第２の高誘電率絶縁膜）６ｃを形成する。この後、半導体基板１上の全面に、窒化チタン膜（第１の金属膜）７ｂ、不純物を含有するポリシリコン膜８ｂ、および酸化シリコン膜５８ｂを形成する。
図１４に示すように、リソグラフィー技術およびドライエッチング技術を用いて、酸化シリコン膜５８ｂ（図示していない）のパターニングを行い、Ｎウェル４を覆うように酸化シリコン膜５８ｂからなるハードマスクを形成する。ハードマスク５８ｂを用いて、ポリシリコン膜８ｂ、第１の金属膜７ｂ、および酸化ハフニウム膜６ｂおよび酸化アルミニウム膜６ｃのドライエッチングを行う。これにより、Ｎウェル４上には、酸化シリコン膜５ｂ、酸化ハフニウム膜６ｂおよび酸化アルミニウム膜６ｃと、第１の金属膜７ｂおよびポリシリコン膜８ｂからなる第２の導電膜と、が設けられる。また、Ｐウェル３上には、酸化シリコン膜５ａおよび酸化ハフニウム膜６ａと、第１の金属膜７ａおよびポリシリコン膜８ａからなる第１の導電膜が設けられる。この際、メモリセル領域に堆積された、酸化シリコン膜５８ｂ、ポリシリコン膜８ｂ、第１の金属膜７ｂ、および酸化ハフニウム膜６ｂおよび酸化アルミニウム膜６ｃも除去され、ビットコン層間絶縁膜３９が露出する。この時点で、酸化ハフニウム膜６ａと第１の導電膜の第１の方向６０における一方の端部１０ｃは、素子分離領域２上に位置する。また、酸化ハフニウム膜６ｂおよび酸化アルミニウム膜６ｃと第２の導電膜の第１の方向６０における一方の端部１０ｄは、素子分離領域２上に位置する。また、端部１０ｃおよび１０ｄと素子分離領域４とから、溝部１３が構成される。
図１５に示すように、フォトリソグラフィ法およびエッチング法を利用して、メモリセル領域にあるビットコンタクト領域３３上のビットコンタクト層間絶縁膜３９と、酸化シリコン膜５１を除去して、ビットコンタクト領域３３を露出させる。更にウェットエッチングを用いて周辺回路領域のハードマスク５８ａおよび５８ｂを除去する。
図１６に示すように、半導体基板１上の全面に、不純物を含有するポリシリコン膜１１、窒化タングステン膜およびタングステン膜の積層膜（第２の金属膜）１２を形成する。この際、周辺回路領域では、図１６Ｂに示すように、第１の方向６０に関して、第１の導電膜上から素子分離領域２上を通って第２の導電膜上まで延在するようにポリシリコン膜１１および第２の金属膜１２を形成する。周辺回路領域の素子分離領域２上では、アスペクト比の高い溝部１３内に、ポリシリコン膜１１と第２の金属膜１２が形成されることとなるため、シーム（凹状の部分）１４が発生する。
図１７に示すように、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、半導体基板１上の全面に、窒化シリコン膜（埋設絶縁膜）１５ａを形成する。ＡＬＤ法では、カバレッジ（段差被覆性）に優れる窒化シリコン膜１５ａを形成できるため、シーム（凹状の部分）１４内を窒化シリコン膜１５ａで埋設することができる。次に、窒化シリコン膜１５ａ上に、プラズマＣＶＤ法により、窒化シリコン膜（第２の絶縁膜）１５ｂを形成する。ＡＬＤ法は成膜レートが小さいのに対して、プラズマＣＶＤ法は高い成膜レートを達成することができる。従って、ＡＬＤ法による窒化シリコン膜１５ａを形成した後、プラズマＣＶＤ法による窒化シリコン膜１５ｂを形成することにより、シーム１４内を窒化シリコン膜１５ａで埋設しつつ、窒化シリコン膜全体の成膜時間を短縮して、スループットを向上させることができる。
図１８Ｂに示すように、リソグラフィー技術およびドライエッチング技術を用いて、窒化シリコン膜１５ａおよび１５ｂのパターニングを行い、周辺回路領域のＰウェル３、Ｎウェル４および素子分離領域２上にそれぞれ、窒化シリコン膜１５ａおよび１５ｂからなるハードマスクを形成する。ハードマスクを用いて、周辺回路領域の第２の金属膜１２、ポリシリコン膜８ａ、８ｂ、１１、第１の金属膜７ａ、７ｂ、酸化ハフニウム膜６ａ、６ｂ、酸化アルミニウム膜６ｃ、酸化シリコン膜５ａ、５ｂのドライエッチングを行う。これにより、Ｐウェル３上には、第１のゲート絶縁膜として酸化シリコン膜５ａおよび酸化ハフニウム膜６ａが形成され、第１の金属膜７ａ、ポリシリコン膜８ａ、１１ａおよび第２の金属膜１２ａを有する第１のゲート電極（第１の配線）１７ａが形成される。Ｎウェル４上には、第２のゲート絶縁膜として酸化シリコン膜５ｂ、酸化ハフニウム膜６ｂおよび酸化アルミニウム膜６ｃが形成され、第１の金属膜７ｂ、ポリシリコン膜８ｂ、１１ｂおよび第２の金属膜１２ｂを有する第２のゲート電極（第２の配線）１７ｂが形成される。また、素子分離領域２上には、ポリシリコン膜１１ｃおよび第２の金属膜１２ｃを有する第３の配線２０’が形成される。
図１８Ａに示すように、図１８Ｂの工程と同時に、メモリセル領域では、窒化シリコン膜１５ａおよび１５ｂのパターニングを行い、ビットコンタクト領域３３上にハードマスクを形成する。ハードマスクを用いて、メモリセル領域の第２の金属膜１２、ポリシリコン膜１１のドライエッチングを行う。これにより、ビットコンタクト領域３３上には、ポリシリコン膜１１ｄおよび第２の金属膜１２ｄを有するビット線３１が形成される。
このように第１および第２のゲート電極１７ａ、１７ｂ、第３の配線２０’およびビット線３１上にはそれぞれ、窒化シリコン膜１５ａ、１５ｂからなるハードマスクが設けられている。
図１９に示すように、半導体基板１の全面に、窒化シリコン膜を形成した後、窒化シリコン膜をエッチバックすることによって、第１および第２のゲート電極１７ａ、１７ｂならびに第３の配線２０’の側面上に、オフセットスペーサ２６ａを形成する。ハードマスク１５ａ、１５ｂおよびオフセットスペーサ２６ａをマスクに用いて、Ｐウェル３内にＮ型導電型の不純物を注入することにより、ＬＤＤ領域１９ａを形成する。ハードマスク１５ａ、１５ｂおよびオフセットスペーサ２６ａをマスクに用いて、Ｎウェル４内にＰ型導電型の不純物を注入することにより、ＬＤＤ領域１９ｂを形成する。
図２０に示すように、半導体基板１の全面に、酸化シリコン膜を形成した後、リソグラフィー技術およびウェットエッチング技術を用いてメモリセル領域に堆積された酸化シリコン膜を選択的に除去する。この後に、周辺回路領域の酸化シリコン膜をエッチバックすることによって、第１および第２のゲート電極１７ａ、１７ｂならびに第３の配線２０’の側面上に、サイドウォールスペーサ２６ｂを形成する。ハードマスク１５ａ、１５ｂ、オフセットスペーサ２６ａおよびサイドウォールスペーサ２６ｂをマスクに用いて、Ｐウェル３内にＮ型導電型の不純物を注入することにより、第１のソースおよびドレイン２１ａを形成する。ハードマスク１５ａ、１５ｂ、オフセットスペーサ２６ａおよびサイドウォールスペーサ２６ｂをマスクに用いて、Ｎウェル４内にＰ型導電型の不純物を注入することにより、第２のソースおよびドレイン２１ｂを形成する。
図２１に示すように、半導体基板１の全面に、周辺回路領域の第１および第２のゲート電極１７ａ、１７ｂならびに第３の配線２０’と、メモリセル領域のビット線３１を覆うように、窒化シリコン膜からなるライナー膜２６ｃを形成する。半導体基板１上の全面に塗布系絶縁膜を形成した後、アニール処理を行うことにより、ＳＯＤ膜２２を形成する。
次に、図２２に示すように、ＳＯＤ膜２２、ライナー膜４３、ビットコン層間絶縁膜３９および酸化シリコン膜５１を貫通して、容量コンタクト領域３２ａを露出させるようにコンタクトホールを形成する。ポリシリコンを用いてコンタクトホール内を埋設後、ポリシリコン、窒化シリコン膜（図示していない）１５ｂおよびＳＯＤ膜２２のＣＭＰ処理を行い、平坦化を行う。この際、プラズマＣＶＤ法で形成した窒化シリコン膜１５ｂが除去され、第１および第２のゲート電極１７ａ、１７ｂ、第３の配線２０’およびビット線３１上には、ＡＬＤ法で形成した窒化シリコン膜１５ａのみが残留するようにする。更にポリシリコン膜をエッチバックしてその上面を後退させることで容量コンタクトプラグ３２ｂを形成する。
次に、図２３に示すように、リソグラフィー技術およびドライエッチング技術を利用して、ＳＯＤ膜２２内に、第１のソースおよびドレイン２１ａを露出させるようにコンタクトホールを形成する。コンタクトホール内にタングステンなどの導電材料を埋設することにより、コンタクトプラグ２４を形成する。この際、メモリセル領域の容量コンタクトプラグ３２ｂ上にもタングステンなどの導電材料が堆積され、容量コンタクトプラグ３２ｄが形成される。次に、タングステン等の導電膜をリソグラフィー技術およびドライエッチング技術を利用して、パターニングする。これにより、窒化シリコン膜１５ａに接するようにＳＯＤ膜２２（第３の配線２０’）上に複数の第４の配線を形成し（図１Ｂ参照；図２３Ｂでは１つの第４の配線２５ｃしか示していない）、コンタクトプラグ２４に接するように第５の配線２５ｅを形成する。この際、容量コンタクトプラグ３２ｄに接するように容量コンタクトパッド３２ｃが同時に形成される。
続いて、図１Ａおよび２Ａに示すように、容量コンタクトパッド３２ｃを覆うように、窒化シリコン膜からなるストッパー膜４５および層間絶縁膜（図示していない）を形成する。層間絶縁膜およびストッパー膜４５内に容量コンタクトパッド３２ｃを露出させるように、シリンダーホールを形成した後、シリンダーホールの内壁面上に下部電極４８ａを形成する。この後、メモリセル領域の層間絶縁膜を除去して、下部電極４８ａの外側面を露出させる。下部電極４８ａの露出した表面上に、容量絶縁膜４８ｂを形成した後、更に、下部電極４８ａと容量絶縁膜４８ｂを覆うように上部電極４８ｃを形成する。これにより、下部電極４８ａ、容量絶縁膜４８ｂおよび上部電極４８ｃからなるクラウン型のキャパシタ４８が完成する。
本実施例では、第３の配線２０’のシーム（凹状の部分）１４内は、窒化シリコン膜（埋設絶縁膜）１５ａで埋設されている。このため、第３の配線形成後の導電膜の形成工程（本実施例では、コンタクトプラグ２４および容量コンタクトプラグ３２ｄの形成工程）で、シーム１４内に導電材料が埋設されるといったことがない。このため、第３の配線２０’は、複数の第４の配線と電気的に接続されることを防止できる。この結果、複数の第４の配線が、第３の配線２０’を介してショートし、装置特性が劣化することを防止できる。
（第２実施例）
本実施例は、第１実施例の図１６および図１７の工程の代わりに、ポリシリコン膜１１および第２の金属膜１２を形成した後、プラズマＣＶＤ法により窒化シリコン膜１５ｃを形成し、その後にＡＬＤ法により窒化シリコン膜１５ａを形成し、プラズマＣＶＤ法により窒化シリコン膜１５ｂを形成する点が異なる。本実施例は、第１実施例の図１６および図１７の工程の代わりに、図２４の工程を実施する以外は、第１実施例と同様であるため、図２４の工程のみを説明する。
図２４の工程では、最初に、プラズマＣＶＤ法により窒化シリコン膜（第１の絶縁膜）１５ｃを形成する。このプラズマＣＶＤ法はカバレッジ（段差被覆性）が優れないため、周辺回路領域の素子分離領域２上のシーム１４（凹状の部分）内を窒化シリコン膜１５ｃで完全に埋設することができない。しかし、次に、ＡＬＤ法により窒化シリコン膜（埋設絶縁膜）１５ａを形成することにより、素子分離領域２上のシーム１４（凹状の部分）内を窒化シリコン膜１５ａで埋設することができる。この後、更にプラズマＣＶＤ法により窒化シリコン膜（第１の絶縁膜）１５ｂを形成する。
本実施例では、最初にプラズマＣＶＤ法により窒化シリコン膜１５ｃを形成した後、ＡＬＤ法によりシーム１４内を埋設させる窒化シリコン膜１５ａを形成する。プラズマＣＶＤ法はＡＬＤ法と比べて成膜レートが高いため、最初からシーム１４内が埋設されるまでＡＬＤ法により窒化シリコン膜１５ａを形成する第１実施例の場合と比べて、スループットを更に向上させることができる。なお、第３の配線２０’のシーム１４内には、複数の成膜プロセスに分けて複数の膜を形成しても良い。この場合、カバレッジに優れた成膜プロセスを少なくとも１段階は設けてシーム１４内を完全に膜で埋設する必要があるが、その他の成膜プロセスでは、カバレッジが劣る膜を成膜しても、カバレッジに優れる膜を成膜しても良い。
第１および第２実施例では、周辺回路領域の素子分離領域４上のシーム１４内を埋設するのに、ＡＬＤ法により窒化シリコン膜１５ａを形成した。しかし、シーム１４内を埋設させる膜の成膜方法はＡＬＤ法に限定されず、カバレッジに優れシーム１４内を埋設できる成膜方法であればその他の成膜方法も使用することができる。このような成膜方法として例えば、低圧ＣＶＤ（ＬＰＣＶＤ；Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法や、第１および第２実施例で用いたプラズマＣＶＤ法よりも成膜レートを小さくしたプラズマＣＶＤ法を使用することができる。
第１および第２実施例では、第１の金属膜６ａと６ｂは同じ材料から構成されても良いし、互いに異なる材料から構成されても良い。例えば、第１の金属膜６ａと６ｂの材料を異なるものとして、夫々の仕事関数を設定する場合には、ＮＭＯＳを窒化チタン膜以外の材料、例えばＴａＮを含むゲート電極から構成し、ＰＭＯＳを窒化チタン膜を含むゲート電極で構成しても良い。また、夫々のＭＯＳトランジスタのゲート電極を共にＴｉＮ、ポリシリコンを含み、ＰＭＯＳにＡｌを含み、ＮＭＯＳにＬａやＭｇを含ませても良い。また、同一の材料を用いる場合には、例えばＮＭＯＳ及びＰＭＯＳの夫々のゲート電極に、ＴｉＳｉＮ、ＴａＮまたはＴｉＮ等の同じ材料を用い、夫々の厚さを変更させてそれぞれの仕事関数を設定しても良い。
第１および第２実施例で使用した高誘電率絶縁膜の材料としては、酸化シリコンよりも高い誘電率を有するものであれば特に限定されないが、例えば、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、Ａｌ2Ｏ3、ＨｆＯ2、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択された少なくとも一種の絶縁材料を用いることができる。
第１および第２実施例で使用する第２の金属膜は特に限定されないが、第１および第２実施例で示したもの以外にも例えば、タングステンシリサイド膜、窒化タングステン膜、およびタングステン膜の積層膜を使用することができる。
１ 半導体基板
１ａ 活性領域
２ 素子分離領域
２ａ、５２ 窒化シリコン膜
２ｂ、５１、５８ａ、５８ｂ 酸化シリコン膜
３ Ｐウェル
４ Ｎウェル
５ａ、５ｂ 酸化シリコン膜
６ａ、６ｂ 酸化ハフニウム膜（第１の高誘電率絶縁膜）
６ｃ 酸化アルミニウム膜（第２の高誘電率絶縁膜）
７ａ、７ｂ 第１の金属膜
８ａ、８ｂ、１１、１１ａ、１１ｂ、１１ｃ、１１ｄ 不純物を含有するポリシリコン膜
１０ａ、１０ｂ、１０ｃ、１０ｄ 端部
１２、１２ａ、１２ｂ、１２ｃ、１２ｄ 第２の金属膜
１３ 溝部
１４ シーム（凹状の部分）
１５ 窒化シリコン膜
１５ａ 埋設絶縁膜
１５ｂ 第２の絶縁膜
１５ｃ 第１の絶縁膜
１７ａ 第１のゲート電極
１７ｂ 第２のゲート電極
１９ａ、１９ｂ ＬＤＤ領域
２０、２５ａ、２５ｂ 配線
２０ａ 導電部
２０’ 第３の配線
２１ａ 第１のソースおよびドレイン
２１ｂ 第２のソースおよびドレイン
２２ ＳＯＤ膜
２４ コンタクトプラグ
２５ｃ、２５ｄ 第４の配線
２５ｅ 第５の配線
２６ａ オフセットスペーサ
２６ｂ サイドウォールスペーサ
３０ ワード線（埋め込みゲート電極）
３０’ ダミーワード線
３０ａ バリアメタル膜
３０ｂ メタルゲート膜
３１ ビット線
３２ａ 容量コンタクト領域
３２ｂ、３２ｄ 容量コンタクトプラグ
３２ｃ 容量コンタクトパッド
３３ ビットコンタクト領域
３７ 第３のゲート絶縁膜
３８ａ ライナー膜
３８ｂ ＳＯＤ膜
３９ ビットコン層間絶縁膜
４３ ライナー膜
４５ ストッパー膜
４８ キャパシタ
４８ａ 下部電極
４８ｂ 容量絶縁膜
４８ｃ 上部電極
５５ トレンチ
第１の方向６０
Ｃｎ ＮＭＯＳが形成される領域
Ｃｐ ＰＭＯＳが形成される領域
Ｔｒ１ 第１のトランジスタ
Ｔｒ２ 第２のトランジスタ
Ｔｒ３ 第３のトランジスタ

Claims (19)

  1. 半導体基板内に設けられた第１のウェルおよび第２のウェルと、
    前記半導体基板内の第１のウェルと第２のウェルの間に設けられた素子分離領域と、
    前記第１のウェル上に設けられた第１の配線と、
    前記第２のウェル上に設けられた第２の配線と、
    前記素子分離領域上に設けられた凹状の第３の配線と、凹状の部分を埋設するように前記第３の配線上に設けられた埋設絶縁膜と、
    前記埋設絶縁膜上に設けられた複数の第４の配線と、
    前記第１および第２のウェルの少なくとも一方に電気的に接続されるように設けられたコンタクトプラグと、
    を有する半導体装置。
  2. 前記第１の配線と、前記第１の配線と前記第１のウェルの間に第１のゲート絶縁膜と、前記第１のウェル内の前記第１の配線を挟んだ両側に設けられた第１のソースおよびドレインとを有する第１のトランジスタと、
    前記第２の配線と、前記第２の配線と前記第２のウェルの間に第２のゲート絶縁膜と、前記第２のウェル内の前記第２の配線を挟んだ両側に設けられた第２のソースおよびドレインとを有する第２のトランジスタと、
    を更に有し、
    前記第１の配線は、前記第１のトランジスタの第１のゲート電極であり、
    前記第２の配線は、前記第２のトランジスタの第２のゲート電極であり、
    前記コンタクトプラグは、前記第１のソースおよびドレインならびに前記第２のソースおよひドレインの中の少なくとも１つに電気的に接続される、請求項１に記載の半導体装置。
  3. 第３のソースおよびドレインを有する第３のトランジスタと、前記第３のソースおよびドレインの何れか一方に電気的に接続されたキャパシタとを有するメモリセルを備えたメモリセル領域と、
    前記第１および第２のトランジスタと、前記第３および第４の配線と、前記埋設絶縁膜と、前記コンタクトプラグを有する周辺回路領域と、
    を有する、請求項２に記載の半導体装置。
  4. 前記埋設絶縁膜は、ＡＬＤ法または低圧ＣＶＤ法によって形成されたものである、請求項１〜３の何れか１項に記載の半導体装置。
  5. 前記第３の配線と前記埋設絶縁膜の間に更に、第１の絶縁膜を有する、請求項１〜４の何れか１項に記載の半導体装置。
  6. 前記埋設絶縁膜上に更に、第２の絶縁膜を有する、請求項１〜５の何れか１項に記載の半導体装置。
  7. 前記第１の配線は、前記半導体基板に近い側から順に、第１の金属膜、不純物を含有するポリシリコン膜、第２の金属膜を有し、
    前記第２の配線は、前記半導体基板に近い側から順に、第１の金属膜、不純物を含有するポリシリコン膜、第２の金属膜を有し、
    前記第１および第２のゲート絶縁膜はそれぞれ、酸化シリコンよりも高い誘電率を有する高誘電率絶縁膜を有する、請求項２または３に記載の半導体装置。
  8. 前記第３の配線は、不純物を含有するポリシリコン膜と、前記第２の金属膜とを有する、請求項７に記載の半導体装置。
  9. 前記第１のトランジスタは、Ｎチャネル型のトランジスタであり、
    前記第２のトランジスタは、Ｐチャネル型のトランジスタである、請求項２、３、７または８に記載の半導体装置。
  10. 第１のウェル、第２のウェル、第１の方向に関して前記第１のウェルと第２のウェルの間に素子分離領域を有する半導体基板を準備する工程と、
    前記第１のウェル上に位置すると共に前記第１の方向の一方の端部が前記素子分離領域上に位置する第１の導電膜と、前記第２のウェル上に位置すると共に前記第１の方向の一方の端部が前記素子分離領域上に位置する第２の導電膜を形成する工程と、
    前記第１の方向に関して前記第１の導電膜上から前記素子分離領域上を通って前記第２の導電膜上まで第３の導電膜を形成する工程であって、前記素子分離領域上では凹状となるように前記第３の導電膜を形成する工程と、
    前記素子分離領域上の第３の導電膜の凹状の部分を埋設するように、前記第３の導電膜上に埋設絶縁膜を形成する工程と、
    前記第１〜第３の導電膜および埋設絶縁膜をパターニングして、前記第１のウェル上に第１の配線、前記第２のウェル上に第２の配線、前記素子分離領域上に凹状の第３の配線および埋設絶縁膜、をそれぞれ形成する工程と、
    前記半導体基板上に層間絶縁膜を形成する工程と、
    前記埋設絶縁膜が露出するまで前記層間絶縁膜の一部を除去する工程と、
    前記層間絶縁膜を貫通して前記第１および第２のウェルの少なくとも一方に接するようにコンタクトプラグを形成する工程と、
    前記第３の配線上の埋設絶縁膜に接するように、複数の第４の配線を形成する工程と、
    を有する半導体装置の製造方法。
  11. 前記埋設絶縁膜を形成する工程では、ＡＬＤ法または低圧ＣＶＤ法により、前記埋設絶縁膜を形成する、請求項１０に記載の半導体装置の製造方法。
  12. 前記第３の導電膜を形成する工程と、前記埋設絶縁膜を形成する工程の間に更に、
    プラズマＣＶＤ法により、第１の絶縁膜を形成する工程を有する、請求項１０または１１に記載の半導体装置の製造方法。
  13. 前記埋設絶縁膜を形成する工程の後に更に、
    プラズマＣＶＤ法により、前記埋設絶縁膜上に第２の絶縁膜を形成する工程を有する、請求項１０〜１２の何れか１項に記載の半導体装置の製造方法。
  14. 前記層間絶縁膜の一部を除去する工程では、
    前記第２の絶縁膜を除去する、請求項１３に記載の半導体装置の製造方法。
  15. 前記第１〜第３の配線および埋設絶縁膜をそれぞれ形成する工程と、前記層間絶縁膜を形成する工程との間に更に、
    前記第１のウェル内の前記第１の配線を挟んだ両側に第１のソースおよびドレインを形成する工程と、
    前記第２のウェル内の前記第２の配線を挟んだ両側に第２のソースおよびドレインを形成する工程と、
    を有し、
    前記第１のソースおよびドレインと、第１のゲート電極として前記第１の配線とを有する第１のトランジスタを形成し、
    前記第２のソースおよびドレインと、第２のゲート電極として前記第２の配線とを有する第２のトランジスタを形成する、請求項１０〜１４の何れか１項に記載の半導体装置の製造方法。
  16. 前記第１のトランジスタは、Ｎチャネル型のトランジスタであり、
    前記第２のトランジスタは、Ｐチャネル型のトランジスタである、請求項１５に記載の半導体装置の製造方法。
  17. 前記第１のウェル、第２のウェルおよび素子分離領域は、前記半導体基板の周辺回路領域に位置し、
    前記半導体基板を準備する工程と、前記第１〜第３の配線および埋設絶縁膜をそれぞれ形成する工程との間に更に、
    前記半導体基板のメモリセル領域に、第３のソースおよびドレインを有する第３のトランジスタを形成する工程を有し、
    前記第４の配線を形成する工程の後に更に、
    前記第３のソースおよびドレインの何れか一方に電気的に接続されたキャパシタを形成する工程を有する、請求項１０〜１６の何れか１項に記載の半導体装置の製造方法。
  18. 前記第１の導電膜は、前記半導体基板に近い側から順に第１の金属膜、不純物を含有するポリシリコン膜を有し、
    前記第２の導電膜は、前記半導体基板に近い側から順に第１の金属膜、不純物を含有するポリシリコン膜を有する、請求項１０〜１７の何れか１項に記載の半導体装置の製造方法。
  19. 前記第３の導電膜は、前記半導体基板に近い側から順に、不純物を含有するポリシリコン膜、前記第２の金属膜を有する、請求項１８に記載の半導体装置の製造方法。
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