JP4609814B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 93
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 239000000758 substrate Substances 0.000 claims description 58
- 239000010410 layer Substances 0.000 claims description 48
- 238000000034 method Methods 0.000 claims description 38
- 239000011229 interlayer Substances 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 16
- 239000004020 conductor Substances 0.000 claims description 13
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 8
- 230000002093 peripheral effect Effects 0.000 claims description 7
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 13
- 230000015556 catabolic process Effects 0.000 description 12
- 238000000206 photolithography Methods 0.000 description 11
- 230000003071 parasitic effect Effects 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 230000005684 electric field Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- -1 tungsten nitride Chemical class 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
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Description
図15に示すようにSi基板102にSTI(Shallow Trench Isolation)法により素子分離絶縁膜103を形成して素子形成領域を区分した後、ゲート電極領域となるべき部分に必要数のトレンチ(溝)104をフォトリソグラフィ法とドライエッチング法を用いて形成する。
次に、図16に示すように熱酸化法によりSi基板102の表面を酸化させて3nm〜10nm程度の膜厚のゲート絶縁膜106を形成する。ゲート絶縁膜106を形成した後、CVD(Chemical Vapor Deposition)法にて50nm〜100nm程度の膜厚のゲート電極層105を図17に示すように成膜し、更にCVD法により5〜10nm程度の膜厚のWSiの下層膜を成膜し、続いてスパッタリング法により10nm程度の膜厚のタングステンナイトライド膜(WNx膜)のバリア層を成膜し、更に55nm程度の膜厚のタングステン膜の金属層を成膜して3層構造の積層膜107を形成する。続けてCVD法により140nm程度の膜厚のSiNのマスク層108を成膜し、図17に示す積層構造を得る。
以上の工程により、図18に示す如く、溝104の内部に設けられている下部ゲート電極105Aと溝104から上方に突出形成されている上部ゲート電極105Bからなるゲート電極105Cと、その上にゲート電極105Cを延出するように積層体107Aとマスク絶縁膜108Aが積層された構造のゲート電極積層体110を得ることができる。
この目ずれの発生により、下部ゲート電極105Aと上部ゲート電極105Bとの間に段差部105Dを生じた場合、ゲート絶縁膜106の上に接触しソースドレイン領域の直近まで延在している段差部105Dは、寄生容量(オーバーラップ容量)増加の原因となり、ゲート遅延が増加する問題がある。また、この段差部105Dにおいては、ゲート電極105Cとソースドレイン領域との間の電界の集中点となるので、GIDL(gate induced drain leakage)耐圧の低下やゲート絶縁膜信頼性の低下を生じるおそれがあった。
特にトレンチゲートトランジスタがDRAMに適用される場合、ワード線とビット線に多数のトレンチゲートトランジスタが接続されるので、寄生容量の増加に伴うゲート遅延が問題視される。
このため、トレンチゲートトランジスタの構造において問題となっている目ずれ発生に伴う寄生容量(オーバーラップ容量)増加の問題、ゲート遅延増加の問題、並びに、ゲート電極105の段差部105Dがソースドレイン領域の直近に位置して段差部105Dが電界の集中点になってしまうことに伴う、GIDL耐圧やゲート絶縁膜信頼性の低下の問題を解決できることが望まれている。
(2)本発明の半導体装置の製造方法は、前記ソース及びドレインを形成した後、前記ゲート電極、前記導体膜、前記マスク層を囲むように層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通して前記ソース及びドレインに接続するソース電極及びドレイン電極を形成する工程を具備することを特徴とする。
(3)本発明の半導体装置の製造方法は、前記半導体基板上の溝の周囲を前記バッファ絶縁膜で覆った状態で酸化法により前記溝及びその周囲の前記バッファ絶縁層に覆われた半導体基板の表面部分を酸化することにより、溝の内面側に形成するゲート絶縁膜よりも薄く半導体基板の表面を酸化することを特徴とする。
溝の外側に突出形成されているゲート電極の周壁部分から目ずれ形状に起因する位置ずれ部までの部分を層間絶縁膜により覆うならば、位置ずれ部とソース、ドレインとの間に層間絶縁膜とゲート絶縁膜とが介在されていることとなり、ゲート電極の位置ずれ部に電界集中が生じ難いとともに、GIDL耐圧低下を防止できる。
図1は本発明に係るトレンチゲート型の半導体装置の第1実施形態の断面構造を示す概念図、図2〜図8は同実施形態の半導体装置の製造方法の一例を示す断面構造の概念図である。
これらの図において、本発明の半導体装置Hに適用される半導体基板1は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。
トレンチ分離絶縁膜(素子分離絶縁膜)2は、上記半導体基板1の表面にSTI(Shallow Trench Isolation)法により、活性領域以外の部分に形成され、隣接する活性領域を絶縁分離する。
図1に示すゲート電極10においては、下部ゲ−ト電極8に対して上部ゲート電極9が左側に位置ずれしている例として記載されており、位置ずれ部9Aが左側に、位置ずれ部8Aが右側に配置されている。即ち、位置ずれ部9Aは上部ゲート電極9が下部ゲート電極8に対して図1の左側に向けて下部ゲート電極8の幅の数分の1程度位置ずれすることにより上部ゲート電極9の下端部側に形成されたもので、下部ゲート電極8よりも左側に突出した部分とされている。また、前記位置ずれ部8Aも同様に上部ゲート電極9が下部ゲート電極8に対して図1の左側に向けて下部ゲート電極8の幅の数分の1程度位置ずれすることにより形成されたもので、下部ゲート電極8の上端部に形成されている。
なお、前記フォトリソグラフィの状況によっては、図1に示す上部ゲート電極9が下部ゲート電極8に対して右側に位置ずれしたり、その他、半導体基板1に多数のトレンチゲートトランジスタを作り込んだ場合に領域毎に左右の位置ずれ状態が異なっている場合、図1の断面から見た場合は下部ゲート電極8に対して上部ゲート電極9が位置ずれしていなくても、図1の断面と90゜直交する方向の断面として見た場合に下部ゲート電極8に対して上部ゲート電極9が位置ずれしている場合等、種々の形態が考えられるが、いずれの場合においても本実施形態の構造を採用することにより課題を解決できる。勿論、半導体基板1に多数のトレンチゲートトランジスタを作り込んだ場合、その一部のトレンチゲートトランジスタのみが図1に示すように位置ずれしており、残りのトレンチゲートトランジスタが位置ずれしていない正規のトレンチゲートトランジスタである場合、即ち、位置ずれしているトレンチゲートトランジスタと位置ずれしていないトレンチゲートトランジスタを両方含む半導体装置においても本実施形態の構造が有効であるのは勿論である。
前記下部ゲート電極8の上端部は、溝5、6の開口周縁部5A、6Aに形成されているゲート絶縁膜7よりも高い位置に形成されているので、位置ずれ部9Aと半導体基板1間のスペースはゲート絶縁膜7の膜厚よりも大きい値とされている。
図1の例では位置ずれ部9Aと半導体基板1との距離が、ゲート絶縁膜7の厚さの数倍程度の間隔とされている。例えば、ゲート絶縁膜7の厚さが3〜10nm程度であるならば、位置ずれ部9Aとゲート絶縁膜7の上面との距離が10〜20nm程度とされる。なお、この場合のゲート電極8の横幅は例えば70〜100nm程度とされる。
また、前述の構成に加え、図1では簡略化した状態で示しているが、ソース4aの上方のゲート絶縁膜9を貫通してソース4aに達する形状に形成されるソース電極15と、ドレイン3の上方のゲート絶縁膜9を貫通してドレイン3に達する形状に形成されるドレイン電極16と、ソース4bの上方のゲート絶縁膜9を貫通してソース4bに達する形状に形成されるソース電極17とを備えて本実施形態のトレンチゲートトランジスタを備えた半導体装置Hが構成されている。
また、図18に示す従来構造では、位置ずれ部105Dの部分が凸部になっていてゲート絶縁膜9の直上にあり、ソースやドレインと近接し、位置ずれ部105Dが電界集中点となり易いことから、GIDL耐圧の問題やゲート絶縁膜信頼性の問題を生じるおそれがあったが、本実施形態の半導体装置Hでは、位置ずれ部9Aとソース4aあるいはドレイン3との間の距離が、ゲート絶縁膜7の膜厚よりも大きいので、目ずれ構造によるGIDL耐圧の低下やゲート絶縁膜信頼性低下の問題を生じるおそれがない。
図2に示すように、シリコン基板20にSTI法によりトレンチ分離絶縁膜(素子分離絶縁膜)21を形成する工程を行う。この工程では各々の活性領域を絶縁分離する。次に半導体基板20上にSiO2などの絶縁膜からなるバッファ絶縁膜22を10〜20nm程度積層する工程を行う。このバッファ絶縁膜22は後にシリコン基板20に形成するゲート絶縁膜よりも厚く形成する必要がある。
次に、フォトリソグラフィー法により溝をパターニングするためにレジストマスクを用い、ドライエッチング法により深さ100〜150nmの溝23を形成する工程を行い、更に熱酸化法によりゲート絶縁膜24を形成する工程を行う。ここでバッファ絶縁膜22により覆われたシリコン基板2の表面部分は殆ど酸化されないか、酸化されても僅かな厚さ分の酸化であり、例えば、溝23の内部側において熱酸化によるゲート絶縁膜の厚さが5〜10nm程度形成されたとすると、バッファ絶縁膜22の下のシリコン基板2は0〜1nm程度のレベルで酸化される。
更に、電極膜25の上にCVD法により、WSiのタングステンシリサイド層を5〜10nm程度積層し、スパッタリング法によりWNの窒化膜を10nm程度積層し、Wの金属電極層を55nm程度積層し、W/WN/WSiの3層構造の積層膜26を形成し、続いてCVD法によりSiNxのマスク層(マスク絶縁膜)27を140nm程度の膜厚で積層する工程を行う。
この後、HF系の薬液によりバッファ絶縁膜22を除去する工程を行い、図6に示す状態とする。
次いで、斜めイオン注入法を用い、NMOS領域である場合にはN−type(N形)不純物を、PMOS領域である場合にはP−type(P形)不純物を注入する工程を行い、ソース4a、4bあるいはドレイン3を形成する。
なお、必要であれば、ゲート電極32の両サイド側にサイドウオールを形成してからイオン注入を行い、ソースドレイン構造を形成しても良い。また、目ずれの程度が小さい場合は、斜めイオン注入を垂直イオン注入に置き換えてイオン注入しても良い。
以上説明の如く製造した半導体装置H’であるならば先に説明した半導体装置Hと基本構造は同じであるので、同等の作用効果を得ることができる。
なお、この構造を更に進めてシリコン基板上に多数のトレンチゲートトランジスタを形成し、各メタル配線の上に必要数のキャパシタ構造を設けることでDRAMを得ることができる。
図9に示す如く図7と同様のトランジスタ構造を得たならば、図10に示す如くSiNxのゲート側壁保護膜50を膜厚5〜20nm程度被覆形成する工程を行い、次いで図11に示すようにSiO2からなる層間絶縁膜51を膜厚500〜700nm程度被覆形成する工程を行い、ゲート電極積の全体を覆う。
なお、図9〜図14はドレイン3に接続する1つのコンタクトプラグを形成する場合に絞って簡略化した図を基に説明したので、実際にはソース4a、4b側にも同時にコンタクトプラグを形成しなくてはならない。その場合、図12に示すレジスト層52において作成したコンタクトホール53に加えてソース4a、4bの上方側にも別途コンタクトホールを形成し、図13〜図14に示す各工程を各コンタクトホールに同時に行えばよい。
これらの工程により、ソース4a、4b、ドレイン3に個々に接続するコンタクトプラグを形成することができ、図8に示す構造と同等の半導体装置を得ることができる。
1、20 半導体基板、
2、21 トレンチ分離絶縁膜(素子分離絶縁膜)、
3 ドレイン、
4a、4b ソース、
5、6 溝、
5A、6A 開口周縁部、
8、30 下部ゲート電極、
9、31 上部ゲート電極、
8A、9A 位置ずれ部、
10、32 ゲート電極、
11 導体部(ワード配線)
12 マスク層(絶縁膜ハードマスク)
13 被覆絶縁膜、
15 ソース電極、
16 ドレイン電極、
17 ソース電極、
22 バッファ絶縁膜、
23 溝、
24 ゲート電極膜、
25 電極膜、
27 マスク層、
40、51 層間絶縁膜、
41 コンタクトプラグ(ソース電極)、
42 コンタクトプラグ(ソース電極)、
43 コンタクトプラグ(ソース電極)、
50 ゲート側壁保護膜、
Claims (3)
- 半導体基板上の活性領域を他の隣接する活性領域から絶縁分離する素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜を形成した半導体基板上に後に酸化法により半導体基板上に形成するゲート絶縁膜よりも厚いバッファ絶縁膜を積層形成する工程と、前記バッファ絶縁膜を貫通して前記半導体基板に達する溝を形成する工程と、酸化法により前記溝及びその周囲の前記バッファ絶縁層に覆われた半導体基板の表面部分を酸化し、ゲート絶縁膜を形成する工程と、前記バッファ絶縁膜及び前記溝を形成した半導体基板上に前記溝の内部を埋めてその上まで堆積するように電極膜を形成する工程と、前記電極膜の上に導体膜とマスク層を形成する工程と、前記マスク層をパターニングする工程と、前記マスク層を介して前記導体膜と前記電極膜を加工し、前記溝の内側と外側とで溝の幅方向に位置ずれ部を有した目ずれ形状のゲート電極を形成する工程と、前記半導体基板上のバッファ絶縁膜を除去して前記ゲート電極周囲のゲート絶縁膜を露出させる工程と、前記ゲート電極に隣接する半導体基板にイオン注入によりソース及びドレインを形成する工程とを具備することにより、前記位置ずれ部を介して下部ゲート電極と上部ゲート電極とに区分した構造のゲート電極を形成するとともに、前記下部ゲート電極の上端部を前記溝の開口周縁部及びその周囲のゲート絶縁膜より上方に延出した構造の半導体装置を製造することを特徴とする半導体装置の製造方法。
- 前記ソース及びドレインを形成した後、前記ゲート電極、前記導体膜、前記マスク層を囲むように層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通して前記ソース及びドレインに接続するソース電極及びドレイン電極を形成する工程を具備することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記半導体基板上の溝の周囲を前記バッファ絶縁膜で覆った状態で酸化法により前記溝及びその周囲の前記バッファ絶縁層に覆われた半導体基板の表面部分を酸化することにより、溝の内面側に形成するゲート絶縁膜よりも薄く半導体基板の表面を酸化することを特徴とする請求項1または2に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006355440A JP4609814B2 (ja) | 2006-12-28 | 2006-12-28 | 半導体装置の製造方法 |
US11/965,122 US20080211018A1 (en) | 2006-12-28 | 2007-12-27 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006355440A JP4609814B2 (ja) | 2006-12-28 | 2006-12-28 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008166562A JP2008166562A (ja) | 2008-07-17 |
JP4609814B2 true JP4609814B2 (ja) | 2011-01-12 |
Family
ID=39695625
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006355440A Expired - Fee Related JP4609814B2 (ja) | 2006-12-28 | 2006-12-28 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20080211018A1 (ja) |
JP (1) | JP4609814B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101853316B1 (ko) | 2012-03-29 | 2018-04-30 | 삼성전자주식회사 | 반도체 소자 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100849192B1 (ko) * | 2007-08-13 | 2008-07-30 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
KR20170099444A (ko) * | 2016-02-23 | 2017-09-01 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
KR20220158340A (ko) * | 2021-05-24 | 2022-12-01 | 삼성전자주식회사 | 게이트 구조체를 갖는 반도체 소자들 및 그 형성 방법 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5787545U (ja) * | 1980-11-17 | 1982-05-29 | ||
JPS5999771A (ja) * | 1982-11-29 | 1984-06-08 | Nec Corp | Mos型半導体装置及びその製造方法 |
JPH0294477A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2003133546A (ja) * | 2001-10-26 | 2003-05-09 | Sharp Corp | 半導体装置及びその製造方法 |
JP2005039270A (ja) * | 2003-07-14 | 2005-02-10 | Samsung Electronics Co Ltd | メモリ素子およびその製造方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100498476B1 (ko) * | 2003-01-11 | 2005-07-01 | 삼성전자주식회사 | 리세스 채널 mosfet 및 그 제조방법 |
-
2006
- 2006-12-28 JP JP2006355440A patent/JP4609814B2/ja not_active Expired - Fee Related
-
2007
- 2007-12-27 US US11/965,122 patent/US20080211018A1/en not_active Abandoned
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5787545U (ja) * | 1980-11-17 | 1982-05-29 | ||
JPS5999771A (ja) * | 1982-11-29 | 1984-06-08 | Nec Corp | Mos型半導体装置及びその製造方法 |
JPH0294477A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2003133546A (ja) * | 2001-10-26 | 2003-05-09 | Sharp Corp | 半導体装置及びその製造方法 |
JP2005039270A (ja) * | 2003-07-14 | 2005-02-10 | Samsung Electronics Co Ltd | メモリ素子およびその製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101853316B1 (ko) | 2012-03-29 | 2018-04-30 | 삼성전자주식회사 | 반도체 소자 |
Also Published As
Publication number | Publication date |
---|---|
US20080211018A1 (en) | 2008-09-04 |
JP2008166562A (ja) | 2008-07-17 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
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|
R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees |